【課題】ＳＩＭＤマルチメディア処理を効率的に実装するために、複数の関連データ・アイテムを単一のＭＭＸレジスタ内に配置する。
【解決手段】プロセッサがレジスタの二組のセットを有し、第１のセットはデータのマトリクスをストアし、第２のセットは、データのマトリクスの転置されたコピーをストアする。第１のセットのいずれかの行のいずれかの部分が変更されたとき、第２のセット内の転置されたコピーの対応する列の部分が自動的に変更される。データのマトリクスをレジスタの第１のセットにストアし、レジスタの第１のセットは第１の数のレジスタを有し、各レジスタは第１の数のストレージ・ユニットを含み、各ストレージ・ユニットはマトリクスの要素をストアし、レジスタの第２のセット内に転置するステップであって、レジスタの第２のセットは第２の数のレジスタを有し、各レジスタは第２の数のストレージ・ユニットを包含する。 （もっと読む）

【課題】複数のデータ語長に対応したビットリバース処理を効率良く行える信号処理プロセッサ及び半導体装置を提供すること。
【解決手段】本信号処理プロセッサ１００は、アドレス・レジスタ１２２と、アドレスデータに基づくメモリアクセスの対象となるデータの属性情報をアドレス・レジスタに関連付けて記憶する属性情報保持部１２４と前記デコード信号と、前記アドレス・レジスタに記憶されるアドレスデータに基づいてアクセスアドレスを生成し、メモリにアクセスするメモリアクセス部１７０を含み、メモリアクセス部１７０は、アクセスアドレスの所与の範囲のビットを所定の規則に従って入れ替えるビットリバース処理を行うビットリバース処理部１４１、１６１を含み、前記アクセスアドレスに対応した前記アドレス・レジスタに関連付けて記憶されている前記属性情報に基づいて、ビット入れ替え対象となる前記所与の範囲を制御する。 （もっと読む）

【課題】コンディションコードの数による制限を受けずに条件付きストア命令を実行できるプロセサを提供すること。
【解決手段】条件データを浮動小数点レジスタそのものに格納し、該条件データに基づいて、ストアデータをキャッシュにストアするか否かを判定する条件付き浮動小数点ストア命令を演算部が実行する。 （もっと読む）

【課題】マルチメディア・コプロセッサの制御メカニズムを提供する。
【解決手段】プロセッサに基づくシステム２２はメイン・プロセッサ２４およびコプロセッサ２６を含む。コプロセッサ２６はコプロセッサ２６によって実行されるデータ処理動作を指定するオペコードおよびコプロセッサ命令のためのターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含む命令を扱う。２つのビットがバイト（８ビット），ハーフ・ワード（１６ビット），ワード（３２ビット）およびダブル・ワード（６４ビット）を含む４つのデータ・サイズのうちの１つを示す。他の２ビットは飽和タイプを示す。 （もっと読む）

単一の命令を受信するとき、２つの独立した差分絶対値和（ＳＡＤ）演算（５０５、７０５）を実行するための方法および装置が提供される。２つの演算は並列で実行され得る。演算は２個のソースレジスタ（４０５、４１０）内に記憶された値を処理して、結果はデスティネーションレジスタ（４２５）に記憶される。ソースレジスタおよびデスティネーションレジスタはそれぞれ２つの独立したアクセス可能な区分を有し、それにより、第１のＳＡＤ演算（４０１）は第１の区分にアクセスすることが可能であり、一方、第２の独立したＳＡＤ演算（４０２）はレジスタの第２の区分に同時にアクセスすることが可能である。第１のＳＡＤ演算は、ソースレジスタの第１の区分内の値に関して実行され、結果はデスティネーションレジスタの第１の区分に記憶されている。第２のＳＡＤ演算は、ソースレジスタの第２の区分内の値に関して実行され、結果はデスティネーションレジスタの第２の区分に記憶されている。値は画素値を含み得る。
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【課題】 柔軟に処理を変更可能であり、さらに、効率的な演算処理、特に累算処理を実現可能な付加情報処理装置等を提供する。
【解決手段】 ＡＬＵ２７とデータメモリＤＭ３１を有する基本処理部３に付加される付加処理部５であって、ＡＬＵ２７と並列して演算を実行可能な加算器２９と、ＡＬＵ２７及び加算器２９の演算結果に基づいてアクセスが行われるテンプレートメモリＴＭ３３及びサーチエリアメモリＳＭ３５を備え、ＡＬＵ２７の演算結果に基づくＤＭ３１へのアクセスとＡＬＵ２７及び加算器２９の演算結果に基づくＴＭ３３及びＳＭ３５へのアクセスが切り替えられる。 （もっと読む）

単一命令複数データ(SIMD)を構築するプロセッサ(2)において、単一データ処理命令は、対応する入力値よりさらにデータ幅が大きい複数の独立した結果値を生成するために、複数の独立した入力値に対してSIMDタイプ処理を実行するような処理ロジック(4,6,8,10)を制御するように機能する。適切に制御された乗算器の形式において再区分器は、これらの結果データ値を、独立したレジスタ(38,40)に格納される上位ビット部分及び下位ビット部分に区分するように機能する。結果値を保持された必要とされるSIMD幅は、別の処理が必要とせずに、所望の上位結果レジスタ(38)又は下位結果レジスタ(40)から読み出される。さらに、全結果の保持は、そのような重複拡張累積演算など、正確な改良を促進する。
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【課題】算術演算におけるキャリーの伝播遅延を抑制し高速な算術演算処理を実行することができる演算処理装置を得ること。
【解決手段】ＡＬＵ１はプロセッサから入力された通常の２進数のデータを格納している複数のレジスタ３１−１〜３１−ｍのデータを用いて論理演算処理および算術演算処理を実行して演算結果をレジスタ３１−１〜３１−ｍに格納し、ＡＬＵ２はレジスタ３１−１〜３１−ｍに対応付けられて符号変換部５によって符号変換が施された剰余数系のデータを格納している複数の変換レジスタ４１−１〜４１−ｍのデータを用いて論理演算処理および算術演算処理を実行して演算結果を変換レジスタ４１−１〜４１−ｍに格納し、変換レジスタ４１−１〜４１−ｍに格納されているデータをプロセッサに出力する際には、剰余数系のデータに逆符号変換を施して通常の２進数に変換した後に出力する。 （もっと読む）

【課題】 浮動小数点数演算回路において効率的に演算対象データを供給する。
【解決手段】 Ｗビット幅の命令はメモリ２００からロードストアユニット１１０を介して命令デコーダ１２０に供給される。命令中に即値として埋め込まれたＮビット幅のデータは変換回路１３０によりＦビット幅の浮動小数点数に変換され、浮動小数点数の演算器１４０による演算対象となる。変換回路１３０において変換されたデータまたは演算器による演算結果はセレクタ１５０を介してレジスタファイル１７０に格納される。変換回路１３０はＮビット幅の整数をＦビット幅の浮動小数点数に変換する整数変換器３００とＮビット幅の浮動小数点数をＦビット幅の浮動小数点数に変換する浮動小数点数変換器４００とを備えて、Ｎビット幅のデータをＦビット幅の浮動小数点数に変換する。 （もっと読む）

データ処理回路は、ＳＩＭＤ命令を有する命令セットを有する命令実行回路を有する。命令実行回路は、ＳＩＭＤ命令に応答して、Ｎ個の各自の同一の処理を実行するよう構成される複数の算術回路を有する。ＳＩＭＤ命令は、第１レジスタと第２レジスタとの選択を規定する。ＳＩＭＤ命令は、アドレス指定されたレジスタからのＳＩＭＤ命令のＮ個の各自のＳＩＭＤ命令オペランドの第１及び第２系列を規定する。各算術回路は、ＳＩＭＤ命令の実行時、第１及び第２系列からそれぞれ各自の第１オペランドと各自の第２オペランドとを受け付ける。命令実行回路は、部分的に重複するように、第１及び第２系列を選択するよう構成される。好ましくは、少なくとも１つの系列のオペランドのポジションは、好ましくは、オペランドデータの制御の下、プログラム制御下にある。好ましくは、プログラムコントロールは、第１レジスタのスタートに関して系列のスタートを選択し、当該系列は、第１レジスタのスタートにおいてスタートしない場合、第２レジスタにおいて実行される。

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