【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター（ＲＩＳＣ）マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサーシステムはマイクロプロセッシングユニットと入出力プロセッサー（ＩＯＰ）とを含んでいる。大域メモリーユニットは中央処理装置及びＩＯＰと連結されている。ある手段が、中央処理装置及びＩＯＰの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。 （もっと読む）

【課題】エラー発生時の命令アドレス退避およびエラー処理終了後の実行命令復帰制御をおこなわないコプロセッサを付随するマイクロプロセッサを提供する。
【解決手段】プロセッサシステムにおいて、エラー検出部でエラーを検出した場合、エラー検出部１２０は割り込み制御部６４にエラー信号を出力し、割り込み制御部６４はエラーアドレスレジスタ６１の値と制御信号をプログラムカウンタ制御部２０に出力し、プログラムカウンタ２１の値をエラーアドレスレジスタ６１の値に書き換えることでエラー割り込みによる分岐処理を実現する。ここでエラーが検出されたときに、エラー発生時のプログラムカウンタ２１の値を退避させる処理をおこなわず、特定の退避レジスタおよびエラー処理実行後にエラー発生時のアドレスに復帰する制御回路を設けない。 （もっと読む）

【課題】汎用レジスタを用いないプロセッサを提供すること。
【解決手段】複数のＣｏ−ＣＰＵが互いに接続され、複数のＣｏ−ＣＰＵが別個の演算を並列に実行するプロセッサが提供される。複数のＣｏ−ＣＰＵのそれぞれは、コマンドデコーダ２２と、ＡＬＵ２１と、複数のセレクタ２３〜３６とを含む。コマンドデコーダ２２は、コマンドコードをデコードする。セレクタ２３〜２８は、隣接する複数のＣｏ−ＣＰＵからの出力およびＭＲＡＭからの出力を受け、少なくとも１つを選択的に出力する。ＡＬＵ２１は、セレクタ２７および２８からの出力に対してコマンドデコーダ２２によるデコード結果に応じた演算を行なう。セレクタ３１〜３２は、ＡＬＵ２１による演算結果および隣接する複数のＣｏ−ＣＰＵからの出力を受け、隣接する他の複数のＣｏ−ＣＰＵに選択的に出力する。したがって、汎用レジスタを用いないプロセッサを提供することが可能になる。 （もっと読む）

【課題】リセット専用ロジックを持つことなしにリセット機能を実現できるＣＰＵの提供。
【解決手段】本ＣＰＵ１０は、命令コード３２を読み出してフェッチレジスタ３０にフェッチするフェッチ回路２０と、フェッチレジスタ３０にフェッチされている命令コードを受け取り、デコードして実行する命令デコード実行回路４０とを含み、フェッチレジスタ３０は、リセット入力がリセット信号８０に接続され、リセット時に所定のソフトウエア割り込み命令に初期化されるように構成され、命令デコード実行回路４０は、所定のソフトウエア割り込み命令の命令コードをデコードして実行するソフトウエア割り込み処理部５０を含む。 （もっと読む）

【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター（ＲＩＳＣ）マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサーシステムはマイクロプロセッシングユニットと入出力プロセッサー（ＩＯＰ）とを含んでいる。大域メモリーユニットは中央処理装置及びＩＯＰと連結されている。ある手段が、中央処理装置及びＩＯＰの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。 （もっと読む）

【課題】それぞれのアプリケーション分野に最適に適合できるシグナルプロセッサを提供すること。
【解決手段】デコーダ（５）は、第１デコーダ部分（７）と、第２デコーダ部分（８）と、機能ユニット（９）と、マルチプレクサ（１０）とを有し、
前記第１デコーダ部分（７）は固定配線されており、かつプログラム不能であり、論理演算を使用して、圧縮プログラムインストラクションをデコードし、
前記第２デコーダ部分（８）はプログラム可能であり、
前記機能ユニット（９）は、第１デコーダ部分（７）または第２デコーダ部分（８）のどちらがデコードを行なうかを決定し、
前記マルチプレクサ（１０）は、第１デコーダ部分（７）または第２デコーダ部分（８）を選択的にシグナルプロセッサの出力端に、前記機能ユニット（９）によって発生されたビット信号のカテゴリーに応じて接続する。 （もっと読む）

制御ロジックはプログラム可能なプロセッサ中の特定の機能要素（例えば、除算器、または乗算器あるいはこれらに類似するもの）の使用を監視し、特定の機能要素が指定した期間の間使用されていないとき、ユニットの電源を切る。カウンタ（ローカルまたは中央）および時間しきい値は、設定期間が要素を使用することなく経過する時を決定する。制御ロジックはまた、機能ユニットがどのくらいの早さで再起動されるかを監視して電力制御がスラッシングを生じさせるかどうかを決定する。このようなスラッシングの決定の際にユニットがそのしきい期間を自動的に調整しスラッシングを最小化する。ロジックの例において非常に控えめであることをロジックが決定するとき、ロジックはしきい値を下げる。プログラマが電源切断ロジックを無効にして、ロジックを常に電源投入または常に電源切断のどちらかの状態にできるようにするために、モードビットが存在する。 （もっと読む）

命令サイクルが、キャッシュに記憶された命令から求められる（５０２）。ここで、命令サイクルは、キャッシュに常駐する、処理デバイスによって実行されると予測された命令シーケンスを表す。この命令サイクルの継続期間が見積もられ、命令サイクル中に使用されると予想されていない、処理デバイスの１つ又は２つ以上のコンポーネントを、その継続期間の一部又は全部の間サスペンドすることができる（５０６）。これらのコンポーネントは、たとえば、クロックゲーティングによるか、又は、１つ若しくは２つ以上の電源領域からコンポーネントを切り離すことにより、サスペンドすることができる（５０８）。
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