【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター（ＲＩＳＣ）マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサーシステムはマイクロプロセッシングユニットと入出力プロセッサー（ＩＯＰ）とを含んでいる。大域メモリーユニットは中央処理装置及びＩＯＰと連結されている。ある手段が、中央処理装置及びＩＯＰの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。

【特許請求の範囲】
【請求項１】
マイクロプロセシングユニットと該マイクロプロセシングユニットをシステムランダムアクセスメモリ（ＲＡＭ）に接続するメモリインターフェースユニットとを備え、
前記マイクロプロセッサシステムは、前記システムＲＡＭを使用する仮想システムメモリを定義するために前記マイクロプロセシングユニットによって与えられた論理列アドレスを前記システムＲＡＭの物理的列アドレスに変換する手段を備えていることを特徴とするマイクロプロセッサシステム。
【請求項２】
さらに、前記メモリインターフェースユニットに接続され、前記システムＲＡＭにアクセスする手段を備え、
各列アドレスストローブ（ＲＡＳ）サイクルがＲＡＳプレチャージインターバルを有しており、前記論理列アドレスが前記ＲＡＳプレチャージインターバルの間に前記システムＲＡＭの前記物理アドレスに変換されることを特徴とする前記請求項２に記載のマイクロプロセッサシステム。
【請求項３】
中央処理ユニットと前記中央処理ユニットに接続されたビットインプットレジスタとを備え、前記ビットインプットレジスタが少なくとも一つのビットラインからロジカルイップットを受け取るようになったマイクロプロセッサシステムにおいて、 前記少なくとも１つのビットラインに接続され、そのロジックレベルを判断するために前記少なくとも１つのビットラインを最初にサンプリングするラッチ手段と、 前記ラッチ手段に接続され、前記少なくとも一つのビットラインにアサインされたレジスタに前記ロジックレベルをストアするゼロパーシステンスコントロールユニットとを有し、 前記ゼロパーシステンスコントロールユニットが前記中央処理ユニットによって定義済の信号を具備するまで、前記ロジックレベルが前記レジスタにストアされた状態になっていることを特徴とするマイクロプロセッサシステム。
【請求項４】
さらに、前記ゼロパーシステンスコントローラに接続されたダイレクトメモリアクセスコントローラ（ＤＭＡＣ）を備え、前記ＤＭＡＣは前記定義済の信号を発生させる手段を備えていることを特徴とする請求項３に記載のマイクロプロセッサシステム。
【請求項５】
マイクロプロセシングユニット、ＩＯＰ、及び前記中央処理ユニット及びＩＯＰを前記システムバスに選択的に接続するメモリインターフェースユニットとを備え、
前記ＩＯＰが前記メモリインターフェースユニットにシステムアドレス情報を与えるプログラムカウンタ手段を備えていることを特徴とするマイクロプロセッサシステム。
【請求項６】
さらに、前記ＩＯＰ及びシステムバスに接続され、所定のインターバルで前記システムバスへの前記ＩＯＰのアクセスを許容する手段を備えていることを特徴とする請求項５に記載のマイクロプロセッサシステム。
【請求項７】
前記ＩＯＰが前記システムバスに接続され、前記システムバスから受け取ったデータをラッチするラッチ手段を備えていることを特徴とする請求項５に記載のマイクロプロセッサシステム。
【請求項８】
前記ＩＯＰが前記プログラムカウンタ手段によって制御されるマルチプレクサ、命令ラッチ、及びデコード／実行モジュールとを備え、
前記マルチプレクサが前記命令ラッチ及び前記デコード／実行モジュールとの間に接続されていることを特徴とする請求項５に記載のマイクロプロセッサシステム。
【請求項９】
スタックキャッシュを有するマイクロプロセシングユニットを備えたマイクロプロセッサシステムにおいて、フローチングポイントマスマティカル命令を可能にするシステムが、
前記スタックキャッシュのセル内の値によりフローチングポイントオペレーションを実行するアリスメティックロジックユニット手段と、
前記アリスメティックロジックユニット手段に接続され、前記フローチングポイントオペレーションの選択された実行に応答してフローチングポイントイクセプションを発生する手段と、
前記アリスメティックロジックユニット手段及び、前記フローチングポイントイクセプションを発生する手段に接続され、前記フローチングポイントイクセプションに応答して、前記マイクロプロセシングユニットが定義済のフローチングポイントルーチンを実行できるようにするモードレジスタ手段とを備えたことを特徴とするマイクロプロセッサシステム。
【請求項１０】
前記フローチングポイントオペレーションを実行する手段が、前記スタックキャッシュに接続され、テストイックスポーネント、イクストラクトイクスポーネント、アッドイクスポーネント、及び回復イクスポーネント命令を備えていることを特徴とする請求項９に記載のシステム。
【請求項１１】
スタックキャッシュを有するマイクロプロセシングユニットを備えたマイクロプロセッサシステムにおいて、ブレイクポイント命令を実行する方法が、
前記ブレイクポイント命令のメモリアドレスを前記スタックキャッシュに押し込むステップと、
ブレイクポイントサービスルーチンを実行するステップとを備えていることを特徴とする方法。
【請求項１２】
システムメモリと１つ以上のインターナルレジスタを有するマイクロプロセシングユニットとを備えたマイクロプロセッサシステムであって、前記システムメモリが前記マイクロプロセシングユニットと通信するための第１アドレススペースを割り当てられているものにおいて、前記マイクロプロセシングユニット内にデータを伝送する方法が、
前記一つ以上のインターナルレジスタを前記第１アドレススペースとは異なる第２アドレススペースに割り当て、
前記第２アドレススペース内のアドレスによって識別される前記１つ以上のインターナルレジスタの部分に及びこれらからのデータを伝送するステップとを備えたことを特徴とする方法。
【請求項１３】
スタックキャッシュを有するマイクロプロセシングユニットを含むマイクロプロセッサシステムにおいて、アドレスアリスメティックのための方法が、
前記スタックキャッシュの第１のセルの第１のアドレス値をストアし、
記スタックキャッシュの第２のセルに第２のアドレス値をストアし、
前記第１アドレス値を前記第２アドレス値に加算して、前記スタックキャッシュの前記第１セル内に結果としての合計値をストアするステップとを備えたことを特徴とする方法。
【請求項１４】
スタックキャッシュを有するマイクロプロセシングユニットを備えたマイクロプロセッサシステムにおいて、コピーバイトオペレーションを実行する方法が、
セル内にストアされた複数のデータバイトのうちの少なくともの１つの意味のあるものを読み取り、
前記複数のデータバイトの少なくとも他の１つを前記少なくとも１つの意味を有するデータバイトで置換するステップとを備えたことを特徴とする方法。
【請求項１５】
スタックキャッシュとキャリーレジスタとを有するマイクロプロセシングユニットを備えたマイクロプロセッサシステムにおいて、テストバイトオペレーションを遂行する方法が、
前記スタックキャッシュのセル内にストアされた複数のバイトのそれぞれを読み取り、
任意の前記バイトがゼロ値であるとき、前記キャリーレジスタに第１論理値をストアし、
別途前記キャリーレジスタに第２論理値をストアすることを特徴とする方法。
【請求項１６】
システムメモリ、前記システムメモリに接続され、前記システムメモリに接続されたスタックキャッシュ及び前記スタックキャッシュに接続されたプログラムカウンタを有するマイクロプロセシングユニットとを備えたマイクロプロセッサシステムにおいて、
単一のステッププロセシングシステムが、
前記スタックキャッシュ及び前記プログラムカウンタに接続され、前記スタックキャッシュの第１セルからの第１メモリアドレスを前記プログラムカウンタにロードする手段と、
前記プログラムカウンタに接続され、前記第１メモリアドレスに対応するロケーションにおいて、前記マイクロプロセッサシステムの前記システムメモリにストアされた第１命令を実行する手段と、
この間に第２メモリアドレスが前記第１セルにロードされる単一ステップトラップルーチンを実行する手段とを備え、
前記第１命令につづく第２命令が、前記第２メモリアドレスに対応する前記システムメモリのロケーションにストアされるようになっていることを特徴とするシステム。
【請求項１７】
システムメモリ、及びスタックキャッシュを有する前記システムメモリに接続されるマイクロプロセシングユニットとを有するマイクロプロセッサシステムにおいて、
スタックキャッシュマネージングシステムが、
前記スタックキャッシュ内に現に含まれるセルの数を判断する手段と、
前記セルの数を判断する前記手段に接続され、スタックキャッシュの定義済の深さと前記セルの数との比較を実行する手段と、
前記比較の実行手段に接続され、前記比較に基づき現在のスタック深さの指示を与える手段とを備えたことを特徴とするシステム。
【請求項１８】
システムメモリと、スタックキャッシュを有する前記システムメモリに接続されたマイクロプロセシングユニットとを備えたマイクロプロセッサシステムにおいて、
スタックキャッシュマネージングシステムが、
前記スタックキャッシュに接続され、前記スタックキャッシュ内に現に含まれるセルの数を判断するスタック深さ手段と、
前記スタック深さ手段に接続され、前記スタック深さの指示を与える手段とを備えたことを特徴とするシステム。
【請求項１９】
システムメモリと、スタックキャッシュを有するマイクロプロセシングユニットを有するマイクロプロセッサシステムにおいて、
スタックキャッシュマネージングシステムが、
前記スタックキャッシュに接続され、前記スタックキャッシュ内の現存する数のセルを判断する手段と、
前記セルの現在の数を判断する手段に接続され、前記セルの現存の数とスタック深さとを比較することによって前記スタックキャッシュに付加することかできるセルの数を計算する手段と、
前記スタックキャッシュ及び前記スタックキャッシュに付加することができるセルの数を計算する手段に接続され、前記スタックキャッシュに付加することができる前記セルの数に等しい前記セルの数を前記スタックキャッシュ内の前記現存のセルに付加する手段とを備えたことを特徴とするシステム。
【請求項２０】
さらに、前記スタックキャッシュに接続され、前記スタックキャッシュ内の前記セルの付加的な数を前記スタックキャッシュの前記現有のセルの数から除外する手段と、
前記システムメモリから前記スタックキャッシュに新しいセルの前記付加的な数をロードする手段とを備えたことを特徴とする請求項１９に記載のシステム。
【請求項２１】
アリスメティックロジックユニットと該アリスメティックロジックユニットに接続されたプッシューダウンスタックとを有するマイクロプロセシングユニットを備えており、
前記アリスメティックロジックユニットはビットをシフトするビットシフト手段を有しており、
該ビットシフト手段は１つ以上の部分シフトでビットのカウントをシフトするようになっており、前記カウントが各部分シフトでシフトされた数だけ減少し、前記シフトが、前記カウントがビット倍数より大きい間、ビット倍数だけ実行され、前記倍数がその後減少し、かつその後前記カウントがゼロになるまで前記カウントのシフト及び減少が反復されるようになっていることを特徴とするマイクロプロセッサ。
【請求項２２】
前記倍数が最初は８であり、前記倍数は前記カウントが８より小さくなったとき１に減少することを特徴とする請求項２１に記載のマイクロプロセッサ。

【図１】

【図２】

【図３】

【図３ａ】

【図４】

【図５】

【図６】

【図６ａ】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

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【図２０】

【図２１】

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【図４７】

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【図５１】

【図５２】

【図５３】

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【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【図６８】

【図６９】

【図７０】

【図７１】

【図７２】

【図７３】

【図７４】

【図７５】

【図７６】

【公開番号】特開２００９−２０５６９８（Ｐ２００９−２０５６９８Ａ）
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願番号】特願２００９−１４１９６７（Ｐ２００９−１４１９６７）
【出願日】平成２１年６月１５日（２００９．６．１５）
【分割の表示】特願２００６−２７６６８１（Ｐ２００６−２７６６８１）の分割
【原出願日】平成８年１０月４日（１９９６．１０．４）
【出願人】（５０５３１６２４４）パトリオット　サイエンティフィック　コーポレイション (4)
【Ｆターム（参考）】