【課題】ソフトウエア処理によらずに、かつ短時間でＡＤ変換結果の頻度分布を高速に得ることができるマイクロコンピュータを提供する。
【解決手段】ＡＤ変換器１は、センサによる検出信号をデジタル信号に変換する。複数のレジスタ２＿１〜２＿ｎは、互いに異なるデータを保持する。複数の比較器３＿１〜３＿ｎのそれぞれが、ＡＤ変換器１の出力値と、複数のレジスタ２＿１〜２＿ｎのうち対応するレジスタ内のデータとを比較する。複数のカウンタ４＿１〜４＿ｎのそれぞれが、複数個の比較器３＿１〜３＿ｎのうちの対応する比較器での比較結果が一致した回数をカウントする。 （もっと読む）

【課題】プロセッサ部の負荷を低減する。
【解決手段】半導体集積回路１０は、プロセッサ部１１と回路部１２と回路状態監視回路１３を有する。回路部１２は、自身の回路状態を示す状態情報を記憶する記憶部１２ａを有しており、回路状態監視回路１３は、その状態情報を監視し、状態情報の所定の変化を検出すると、プロセッサ部１１に対する割り込みを発生することで、プロセッサ部１１が回路部１２に対するポーリングを行わなくて済むようになる。これによって、プロセッサ部１１の負荷を低減できる。 （もっと読む）

【課題】システム処理とフィルタ処理の双方の負荷を軽くすることができ、消費電力の向上や性能の向上を図ることが可能な技術を提供する。
【解決手段】デジタル・シグナル・プロセッサＤＳＰにおいて、プログラム・メモリＰＭ、プログラム・カウンタＰＣ、制御論理回路ＣＬを有し、各命令のビット・フィールド内には、命令停止フラグ情報（ＴＲＩＧ＿ＷＡＩＴ）とビット・フィールド情報（ＴＲＩＧ＿ＷＨＡＴ）とを持つ。そして、制御論理回路ＣＬは、ＴＲＩＧ＿ＷＡＩＴがクリアされている命令はそのまま実行し、次の命令処理に進み、ＴＲＩＧ＿ＷＡＩＴがセットされている命令は、ＴＲＩＧ＿ＷＨＡＴに対応する実行再開トリガ条件が成立していなければその実行を行わずに停止し、ＴＲＩＧ＿ＷＨＡＴに対応する実行再開トリガ条件が成立していればその実行を行い、次の命令処理に進む、ように制御する。 （もっと読む）

【課題】補正データを格納する不揮発性記憶素子の有無に応じた設定情報を管理することなく、不揮発性記憶素子を削除可能な補正データ処理装置を得ること。
【解決手段】回路ユニット１，２から当該回路ユニット１，２の性能ばらつきを補正する第１の補正データを格納する不揮発性記憶素子１０，２０を削除した場合に、当該回路ユニット１，２の選択時におけるデータ信号線８の論理値をチップセレクト信号線４，５の論理値と同一の論理値とするダイオード１１，２１を備え、制御ユニット３が回路ユニット１，２を選択してから当該回路ユニット１，２に対してクロック信号を出力するまでの所定時間において、データ信号線８の論理値がチップセレクト信号線４，５の論理値と同一の論理値である場合には、該当する回路ユニット１，２の不揮発性記憶素子１０，２０がないものと判定し、補正量をあらかじめ所定値に設定した第２の補正データを適用するようにした。 （もっと読む）

【課題】デュアルパスマルチモード順次記憶素子
【解決手段】本明細書では、デュアルパスマルチモード順次記憶素子（ＳＳＥ）（１０）が説明されている。一実施例では、デュアルパスマルチモードＳＳＥは、第１（１４）および第２（１２）の順次記憶素子、データ入力、データ出力ならびに選択機構（１６）を備えている。第１および第２の順次記憶素子（１４、１２）は、それぞれ、入力および出力を有する。データ入力は両方の順次記憶素子の入力に結合され、データを受け入れるように構成される。データ出力は両方の順次記憶素子の出力に結合され、データを出力するように構成される。選択機構（１６）は、データ入力からのデータをデータ出力に渡すために、順次記憶素子のうちの１つを選択するように構成される。一実施例では、第１の順次記憶素子はパルストリガー式記憶素子（１４）を備えており、第２の順次記憶素子はマスタースレーブ記憶素子（１２）を備えている。 （もっと読む）

【課題】２相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制する。
【解決手段】非同期式回路２００は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して２相式制御を行う制御回路を有する。モード制御回路２３０は、１段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、２段目の回路ブロックに対して、１段目の回路ブロックが初期化を開始したときに稼働相を開始し、１段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行う。 （もっと読む）

【課題】通信ネットワークに接続されるものにつき、簡単で且つ低コストで実現できる構成で、ホストによる処理効率の低下を防止できるマイクロコンピュータを提供する。
【解決手段】ＣＰＵ２と通信モジュール３との間に、ＣＰＵ２が直接アクセスを行う読み出しバッファ９，及び書き込みバッファ８と、通信要求を周期的に出力することで通信モジュールが他のノードより受信したデータを読み出しバッファに転送する読み出し制御部１１と、書き込みバッファ８に書き込まれているデータを送信データとして通信モジュール３に転送する書き込み制御部８ａとを備える。また、ＣＰＵ２が通信モジュール３との間で直接データの読み書きを行うように制御するバイパスアクセス制御部７と、読み出し，書き込み，バイパスアクセスの各制御部６，７，８ａによる通信モジュール３へのアクセス順序を制御するアクセス順序制御部１０とを備える。 （もっと読む）

【課題】マイクロアーキテクチャの性能をモニタリングし、そのモニタリングされた性能に基づいてマイクロアーキテクチャをチューニングする方法及び装置を提供する。
【解決手段】シミュレーション、解析上の推論、リタイアメントプッシュアウト測定、全体実行時間、およびインスタンス当たりのイベントコストを決定する他の方法によって性能がモニタリングされる。インスタンス当たりのイベントコストに基づき、マイクロアーキテクチャおよび／または実行ソフトウェアは、性能を強化すべくチューニングされる。 （もっと読む）

【課題】メモリカードに保存したマイコンのアプリケーション命令コードを読み出しを高速化する。
【解決手段】メインマイコンＬＳＩ１１００とカードホストＬＳＩ１２００とメモリカード１３００ａとがそれぞれ所定のカードバス仕様に準拠したカードバスの信号線ＣＤ１１１０ａ，ＣＤ１２００ａ及びクロック信号線ＣＫ１１１０ａ，ＣＫ１２００ａにより接続されている。ｂｏｏｔ検出回路１２４０のバススイッチ制御信号１２４０ａによりＩ／Ｏ回路１２５０ａ、１２５０ｂの制御方向をアプリケーション命令コードを読み出す方向に設定する。 （もっと読む）

【課題】データ処理の高速化とＣＰＵの負担軽減を実現するイベント応答制御技術を提供する。
【解決手段】データプロセッサは、命令を実行する中央処理装置（２）と、中央処理装置による制御を受ける第１乃至第３の内部回路とを有する。第１の内部回路は、第２の内部回路又は第３の内部回路から供給されるイベント信号に応答して中央処理装置に割り込み要求信号を出力する割込みコントローラ（１３）である。第２の内部回路は、前記第１の内部回路又は前記第３の内部回路から供給されるイベント信号に応答して前記第３の内部回路に対する起動制御信号を出力するイベントリンクコントローラ（６）である。前記第３の内部回路は、複数の回路モジュールで構成され、前記中央処理装置と前記イベントリンクコントローラにより並列に制御されることが可能である。 （もっと読む）

【課題】内部プロセッサ、メインメモリ用のメモリＩ／Ｆ、外部プロセッサを有するデバイス用の外部Ｉ／Ｆ、及びレジスタを備えた半導体集積回路において、内部プロセッサからレジスタ制御を行った場合と外部プロセッサからレジスタ制御を行った場合との応答性能差異を少なくすると共に、外部プロセッサからメインメモリへのアクセス制御を行う場合の応答性能を向上させ処理速度を含めたシステム全体の性能を向上させる。
【解決手段】半導体集積回路（ＳｏＣ１ｃで例示）は、プロセッサ１１、メモリコントローラ１５がバス接続された第１の内部バス（バス１０で例示）とレジスタ３１がバス接続された第２の内部バス（バス３０で例示）とを含む複数の内部バスを備え、且つプロセッサ１１及び外部プロセッサの両方からレジスタ３１にアクセス可能なように構成される。外部Ｉ／Ｆ１６は第１の内部バスと第２の内部バスとに接続された他の内部バスにバス接続される。 （もっと読む）

【課題】マイクロコンピュータにおいてメモリアクセスコマンドの生成などの点でシリアルアクセスメモリに対するアクセスのオーバーヘッドを減らす。
【解決手段】 ＣＰＵが出力するアクセス要求に含まれるアドレス及びコマンドに基づいて、シリアルフラッシュメモリに、チップ選択信号及びクロック信号を供給し、前記クロック信号に同期してメモリアドレス及びメモリコマンドを出力してシリアルアクセスメモリのアクセス制御を行うシリアルメモリインタフェースコントローラ（６０）をマイクロコンピュータに搭載し、このシリアルメモリインタフェースコントローラには、前記アクセス要求に応答するメモリアドレス及びメモリコマンドに基づくデータリードを完了したとき、そのリードデータの最後のメモリアドレスに続くアドレスへのリードアクセス要求以外のアクセス要求を検出するまで前記チップ選択信号の活性状態を維持する動作モードを採用する。 （もっと読む）

【課題】シリアル通信を用いて複数の不揮発性メモリに同じデータの書き込みを行うマイクロコントローラにおいて、書き込みの確認処理を簡素化することを目的とする。
【解決手段】マイクロコントローラ１のチップセレクト出力端子ＣＳ１〜ＣＳ３は、その各々が、複数の不揮発性メモリ２ａ〜２ｃのうち１つおよび調停回路３の入力端子の１つ３ｂ、３ｄ、３ｆに接続され、不揮発性メモリ２ａ〜２ｃのデータ出力端子ＯＵＴは、それぞれ調停回路３の入力端子の１つ３ａ、３ｃ、３ｅに接続され、調停回路３の出力端子３ｇは、マイクロコントローラ１のシリアルデータの入力端子Ｍ−ＩＮに接続され、調停回路３は更に、入力端子３ｂ、３ｄ、３ｆへ入力される信号がすべてオンとなっているときは、入力端子３ａ、３ｃ、３ｅに入力される信号がすべてオンである場合にのみ、出力端子３ｇから出力される信号がオンとなるように構成されている。 （もっと読む）

【課題】フラッシュメモリーへの高速書き込み動作及びチップ面積の縮小化を可能とする集積回路装置を提供する。
【解決手段】集積回路装置は、電気的に書換え可能な不揮発性メモリー１４と、外部装置からの指示に基づいて不揮発性メモリー１４を書換え可能にする制御回路１０と、を含み、制御回路１０は、外部装置からのシリアルデータを受信するシリアル通信回路１８と、受信したシリアルデータを解析するコマンド解析回路２０と、解析された内容に応じて不揮発性メモリー１４の書換えのための手順制御を行う不揮発性メモリー制御回路２２と、を含む。 （もっと読む）

【課題】用途に応じて同一マイクロプロセッサを使い分ける場合に、命令デコード、命令実行などにより規定される最大動作周波数の制約が発生する。
【解決手段】本発明は、例えば、用途に応じて、最大動作周波数を可変にするために、命令または命令セットの一部を無効化させることを特徴とする。一例として、命令を、メモリから読み出してフェッチする命令フェッチ部と、命令フェッチ部でフェッチした命令に対するデコード処理を行う命令デコード部と、デコード後の命令に対する処理を実行する命令実行部とを有して構成されるマイクロプロセッサにおいて、前記命令デコード部が、外部設定値を入力とし、外部設定値によって、一部の命令をデコード対象から除外すること、または低速化させることを特徴とする。 （もっと読む）

【課題】同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。
【解決手段】本発明におけるマルチプロセッサ装置は、例えばCPU1〜8、SIMD型超並列プロセッサ31，32、DSP41，42のようにアーキテクチャの異なる第1，第2のプロセッサ群を含む複数のプロセッサと、第1のプロセッサ群が接続されているCPU10バスである第1のバスと、第2のプロセッサ群が接続されて第1のバスとは独立した内部周辺バス14である第2のバスと、第1のバスが接続されている第1の外部バスI/Fと、第2のバスが接続されている第2の外部バスI/Fとを一の半導体チップ上に備える。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第１の電位状態と第２の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 （もっと読む）

【課題】本発明は、マップデータを処理しても、ハードＩＰの処理速度の低下を抑えることができる、半導体集積回路の提供を目的とする。
【解決手段】複数の処理ブロックのうちマップが適用されるマップ適用ブロックで、マップデータが格納されるレジスタにアクセスするハードＩＰ１１と、前記マップ適用ブロックで適用されるマップのマップデータを予め記憶する記憶装置４と、前記複数の処理ブロックのそれぞれが完了する毎に通知される通知情報と、ハードＩＰ１１による前記複数の処理ブロックの処理予定フローにおいて前記マップ適用ブロックで適用すべきマップを予め定めたマップ特定情報とに基づいて、前記通知情報が通知された後の前記マップ適用ブロックで必要なマップを予測する予測回路１０とを備え、予測回路１０によって予測されたマップのマップデータが、記憶装置４から前記レジスタに転送される、半導体集積回路。 （もっと読む）

【課題】非同期パラレル通信をサポートする専用端子がマイコンに設けられていない場合であっても、周辺ＬＳＩとのデータ授受を効率的に行うことを可能にする。
【解決手段】周辺ＬＳＩに対して、マイコンへのデータの出力または当該マイコンから与えられるデータの記憶を２値信号であるリード／ライト信号の信号値で指示する第１の処理と、周辺ＬＳＩへ各々与える２値信号であるラッチ正転信号とラッチ反転信号を、上記第１の処理を行ってから所定時間経過後に反転させ、リード／ライト信号の示す動作の開始を指示する第２の処理とをマイコンに行わせる。一方、周辺ＬＳＩには、ラッチ正転信号とラッチ反転信号の両者が共に反転したことを契機として上記リード／ライト信号の示す動作を開始させる。 （もっと読む）

【課題】電池を装填した後に、電源がオン操作された場合にも、機器本体の起動処理を短い時間で実行する。
【解決手段】電源を機器本体と接続する電源接続部と、電源の機器本体との接続状態に移行させる電源接続動作が為されたか否かを判別する判別手段と、機器本体を非作動状態から作動状態に移行させる起動処理を実行するための操作を受け付ける起動受付手段と、機器本体への起動処理を実行させるために必要な起動情報を保持する不揮発性メモリと、揮発性メモリと、起動情報を不揮発性メモリから揮発性メモリに転送させる転送動作を実行する転送手段と、起動操作に応じて転送手段により揮発性メモリに転送された起動情報を用いて機器本体への起動処理を実行させる起動処理手段と、判別手段により電池装填動作が為されたと判別されると、転送動作を実行させる制御手段を備えることを特徴とする。 （もっと読む）