【課題】スプリットトランザクションにより複数のスレーブへの同時アクセスを許容したシステムにおいて、デッドロックの発生を防止する。
【解決手段】先行トランザクション情報管理部４１０は、対応するマスタから複数のスレーブの何れかに先に発行された先行トランザクション情報を管理する。発行停止判定部４２０は、先行トランザクション情報に基づいて、対応するマスタから新たに発行されたトランザクションがデッドロックの要因になるか否かを判定する。レスポンス出力制御部４３０は、先行トランザクション情報に基づいて、対応するマスタへ返送すべきレスポンスを制御する。退避バッファ４７０は、先行トランザクションに対する複数のスレーブからのレスポンスが予め期待された順序とは異なる順序で戻ってきた場合に、そのレスポンスを退避する。 （もっと読む）

【課題】 共有バスを使用した複数のデバイスの第１のデバイスがバスを使用しているときに第２のデバイスへのアクセス要求があった場合、その第１のデバイスの終了を待つか、そのアクセスを中断する必要があった。
【解決手段】 ホストコントローラ１０１と複数のデバイス１０２，１０３の各々の間の制御バスとデータバスのそれぞれに接続され、ホストコントローラからの制御信号に応じてバスを切断或は接続する複数のバススイッチ(１０４〜１０７）を有し、ホストコントローラからの制御信号により、未使用のバスに接続されたバススイッチの接続を別のデバイスとの接続に切り換えることにより、ホストコントローラと複数のデバイスとの間でのアクセスを可能にする。 （もっと読む）

【課題】接続されたモジュールの個数および位置にかかわらず、バックプレーンの伝送バスの容量、ひいては信号の質の高さを確保できる装置を提供する。
【解決手段】伝送バス２２を持つプリント回路２０と、モジュール１０を伝送バス２２に接続するための接続要素２１とを備えた、モジュール１０と伝送バス２２間のポイント・ツー・ポイント通信の制御装置に関する。プリント回路２０は、一方向通信の論理ゲート２４_E、２４_Rを備えた、伝送バス２２と接続要素２１間に配置された通信制御ユニット２３、および前記論理ゲート２４_E、２４_Rの論理制御回路３０を備える。本発明はプログラマブル制御装置に適用する。 （もっと読む）

【課題】バス渡り転送における周辺バスアクセス転送のレイテンシ性能を向上させる。
【解決手段】第１バス（１００）と第２バス（２００）とがバスブリッジを介して接続される。このとき、上記バスブリッジは、第１バスにアドレス信号が出力されたバスサイクルにおいて、上記アドレス信号が上記第２バスアクセスである場合に、同じバスサイクルで上記第１バスのアドレス信号を上記第２バスへ出力可能なアドレス伝達回路（１０１）を含んで構成される。第１バスにアドレス信号が出力されたバスサイクルと同じサイクルで、第２バスにアドレス信号を出力することが可能となるため、低速なバスサイクルで１サイクル分削減可能となり、低レイテンシ転送が実現できる。 （もっと読む）

【課題】ディジーチェーン接続のシステムバスと機能モジュールとの間の接続不良を自動的に識別し、データバスにおける出力衝突回避さらに異常原因究明等を簡単にする。
【解決手段】ベース１上のデータバスのバイパス・バッファ１１のイネーブル信号ＥＮ１をモジュールの内部回路１４から出力すると共に他のコネクタピンから自モジュールに読み返し、この読み返し信号ＥＮ１Ｒを出力バッファ１３のイネーブル条件にすることにより、モジュールとベースとが中途半端な接続状態にあるときにもデータバスにおける出力衝突を回避する。
イネーブル信号ＥＮ１と読み返し信号ＥＮ１Ｒの不一致で中途半端な接続状態を報知することにより異常原因究明等を簡単にする。 （もっと読む）

【課題】ＡＳＩＣ、ＦＰＧＡなどの内部回路におけるＣＰＵインターフェース部のリードアクセスを、バス衝突を発生することなく省略可能にして、回路規模を削減する。
【解決手段】ＣＰＵバスアクセス補助回路（１０３）は、ＣＰＵ（１０１）からＡＳＩＣ及びＦＰＧＡデバイス（１０６）〜（１０７）へのデータ書き込み信号を受けた時、前記ＣＰＵから出力されたアドレスに該当する前記デバイスのアドレスに前記ＣＰＵから出力されたデータを書き込むための制御を行うとともに、該書き込まれたアドレスおよび書き込みデータを外部ＲＡＭ（１０５）に記憶し、前記ＣＰＵから前記デバイスからのデータ読み出し信号を受けた時、前記デバイスにアクセスしないで、前記外部ＲＡＭの該当アドレスに記憶されているデータを読み出して前記ＣＰＵへ出力可能にする。 （もっと読む）

【課題】 低コストで、かつ簡単な回路構成により、半導体メモリへのデータ転送速度を大幅に向上させる。
【解決手段】 メモリカードに設けられたブリッジチップ４には、リードイネーブル信号／ＲＥ、およびリードデータを転送するパスゲート１７，１７ａ，１８，１８ａが設けられている。メモリカードにおけるリード動作時には、パスゲート１７，１７ａのいずれかを介してリードデータを半導体メモリに転送することにより、データの転送速度を大幅に向上させることができる。 （もっと読む）

本発明の一実施形態は、抵抗器のようなナノワイヤ接合部でもって、ナノワイヤクロスバー(3000)又はハイブリッドナノワイヤ／マイクロスケール信号線クロスバーとして実現されるデマルチプレクサを提供する。一実施形態のデマルチプレクサは、追加の内部アドレス線(3010、3012)を用いて、２^ｋ個のナノワイヤアドレスを、より大きな内部ｎビットアドレス空間にマッピングするために、ｋ個のマイクロスケールアドレス線(3003、3004)上に入力される信号を２^ｋ個以下のナノワイヤ(3006〜3009)に逆多重化することを提供し、ここでｎ＞ｋである。本発明のデマルチプレクサの第２の実施形態は、２^ｋ個の良好に分散したｎビット外部アドレスを用いて、２^ｋ個のナノワイヤにアクセスするために、ｎ個のマイクロスケールアドレス線上に入力される信号を２^ｋ個のナノワイヤに逆多重化することを提供する。本発明の更なる実施形態は、ナノワイヤアドレスの異なるサイズの内部アドレス空間への種々のマッピングを評価するための方法、又はナノワイヤの異なるサイズの外部アドレス空間へのマッピングを評価するための方法、アドレスマッピング及びデマルチプレクサ設計を評価するための測定基準、並びにデマルチプレクサ設計方法を含む。 （もっと読む）

多様な装置及び方法が記載される。フロントサイドバスのデータバス部分からデータを受信するデータセンス増幅器を有するプロセッサにより実行される第１の方法によると、アドレスストローブがアサートされることに応じて、データセンス増幅器はイネーブルになる。少なくともキューが空になることに応じて、データセンス増幅器はディセーブルになる。フロントサイドバスのデータバス部分からデータを受信するデータセンス増幅器と、フロントサイドバスのアドレスバス部分からアドレスを受信するアドレスセンス増幅器とを有するプロセッサにより実行される第２の方法によると、要求指示がアサートされることに応じて、アドレスセンス増幅器がイネーブルになる。アドレスストローブがアサートされることに応じて、データセンス増幅器がイネーブルになる。要求指示がアサート停止されることに応じて、アドレスセンス増幅器がディセーブルになる。少なくともキューが空になることに応じて、アドレスセンス増幅器がディセーブルになる。キューはこれからデータバスで実行されるトランザクションを追跡する。
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データバス出力制御用の手法である。要求エージェントのデータ入力センス増幅器は、データバス出力制御信号によるトランザクションのデータフェーズの前にイネーブルになる。イネーブルになると、データ入力センス増幅器は、読み取りトランザクションのデータフェーズの間に提供されるデータを取得することができる。従って、要求エージェントのデータ入力センス増幅器は、読み取りトランザクションのデータフェーズが終了したときに、出力制御信号に従ってディセーブルになる。
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