【課題】インピーダンス整合のためのコストを増大させずに高周波クロック信号の伝送効率を高める。
【解決手段】一実施形態に係るクロック供給装置は、クロック信号を生成するクロックジェネレータ２１に接続される第１伝送線路Ｔ１と、このクロックジェネレータ２１の出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先１２Ａに接続される第２伝送線路Ｔ２と、第１および第２伝送線路Ｔ１，Ｔ２を容量結合するキャパシタＣＰ１と、第１伝送線路Ｔ１上でクロック信号の反射を抑制するプルアップ抵抗ＲＰ１と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路Ｔ２に印加する一対の分圧抵抗ＲＰ３，ＲＰ２とを備える。一対の分圧抵抗ＲＰ３，ＲＰ２は第２伝送線路Ｔ２上のインピーダンスをクロック供給先１２Ａの入力インピーダンスに整合させる抵抗比に設定される。 （もっと読む）

【課題】消費電力とクロックスキューを最小限に抑える。
【解決手段】クロック分配回路は、クロック分配領域に格子状に配置され、クロックメッシュを駆動する複数のクロックドライバと、各クロックドライバに対して格子状に割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持するクロックドライバ駆動力保持回路と、各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを有する。 （もっと読む）

【課題】クロックパルスを用いずに入力パルスを遅延させた出力パルスを生成する。
【解決手段】外部からの入力パルス信号に応じて動作を開始し、その動作の開始から第１の遅延時間Ｔ１後に出力信号を変化させる第１の遅延回路１０２と、その出力信号に応じて、動作の開始から第１の遅延時間Ｔ１後に動作を開始し、その動作の開始から第２の遅延時間Ｔ２後に出力信号を変化させる第２の遅延回路１０４と、を備え、その出力信号の変化に応じて入力パルス信号を遅延させた出力パルス信号を生成する。 （もっと読む）

本明細書に開示されているのは、基準クロックを運ぶための分配ネットワークと、基準クロックによる同期作動のために基準クロックを受信するように分配ネットワークと結合された複数のサーキットドメインと、を含んでいるデジタルシステムである。複数のサーキットドメインの各サーキットドメインは、共鳴クロック信号を発生させるように基準クロックによって駆動されるそれぞれのクロックジェネレータと、共鳴クロック信号に従って作動するためにクロックジェネレータと結合されたそれぞれの回路であって、回路は、共鳴クロック信号のための容量性負荷を含む、回路と、回路の容量性負荷に共鳴するために回路およびクロックジェネレータに結合されたそれぞれのインダクタンスと、を含む。
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【課題】大規模集積回路内に形成される長い信号線路或いは接続される被駆動回路の数が多数存在する等により形成される静電容量の容量値が大きい信号線路の信号伝送特性を改善する。
【解決手段】駆動回路及び被駆動回路の電源電圧の中点電圧を出力し、出力インピーダンスが低い付加回路を信号線路に接続し、信号線路の電位を電源電圧の中点電圧に維持すると共に、駆動回路から出力される駆動信号を中点電圧（被駆動回路の閾値電圧）を中心に小振幅で励振させ、この小振幅に制限された駆動信号により被駆動回路を駆動させる。 （もっと読む）

【課題】クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールにおいて、その使用条件に応じてクロックの位相を微調整することができるようにする。
【解決手段】クロック信号ＣＬＫに同期して動作するメモリ素子群１２を搭載するメモリモジュールが、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路２０と、外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段８０と、を具備するように構成される。 （もっと読む）

【課題】 従来のＤＬＬ回路では、ＤＱバッファ系の経路とＤＱレプリカ系の経路とを備え、ＤＱレプリカ系の遅延時間をモニタすることでＤＱレプリカ系の遅延時間としている。しかし、温度、電圧、製造ばらつき等により、ＤＱバッファ系の遅延時間とＤＱレプリカ系の遅延時間との誤差が発生するという問題がある。
【解決手段】 ＺＱキャリブレーション結果により遅延量を可変させる遅延量可変回路を、ＤＱレプリカ系の経路に挿入する回路構成とする。ＤＱレプリカ系の経路の遅延量を可変とし、ＤＱバッファ系とＤＱレプリカ系とのタイミングスキュー差を一定になるように調整する。ＺＱキャリブレーション結果は温度、電圧、製造ばらつきに対応して変動することから、これらの変動に対応した遅延量を得ることでスキュー差を一定にできる高精度のＤＬＬ回路及びこのＤＬＬ回路を備えた半導体装置が得られる。 （もっと読む）

【課題】
ばらつきによるクロックスキューの増大を抑止する装置、方法の提供。
【解決手段】
クロックツリーの分岐がツリー末端側に近く位置するように、クロックツリーの構成を変更する。 （もっと読む）

【課題】同期型メモリ回路で、ＤＩＭＭを含めたメモリ搭載容量に依存せずコストアップすることなく単純回路構成でメモリ動作周波数を向上させるデジタル回路のコントローラ基板を提供する。
【解決手段】中央処理演算装置（以下ＣＰＵ）と、ＣＬＫ同期型ＤＲＡＭ（以下メモリ）と、ＣＰＵ／メモリコントローラと、周辺回路制御機能を有するＡＳＩＣで構成されるデジタル回路のコントローラ基板において、ＣＬＫ同期でデータアクセスを行うメモリ回路で、１つのメモリバスに複数のメモリデバイスがコントローラ基板上またはＤＩＭＭ（メモリモジュール）により接続される構成において、前記基板上に実装されるメモリデバイス数（メモリ容量）および実装されるＤＩＭＭの枚数（容量）とは無関係にメモリ−ＡＳＩＣ間の信号の配線伝播遅延時間を一定にしてＣＬＫ周波数を向上するようにした。 （もっと読む）

【課題】 クロックによる過渡電流の集中を防ぐことで、不要輻射を抑える。
【解決手段】 １チップのＡＳＩＣを構成する回路で少なくとも同一クロックで駆動されるブロックは、複数ブロックに分割され、当該ＡＳＩＣのクロック入力端子からのクロックの伝播遅延が各ブロック毎に互いに異なるように、当該クロック入力端子から、各ブロックのクロック入力端子までのクロックのデレーを、その間に挿入されるクロックバッファのゲートのデメンジョン（ゲート幅、ゲート長）を変更してタイミング調整設計を行い、その結果を用いてブロックのレイアウト及び配線が行われる様にＡＳＩＣを提供する。 （もっと読む）