信号伝送回路、CMOS半導体デバイス、及び回路基板
【課題】大規模集積回路内に形成される長い信号線路或いは接続される被駆動回路の数が多数存在する等により形成される静電容量の容量値が大きい信号線路の信号伝送特性を改善する。
【解決手段】駆動回路及び被駆動回路の電源電圧の中点電圧を出力し、出力インピーダンスが低い付加回路を信号線路に接続し、信号線路の電位を電源電圧の中点電圧に維持すると共に、駆動回路から出力される駆動信号を中点電圧(被駆動回路の閾値電圧)を中心に小振幅で励振させ、この小振幅に制限された駆動信号により被駆動回路を駆動させる。
【解決手段】駆動回路及び被駆動回路の電源電圧の中点電圧を出力し、出力インピーダンスが低い付加回路を信号線路に接続し、信号線路の電位を電源電圧の中点電圧に維持すると共に、駆動回路から出力される駆動信号を中点電圧(被駆動回路の閾値電圧)を中心に小振幅で励振させ、この小振幅に制限された駆動信号により被駆動回路を駆動させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号伝送回路、CMOS半導体デバイス、及び回路基板に関し、特に、付加回路を有する信号伝送回路、CMOS半導体デバイス、及び回路基板に関する。
【背景技術】
【0002】
半導体集積回路素子の規模の増大と共に、これを形成する半導体チップの形状も大形化され、内部に形成される信号線(例えばクロックを分配する信号線、バスラインを構成する信号線等)の配線長が長くなる傾向にある。
【0003】
図1に集積回路素子内に形成される信号線の各種の形態を示す。大規模集積回路素子は一辺が約15〜20mm程度の正四角形の半導体チップCPに形成される。従って内部に形成される信号線LINの線路長は長いもので20mm以上に達する例も少なくない。
【0004】
図1に示すAは駆動回路DRと被駆動回路RCとの間の信号線路LINの線路長が100μm以下の配線形態を示す。Bは線路長が20mm以上の場合の配線形態を示す。Cはバスライン或はクロック分配線路のように被駆動回路RCが信号線路LINに多数接続されている場合の配線形態を示す。
【0005】
図2にこれらの各配線形態A、B、Cの電気的な等価回路を示す。
【0006】
駆動回路DRと被駆動回路RCとの間を接続する信号線路LINには配線容量CLが発生し、また被駆動回路RCの入力端には入力容量CGが形成される。これらの配線容量CLと入力容量CGは配線形態A、B、Cによってそれぞれ異なる値となる。入力容量CGは接続される被駆動回路RCの個数に比例した値となり、また配線容量CLは信号線路LINの長さに比例した値となる。
【0007】
この視点で配線形態A、B、Cを見ると、配線形態Aが信号線路LINに接続される容量値が最も小さく、次に配線形態B、配線形態Cの順に静電容量値の値が大きくなり、この静電容量の値によって信号の伝送特性に大きな違いが発生する。
【発明の開示】
【発明が解決しようとする課題】
【0008】
図3にこれらの各種配線形態A、B、Cの信号線路にステップパルスを与えた場合のステップ応答波形を示す。図3Aは図1に示した配線形態Aのステップ応答波形、図3Bは図1に示した配線形態Bのステップ応答波形、図3Cは図1に示した配線形態Cのステップ応答波形を示す。図3から明らかなように、図1に示した配線形態Aの線路長ではステップ波形の立上りの遅れはほとんど見られないが、配線形態BとCではステップ波形は大きくなまり、大きな応答遅れを発生する。特に信号線路LINが長く、然も被駆動回路RCが多数接続される配線形態Cでその傾向が著るしく現れる。
【0009】
図4にパルス応答波形を示す。配線形態Aは入力したパルスはほぼ正常に被駆動回路RCに伝達されるが、配線形態BとCではパルスはほとんど被駆動回路RCに伝達されない。つまり、パルス幅が狭いパルスは容量性が大きい信号線路では伝達できないことが解る。この点が半導体チップの大形化を阻害する要因となっている。
【0010】
また同様の現象として回路基板(プリント配線基板)に実装した集積回路素子の相互間を接続する信号線路にも当てはまる内容である。
【0011】
尚、半導体集積回路素子の集積度を高めるために、トランジスタ等の素子の加工寸法は微細化し、配線の線幅は細く形成しなければならない。この点で信号線路に発生する静電容量値は小さくなるものと考えられるが、線幅を細く形成するのと同時に絶縁層の厚みも薄く形成されるので、結果として信号線路の配線容量CL及び被駆動回路RCの入力容量CGは集積度の向上のために形成面積が縮小化されたとしても大きく減少することはない。
【0012】
一方、この不都合を解決するに例えば図5に示すようにクロックパルスを多数の回路領域MAPに配給する回路において、信号線路に大容量駆動回路DR1、中容量駆動回路DR2、小容量駆動回路DR3を接続する方法も考えられるが、このように各信号線路LINに駆動回路DR1、DR2、DR3を接続すると、集積回路内の回路が多くなり、消費電力も増大する。また、通過する回路が多くなるので、タイミング精度も劣化する。
【0013】
この発明の目的は集積回路内の集積度を高めることなく、長い信号線路でも確実に信号を伝送することができる信号伝送回路を提案しようとするものである。
【0014】
そこで本発明は、上記の課題を解決することのできる信号伝送回路、CMOS半導体デバイス、及び回路基板を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【0015】
この発明では、信号線路の何れかに出力インピーダンスが低く、電源電圧の中点の電圧を出力する付加回路を接続した構成の信号伝送回路を提案するものである。
【0016】
この発明による信号伝送回路によれば配線容量又は入力容量が大きい信号線路に対し、何れかに出力インピーダンスが低く、電源電圧の中点の電位を出力する付加回路を接続することにより、信号線路の電位は電源電圧の中点電位を中心に駆動される。つまり、被駆動回路は自己の閾値電圧を中心に駆動される。
【0017】
付加回路の出力インピーダンスが低いことから、信号の振幅は小振幅に抑えられる。然し被駆動回路は自己の閾値を中心に駆動されるから、与えられる信号の振幅は小振幅であっても、確実にオン、オフ動作し、信号を受信することができる。また、付加回路の出力インピーダンスが低いために、伝送信号の遷移時間を決定する時定数(この場合は抵抗と容量の積)が小さくなるため、高速な信号を通過させることができる。
【0018】
よって配線容量及び入力容量の和の値が大きい形態の信号線路であっても、入力されたパルスに波形歪みを与えることなく伝送することができる。
【0019】
加えて伝送信号の振幅が小さくなるため、配線容量、入力容量への過渡的な充放電電流が小さくなり、動作時の消費電力も減らすことができる。
【0020】
上記課題を解決するために、本発明の一つの形態は、伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする信号伝送回路を提供する。
【0021】
本形態の一つの態様においては、上記信号伝送回路において、前記被駆動回路は、入力された電圧に応じて2値の出力電圧のいずれかを出力するディジタル回路を有し、前記付加回路が、前記ディジタル回路の出力が前記2値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力する。
【0022】
本形態の別の態様においては、上記信号伝送回路において、前記付加回路が、電源電圧VSS及びVDDのほぼ中点の電圧を出力する。
【0023】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【0024】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの1/2から1/4の大きさである。
【0025】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、第1のインバータと、前記第1のインバータの入力端子と出力端子を接続した帰還回路を有する。
【0026】
本形態の更に別の態様においては、上記信号伝送回路において、前記被駆動回路は第2のインバータを有し、前記第1のインバータが、前記第2のインバータとほぼ等しいベータレシオを有する。
【0027】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、P型FET及びN型FETを有し、前記P型FET及び前記N型FETのゲートのそれぞれに、順方向バイアス電圧が印加される。
【0028】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する電圧源を有する。
【0029】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有する。
【0030】
本形態の更に別の態様においては、上記信号伝送回路において、前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備える。
【0031】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、NANDゲートと、前記NANDゲートの一つの入力端子と出力端子を接続した帰還回路を有する。
【0032】
本形態の更に別の態様においては、上記信号伝送回路において、前記NANDゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【0033】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、NORゲートと、前記NORゲートの一つの入力端子と出力端子を接続した帰還回路を有する。
【0034】
本形態の更に別の態様においては、上記信号伝送回路において、前記NORゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【0035】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記信号線路の終端に接続される。
【0036】
また、上記課題を解決するために、本発明の別の形態は、伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたCMOS半導体デバイスにおいて、前記信号伝送回路が、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を有することを特徴とするCMOS半導体デバイスを提供する。
【0037】
本形態の一つの態様においては、上記CMOS半導体デバイスにおいて、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【0038】
本形態の別の態様においては、上記CMOS半導体デバイスにおいて、前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しい。
【0039】
また、上記課題を解決するために、本発明の更に別の形態は、伝送信号を送り出す駆動回路を有する第1半導体デバイスと、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記伝送信号を取り込む被駆動回路を有する第2半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする回路基板を提供する。
【0040】
本発明の一つの態様においては、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【0041】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明の効果】
【0042】
この発明によれば付加回路を信号線路LINに接続することにより、信号線路LINは電源電圧の中点電圧を中心にわずかな振幅で励振される。また、応答速度を劣化させる容量と並列に低抵抗が挿入されることにより遷移時間が短くなる。この結果、被駆動回路RCは駆動回路DRの信号の反転のタイミングから電圧がわずかに変化したタイミングで反転動作し、駆動回路DRから送られた信号の反転のタイミングをわずかな時間遅れで検出することができる。つまり、被駆動回路RCの応答速度を高速化することができる。この結果、駆動回路DRからパルス幅が狭いパルスが出力されても、このパルスを確実に検出し、被駆動回路RCの出力側に再現することができる。また、この発明では付加回路が出力する中点電圧VCは電源電圧が変動しても、その変動に追従して変化するからこの点で電源電圧の変動があっても被駆動回路RCの閾値に追従し、常に正常動作させることができる。
【0043】
よって、半導体チップCPの形状が大きい大規模な半導体集積回路において、例えばクロック配給用の信号線路の全長が長くなっても、このクロック配給用の信号線路の終端側まで確実にクロックを送り込むことができる。
【0044】
また、クロック配給線路に限らずバスラインのように、各所にデータの受取回路が接続され、入力容量が多数接続される配線形態の信号線路であっても全てのデータ受取回路にデータを送り込むことができる。よってこの発明を適用することにより大規模集積回路の実現が可能となる。
【0045】
被駆動回路のベータレシオと等しいベータレシオを有し、全帰還回路を備える付加回路は、被駆動回路の論理的閾値電圧に合致した電圧を自動的に発生することができる。特に、同一のデバイス(半導体チップ)上に、被駆動回路RCおよび付加回路が共に形成される場合には、例えば温度変動によって被駆動回路RCの論理的閾値電圧が変動しても、付加回路の出力電圧もその論理的閾値電圧に追従して変動するので、精度の高い伝送が可能となる。また、同一デバイス上に被駆動回路RCおよび付加回路が共に形成される場合には、そのデバイス内の信号の伝送は、製造偏差による影響を受けない。
【0046】
更に、この発明では付加回路及び中点電圧源等の回路に遮断終端CUTを付設し、この遮断手段によって付加回路及び中点電圧源等の回路を流れる電流を遮断の状態に制御できる構成を提案したから、仮に付加回路及び中点電圧源が静止状態でもアイドリング電流を消費する回路であっても、遮断状態に制御することにより、アイドリング電流を除去することができる。
【0047】
この結果、付加回路或いは中点電圧源を組込んだ集積回路素子を製造した場合、その半導体集積回路素子をテストする場合、静止電流測定を簡単に実施できる利点も得られる。
【発明を実施するための最良の形態】
【0048】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0049】
図6にこの発明による信号伝送回路の一実施例を示す。図6に示すDR、RC、LIN、CL、CGは図で説明したと同様に駆動回路、被駆動回路、信号線路、配線容量、入力容量をそれぞれ示す。
【0050】
この発明では信号線路LINの何れかに付加回路を接続する。付加回路は例えばCMOS回路で構成されるインバータIV(極性反転回路)に全帰還回路NFを接続して構成することができる。
【0051】
高速信号伝送を行う場合には、信号線路で伝播された信号が、被駆動回路で反射し、被駆動回路で取り込まれる信号波形に、オーバーシュート及びアンダーシュートが生じることがある。このようなオーバーシュート及びアンダーシュートを小さくするために、付加回路を信号線路LINの終端に接続してもよい。
【0052】
図7にその具体的回路構造の一例を示す。この例では駆動回路DRと被駆動回路RCもCMOS回路で構成したインバータを用いた例を示す。付加回路もCMOS回路構造のインバータに全帰還回路NFを接続して構成することができる。この付加回路の回路構造によれば、インバータの入力端子及び出力端子の共通接続点Jの電位を電源電圧VDD−VSSのほぼ中点電位に安定させることができる。図8を用いてその理由を説明する。
【0053】
図8において、曲線YはインバータIVの直流伝達特性(入力電圧に対する出力電圧の関係)を示している。
【0054】
インバータは論理反転(否定)の機能を有しているため、論理的閾値の近傍で右下がりの特性を示す。
【0055】
ここで、本発明による付加回路を構成するため、入力と出力の端子を短絡して(あるいは抵抗のような素子で接続して)全帰還をかけると、入力と出力電圧が等しい値になるので、曲線Yに重ねてVin=Voutの直線Xを描くと、この回路の出力電圧は直線Xと曲線Yの交点に等しくなることが判る。
【0056】
この交点はちょうど直流伝達特性において出力電圧が反転する点であり、すなわち、インバータの論理的閾値に等しい。
【0057】
インバータを構成するP型FETとN型FETのオン抵抗が等しい場合はこの交点は電源電圧のちょうど中点になる。
【0058】
ここで簡単のためにオン抵抗という語を用いたが、実際には非線形性を持っている。もう少し正確に表現するため、FETのドレイン電流の流れ易さを表す指標として、ドレイン係数βという数字を用いることにする。
【0059】
ドレイン電流係数 β;MOSFETの大きさ、アスペクト比等で定まる比例定数である。
【0060】
N型FET,P型FETのβをそれぞれβn、βpとすると、
【0061】
βn=(W/Leff)・(εox/Tox)・μn,eff
【0062】
βp=(W/Leff)・(εox/Tox)・μp,eff
【0063】
W;ゲート幅、Leff;実効ゲート長、Tox;ゲート酸化膜厚、εox;ゲート酸化膜誘電率、μn,eff;電子の実効移動度、μp,eff;正孔の実効移動度
【0064】
このβを使えばMOSFETのドレイン電流は以下のように簡単に表すことができる。
Id=β{(Vgs−Vt)Vds−(1/2)(Vds2)}
【0065】
(Vds≦Vgs−Vt)
Id=(1/2)β(Vgs−Vt)2 (Vds>Vgs−Vt)
【0066】
シリコンの場合、正孔の移動度は電子の移動度の約半分だから、N型FETとP型FETを同じ形に作れば(閾値電圧は等しいという前提で)、
(1) N型FETはP型FETの倍の電流が流れる。
(2) N型FETのオン抵抗はP型FETの半分である。
と言える。
【0067】
通常の素子においては、N型FETとP型FETのβを等しくとるか、あるいは形状(W,H)を等しくするのが普通である。
【0068】
P型FETのβpとN型FETのβnの比(βR=βn/βp、ベータレシオ)を10倍程度変えた場合、概ね、図8に示す曲線Y1とY2の曲線程度の変化になる。但し、Y1は例えば、βn>βp,(βR=10)、Y2はβn<βp,(βR=0.1)とすることができる(βn,βpはそれぞれN型FET,P型FETのドレイン電流係数)。
【0069】
この場合、被駆動回路RCを構成するインバータIVもN型FETQNとP型FETQPのベータレシオを付加回路と同様に設定することにより、被駆動回路RCが反転動作する閾値電圧を電源電圧VDD−VSSの中点電圧に合致させることができる。従って付加回路を構成するインバータIVと被駆動回路RCを構成するインバータの関係を上述のような関係(一般にベータレシオを等しく採ると言われている)に設定することにより、被駆動回路RCは自己の閾値電圧を中心に駆動回路DRから送られて来る信号を受取ることになる。
【0070】
図9にこの信号伝送回路の等価回路を示す。駆動回路DRは等価的にスイッチSWで表すことができる。ROUTは駆動回路DRの出力インピーダンスを示す。図9では信号線路LINの直流抵抗は省略して示す。RMは付加回路の出力インピーダンスに等しい等価抵抗器を表す。つまり、付加回路は抵抗値がRTの等価抵抗器RMを通じて中点電圧VCに接続された回路として表わすことができる。
【0071】
駆動回路DRにおいてスイッチSWが接点A側に切替わると、信号線路LINには出力インピーダンスROUTを通じて正極電圧VDDが印加される。このとき等価抵抗器RMのインピーダンスRTに電流I1が流れ接続点Jには中点電圧VCより正側に偏倚する電圧E1(図10A及びB)が発生する。この電圧E1は
【0072】
E1=(VDD−VC)RT/(RT+ROUT)
で表わされる。
【0073】
一方、駆動回路DRにおいて、スイッチSWが接点B側に切替わると、信号線路LINには電源電圧VSSが与えられる。よってこのとき付加回路のインピーダンスRTには電流I2が流れ、接点Jの電圧は中点電位VCよりE2だけ負側に振れる。この電圧E2は
【0074】
E2=(VSS−VC)RT/(RT+ROUT)
で表される。
【0075】
付加回路の等価抵抗器RMの抵抗値RTは上述したように小さい値でRT<<ROUTの関係となる。従って接続点Jに発生する信号の振幅E1とE2は微少な値となる。然も、被駆動回路RCは中点電位VCを反転動作の閾値として動作するから、接続点Jに発生する電圧E1とE2の振幅の範囲内に存在する電圧EAとEB(図10B)で確実に反転動作する。従って被駆動回路RCは接続点Jの電位が中点電圧VCをわずかに横切ると直ちに反転動作し、配線容量CL及び入力容量CGの和の値が大きく、信号線路LINの電位変化に遅れが有っても、被駆動回路RCの出力は図10Cに示すように、波形歪がほとんどない波形で伝送することができる。
【0076】
出力インピーダンスRTと出力インピーダンスROUTの関係について説明する。
電圧E1及びE2は、上式で示されるように、RTとROUTの関数である。RT値を小さくするほど、電圧E1とE2は微少な値となる。しかし、被駆動回路RCは、閾値電圧を有しており、被駆動回路RCの信号の感度範囲で、RTの値を定めなければならない。入力がLであるときに被駆動回路RCが安定したL又はHの値を出力することのできる最大の入力電圧をVthLとし、入力がHであるときに被駆動回路RCが安定したH又はLの値を出力することのできる最小の入力電圧をVthHとする。入力をLから徐々に大きくした場合において、被駆動回路RCの出力が実質的に変化し始めるときの入力電圧をVthLとし、入力をHから徐々に小さくした場合において、被駆動回路RCの出力が実質的に変化し始めるときの入力電圧をVthHとしてもよい。例えば、被駆動回路RCの入力電圧VthHが、VC+(VDD−VC)×0.2程度であり、同様に入力電圧VthLが、VC+(VSS−VC)×0.2程度であるとき、電圧E1とE2の式より、RTとROUTの比は、(1):(4以下)であるのが好ましい。また、RTをROUTで除した値は、1/2から1/4の間にあるのが更に好ましい。
【0077】
本明細書では、用語「中点電圧」は、必ずしも電源電圧VDDからVSSの間の中心の電圧だけを意味するものではない。図8に関して説明したように、中点電圧は、ベータレシオの値に応じて、電源電圧VDDからVSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。
【0078】
従って、図11に示すように信号線路LINに多数の被駆動回路RCが接続されている信号線路LINであっても、この信号線路LINに付加回路を接続することにより、各被駆動回路RCを駆動回路DRの出力電圧の変化に追従して動作し、例えば各被駆動回路RCに同一タイミングの(時間のずれのない)クロックパルスを与えることができる。
【0079】
図12は図11の変形実施例を示す。この実施例では信号線路LINの何れの位置に付加回路を接続しても、正常に動作することを表わしている。
【0080】
上述した説明は全て同一半導体チップ内に形成された信号線路LINについて述べた。集積回路の外部に形成する信号線路LINにこの発明を適用する場合には図13に示すように、例えば集積回路素子LSI1とLSI2の間に接続される信号線路LINの場合は、信号線路LINの終端側に付加回路を接続しなければならない。つまり、集積回路素子の外部に形成される信号線路LINは一般に特性インピーダンスを所定のインピーダンスに整合させるために、例えばマイクロストリップラインのような分布常数回路が用いられる。分布常数回路は部分的に誘導性及び容量性を呈するため、結果的には図13に示すように信号線路LINの終端に付加回路を接続することが望ましい。
【0081】
図13は、本発明の実施例である回路基板を示す。この回路基板は、LSI1とLSI2と、信号線路LINのパターンを有する。信号線路LINには、付加回路が接続されている。LSI1は、伝送信号を送り出す駆動回路を有し、LSI2は、伝送信号を取り込む被駆動回路を有する。付加回路は、上述したように、信号線路LINの終端に接続されている。この付加回路は、これまでの実施例と同様に、電源電圧VSSより大きく、電源電圧VDDより小さい所定の電圧を出力する。また、付加回路は、LSI1の駆動回路の出力インピーダンスよりも低い出力インピーダンスを有している。
【0082】
図14及び図15は付加回路の変形実施例を示す。図14に示す付加回路はP型FETQP及びN型FETQNのゲートにそれぞれ順方向バイアス電圧を直接与える構造とした場合を示す。このように構成することにより、P型FETQPと、N型FETQNは常時オンの状態を維持し、接続点Jの電位を電圧VDDとVSSの中点電圧に維持し、低インピーダンスの中点電圧源として動作する。
【0083】
図15は低インピーダンスバッファ回路LOWと中点電圧源EJVとを組合せて付加回路を構成した場合を示す。低インピーダンスバッファ回路LOWの構成はインバータと全く逆で正極電圧VDD側にN型FETQNのドレインを接続し、負極電圧VSS側にP型FETQPのドレインを接続し、ゲート及びソースをそれぞれ共通に接続し、ゲートの共通接続点に中点電圧源EJVから中点電圧VCを与える。
【0084】
図16に図15に示した低インピーダンスバッファ回路LOWの等価回路を示す。図15に示したインピーダンスバッファ回路LOWを構成するN型FETQNとP型FETQPは利得1の電圧バッファとして見ることができ、図10に示したと同様に出力インピーダンスに等しい抵抗値RUを持つ等価抵抗器RMと中点電圧源EJVとによって表現することができる。
【0085】
従って、駆動回路DRがL論理を出力している状態では、等価抵抗器RMから信号線路LINに向かって電流I1が流れ、接続点Jの電位を中点電位から、わずかに負電位VSS(L論理)方向に偏倚させる。従ってこのとき被駆動回路RCはH論理を出力する状態である。
【0086】
一方、駆動回路DRがH論理を出力する状態に反転すると、等価抵抗器RMには信号線路LINから中点電圧源EJVに向かって電流I2が流れる。この電流I2が流れることによって接続点Jの電位は中点電位VCからわずかに正極電圧VDDに近ずく方向に偏倚される。よってこの状態では被駆動回路RCはL論理を出力する状態に反転される。
【0087】
図16に示した等価抵抗器RMの抵抗値RUは図9に示した等価抵抗器の抵抗値RTよりは大きくなるが、ROUT>>RUの関係は維持され接続点Jの電位変化をわずかな振幅変動に抑えることができる。よって図9と図10を使って説明したと同様に駆動回路DRの出力の状態が反転したタイミングから被駆動回路RCの閾値を横切るまでの時間(電圧変化が小さいから)を短くでき、図15に示した実施例によっても被駆動回路RCの応答速度を高めることができる。
【0088】
尚、図15に示した実施例では中点電圧源EJVを抵抗分割回路によって構成した場合を示したが、この中点電圧源EJVに図7に示した付加回路又は図14に示した付加回路を用いることもできる。中点電圧源EJVと低インピーダンスバッファ回路LOWとによって付加回路を構成する場合、図17に示すように1個の中点電圧源EJVによって複数の低インピーダンスバッファ回路LOWに中点電圧VCを与え、複数の信号線路に対して付加回路を接続するように構成することもできる。
【0089】
ところでCMOS構造の半導体集積回路では能動素子が静止状態に維持されている状態では消費電流はほとんど0に近い値に収束する。従って通常半導体集積回路素子を試験する場合、この静止時の電流を測定し、その電流値が規定した値以下であるか否かをテストする項目がある。これに対し、上述した付加回路を半導体集積回路素子に組込んだとすると、付加回路は静止状態でも電流を消費する。この結果、付加回路を組込んだ集積回路素子は静止電流測定が不可能な素子となる。
【0090】
図18乃至図21に示す実施例ではこの不都合を解消するために付加回路に遮断手段CUTを付加し、この遮断手段CUTに制御信号を与え、必要に応じて付加回路に流れる電流を遮断させ静止電流測定を可能とするように構成したものである。
【0091】
図18に示す例では図7に示した付加回路に遮断手段CUTを付加した例を示す。遮断手段CUTは制御端子CTを有し、この制御端子CTにこの例ではH論理を与えることにより付加回路は動作状態に維持され、L論理を与えると非動作状態に切替えられ、付加回路は電流を全く消費しない状態に制御されるように構成した場合を示す。
【0092】
つまり、制御端子CTにH論理を与えると、FETQ1、Q3がオフ、Q2、Q4がオンの状態に制御される。FETQ2がオン、Q1がオフの状態に制御されることから、FETQ5がオン、Q6がオフの状態に制御される。結果として、FETQ4とQ5がオンの状態に制御され、これらFETQ4とQ5を通じてFETQPとQNのゲート相互が接続された状態に維持されて付加回路として動作する。
【0093】
制御電子CTにL論理を与えると、FETQ1、Q3がオン、FETQ2、Q4がオフの状態に制御される。FETQ1がオン、FETQ2がオフの状態に制御されることから、FETQ5はオフ、Q6がオンの状態に制御される。つまり、FETQ4とQ5がオフの状態に制御され、FETQ3とQ6がオンの状態に制御されるから、FETQPとQNはオフの状態に制御される。ここでFETQ1、Q3、Q6がオンの状態に制御されるが、これらに直列に接続されているFETQ2、Q4、Q5がオフの状態制御されるから付加回路には全く電源電流が流れないことになる。よって制御端子CTにL論理を与えた状態にすれば静止電流測定を行うことができる。
【0094】
図19に示す実施例では遮断手段CUTを一般にアナログスイッチ等と呼ばれているスイッチ素子ANSによって構成した場合を示す。スイッチ端子ANSをオフの状態に制御することにより、付加回路を構成するFETQPとQNはオフの状態に制御される。
【0095】
図20は図14に示した付加回路に遮断手段CUTを付加した場合を示す。図18との違いはFETQ4のソース電極が負極電源VSSに接続されている点と、FETQ5のソース電極が正極電源VDDに接続されている点である。制御端子CTにH論理を与えることによりこれらのFETQ4とQ5をオンの状態に制御すると、P型FETQPのゲートとN型FETQNのゲートには順方向バイアス電圧VSSとVDDが与えられ、P型FETQPとN型FETQNはオンの状態に制御され、付加回路として動作する。
【0096】
制御端子CTにL論理を与えると、FETQ4とQ5がオフ、Q3とQ6がオンの状態に制御され、この状態ではP型FETQPとN型FETQNはオフの状態に制御され、電流の消費をほぼ0の状態に制御される。
【0097】
図21は図15に示した低インピーダンスバッファ回路LOWと中点電圧源EJVとを組合せて付加回路を構成した場合に、遮断手段を付加した構成を示す。また、この実施例では図7に示した付加回路を中点電圧源EJVに流用した場合を示す。CUT1は中点電圧源EJVを構成するP型FETQP1とN型FETQN1を遮断の状態に制御するための遮断手段、CUT2は低インピーダンスバッファ回路LOWを構成するN型FETQN2とP型FETQP2を遮断の状態に制御するための遮断手段を示す。
【0098】
制御端子CTにH論理を与えると、遮断手段CUT1ではFETQ4−1とQ5−1がオンの状態に制御され、中点電圧源EJVを構成するP型FETQP1とN型FETQN1の各ゲートがこれらFETQ4−1とQ5−1を通じて接続される。この結果、図7に示した回路と同一の回路が構成され、接続点J1に中点電圧を出力する。
【0099】
一方、遮断手段CUT2では入力端子CTにH論理が与えられることにより、FETQ4−2とFETQ5−2がオンの状態に制御される。この結果、低インピーダンスバッファ回路LOWを構成するN型FETQN2とP型FETQP2はゲートがFETQ4−2とFETQ5−2を通じて共通接続され、この共通接続点に中点電圧源EJVから中点電圧が与えられる。よって、この状態ではN型FETQN2とP型FETQP2は図15に示した低インピーダンスバッファ回路LOWと同じ回路構造とされ、接続点J2に駆動回路DRから信号電位が与えられることにより、図15で説明したと同様に動作する。
【0100】
入力端子CTにL論理が与えられると、遮断手段CUT1ではFETQ3−1とQ6−1がオン、Q4−1とQ5−1がオフに制御されるから中間電圧源EJVを構成するP型FETQP1とN型FETQN1はオフに制御される。
【0101】
遮断手段CUT2ではFETQ4−2とFETQ5−2がオフ、Q3−2とQ6−2がオンの状態に制御されるから、低インピーダンスバッファ回路LOWを構成するN型FETQN2とP型FETQP2はオフの状態に制御される。
【0102】
よってこの図21に示す付加回路でも制御端子CTにL論理を与えると全ての電流が遮断の状態となり、静止電流測定を行うことができる。
【0103】
これまでの実施例では、付加回路として、インバータIVに全帰還回路NFを接続した構成について説明してきた。以下に、インバータIV以外の回路、例えば、NANDゲート、NORゲートを利用して、付加回路を形成する実施例について説明する。
【0104】
図22は、本発明による信号伝送回路の別の実施例を示す。図6に示された実施例と比較すると、図6に示された付加回路が、インバータIVを有するのに対し、本実施例による付加回路は、NANDゲートを有している。図22に示された付加回路は、NANDゲートに全帰還回路NFを接続して構成される。また、NANDゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子CTとして利用することが可能である。
【0105】
図23は、NANDゲートを用いた付加回路の具体的な構成の一例を示す。この回路構成は、制御端子CTの入力信号をH論理とL論理の間で切り替えることにより、付加回路の動作をオン/オフすることができる。この実施例では、制御端子CTにH論理を与えると、付加回路は動作状態に維持されて、中点電位を出力することができ、制御端子CTにL論理を与えると、付加回路は非動作状態に切り替えられ、出力をHとする。
【0106】
図23の回路図を参照して、制御端子CTにH論理を与えると、FETQ1がオン、FETQ4がオフの状態に制御される。従って、FETQ2とFETQ3のドレイン相互が接続された状態に維持されて、付加回路が動作状態に維持され、中点電位を出力する。前述したように、被駆動回路を構成するN型FETQNとP型FETQPのベータレシオを付加回路と同様に設定することにより、被駆動回路RCが反転動作する閾値電圧を電源電圧VDD−VSSの中点電圧に合致させることができ、被駆動回路RCは自己の閾値電圧を中心に駆動回路DRから送られて来る信号を受取ることが可能となる。
【0107】
一方、制御端子CTにL論理を与えると、FETQ1がオフ、FETQ4がオンの状態に制御される。従って、共通接続点Jの電位は、常にHになる。半導体集積回路素子の漏れ電流試験(静止電流試験)時には、送信側(駆動回路DR)の出力を、共通接続点Jの電位に等しく設定する必要がある。
【0108】
このように、制御端子CTの入力を制御することによって、NANDゲートを用いて構成された付加回路の動作をオン/オフすることができる。
【0109】
図24は、本発明による信号伝送回路の更に別の実施例を示す。図6に示された実施例と比較すると、図6に示された付加回路が、インバータIVを有するのに対し、本実施例による付加回路は、NORゲートを有している。図24に示された付加回路は、NORゲートに全帰還回路NFを接続して構成される。また、NORゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子CTとして利用することが可能である。
【0110】
図25は、NORゲートを用いた付加回路の具体的な構成の一例を示す。この回路構成は、制御端子CTの入力信号をH論理とL論理の間で切り替えることにより、付加回路の動作をオン/オフすることができる。この実施例では、制御端子CTにL論理を与えると、付加回路は動作状態に維持されて、中点電位を出力することができ、制御端子CTにH論理を与えると、付加回路は非動作状態に切り替えられ、出力をLとする。
【0111】
図25の回路図を参照して、制御端子CTにL論理を与えると、FETQ1がオフ、FETQ2がオンの状態に制御される。FETQ3のドレインがFETQ2のソースに接続しており、FETQ2がオンの状態となることから、FETQ3とFETQ4のドレイン相互が接続された状態に維持されて、付加回路として動作状態に維持され、中点電位を出力する。前述したように、被駆動回路を構成するN型FETQNとP型FETQPのベータレシオを付加回路と同様に設定することにより、被駆動回路RCが反転動作する閾値電圧を電源電圧VDD−VSSの中点電圧に合致させることができ、被駆動回路RCは自己の閾値電圧を中心に駆動回路DRから送られて来る信号を受取ることが可能となる。
【0112】
一方、制御端子CTにH論理を与えると、FETQ1がオン、FETQ2がオフの状態に制御される。FETQ1がオン状態になるので、共通接続点Jの電位は、常にLになる。半導体集積回路素子の漏れ電流試験(静止電流試験)時には、送信側(駆動回路DR)の出力を、共通接続点Jの電位に等しく設定する必要がある。
【0113】
このように、制御端子CTの入力を制御することによって、NORゲートを用いて構成された付加回路の動作をオン/オフすることができる。
【0114】
本発明の実施例を説明するために、用語「中点電圧」が用いられてきたが、「中点電圧」は、必ずしも電源電圧VDDからVSSの間の中心の電圧だけを意味するものではない。図8に関して説明したように、中点電圧は、ベータレシオの値に応じて、電源電圧VDDからVSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。例えば、図15に示された「中点電圧源」は、必ずしも電源電圧VDDからVSSの間の中心の電圧だけを出力するのではなく、被駆動回路RCの閾値電圧に対応する電圧を出力することができる。
【0115】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【0116】
【図1】従来の技術の不都合を説明するための半導体チップの拡大平面図である。
【図2】従来の技術を説明するための接続図である。
【図3】図2の動作状態を説明するための波形図である。
【図4】図2の動作の他の状態を説明するための波形図である。
【図5】従来技術で発生する課題を解決する一つの方法を説明するための半導体チップの拡大平面図である。
【図6】この発明の概要を説明するためのブロック図である。
【図7】図6に示したブロック図の各部の具体的に示した接続図である。
【図8】図7に示した実施例の動作を説明するためのグラフである。
【図9】図7に示した実施例の動作を説明するための等価回路図である。
【図10】図9に示した等価回路の各部の波形を示す波形図である。
【図11】この発明の実用例を説明するためのブロック図である。
【図12】この発明の実用例の他の例を説明するためのブロック図である。
【図13】この発明の実用例の更に他の例を示すブロック図である。
【図14】この発明に用いる付加回路の変形例を説明するための接続図である。
【図15】この発明に用いる付加回路の更に他の変形例を説明するための接続図である。
【図16】図15の等価回路図である。
【図17】図15に示した実施例の実用例を説明するためのブロック図である。
【図18】この発明に用いた付加回路に遮断手段を付加した例を説明するための接続図である。
【図19】図18に示した遮断手段の他の例を説明するための接続図である。
【図20】図14に示した付加回路に遮断手段を付加した構成を説明するための接続図である。
【図21】図15に示した付加回路と、図7に示した付加回路を中点電圧源とした場合に、これらの付加回路と中点電圧源に遮断手段を付加した構成を説明するための接続図である。
【図22】本発明による信号伝送回路の別の実施例を示すブロック図である。
【図23】NANDゲートを用いた付加回路の具体的な構成の一例を示す。
【図24】本発明による信号伝送回路の更に別の実施例を示すブロック図である。
【図25】NORゲートを用いた付加回路の具体的な構成の一例を示す。
【符号の説明】
【0117】
DR駆動回路
RC被駆動回路
LIN信号線路
CL線路容量
CG入力容量
EJV中点電圧源
CUT遮断手段
【技術分野】
【0001】
本発明は、信号伝送回路、CMOS半導体デバイス、及び回路基板に関し、特に、付加回路を有する信号伝送回路、CMOS半導体デバイス、及び回路基板に関する。
【背景技術】
【0002】
半導体集積回路素子の規模の増大と共に、これを形成する半導体チップの形状も大形化され、内部に形成される信号線(例えばクロックを分配する信号線、バスラインを構成する信号線等)の配線長が長くなる傾向にある。
【0003】
図1に集積回路素子内に形成される信号線の各種の形態を示す。大規模集積回路素子は一辺が約15〜20mm程度の正四角形の半導体チップCPに形成される。従って内部に形成される信号線LINの線路長は長いもので20mm以上に達する例も少なくない。
【0004】
図1に示すAは駆動回路DRと被駆動回路RCとの間の信号線路LINの線路長が100μm以下の配線形態を示す。Bは線路長が20mm以上の場合の配線形態を示す。Cはバスライン或はクロック分配線路のように被駆動回路RCが信号線路LINに多数接続されている場合の配線形態を示す。
【0005】
図2にこれらの各配線形態A、B、Cの電気的な等価回路を示す。
【0006】
駆動回路DRと被駆動回路RCとの間を接続する信号線路LINには配線容量CLが発生し、また被駆動回路RCの入力端には入力容量CGが形成される。これらの配線容量CLと入力容量CGは配線形態A、B、Cによってそれぞれ異なる値となる。入力容量CGは接続される被駆動回路RCの個数に比例した値となり、また配線容量CLは信号線路LINの長さに比例した値となる。
【0007】
この視点で配線形態A、B、Cを見ると、配線形態Aが信号線路LINに接続される容量値が最も小さく、次に配線形態B、配線形態Cの順に静電容量値の値が大きくなり、この静電容量の値によって信号の伝送特性に大きな違いが発生する。
【発明の開示】
【発明が解決しようとする課題】
【0008】
図3にこれらの各種配線形態A、B、Cの信号線路にステップパルスを与えた場合のステップ応答波形を示す。図3Aは図1に示した配線形態Aのステップ応答波形、図3Bは図1に示した配線形態Bのステップ応答波形、図3Cは図1に示した配線形態Cのステップ応答波形を示す。図3から明らかなように、図1に示した配線形態Aの線路長ではステップ波形の立上りの遅れはほとんど見られないが、配線形態BとCではステップ波形は大きくなまり、大きな応答遅れを発生する。特に信号線路LINが長く、然も被駆動回路RCが多数接続される配線形態Cでその傾向が著るしく現れる。
【0009】
図4にパルス応答波形を示す。配線形態Aは入力したパルスはほぼ正常に被駆動回路RCに伝達されるが、配線形態BとCではパルスはほとんど被駆動回路RCに伝達されない。つまり、パルス幅が狭いパルスは容量性が大きい信号線路では伝達できないことが解る。この点が半導体チップの大形化を阻害する要因となっている。
【0010】
また同様の現象として回路基板(プリント配線基板)に実装した集積回路素子の相互間を接続する信号線路にも当てはまる内容である。
【0011】
尚、半導体集積回路素子の集積度を高めるために、トランジスタ等の素子の加工寸法は微細化し、配線の線幅は細く形成しなければならない。この点で信号線路に発生する静電容量値は小さくなるものと考えられるが、線幅を細く形成するのと同時に絶縁層の厚みも薄く形成されるので、結果として信号線路の配線容量CL及び被駆動回路RCの入力容量CGは集積度の向上のために形成面積が縮小化されたとしても大きく減少することはない。
【0012】
一方、この不都合を解決するに例えば図5に示すようにクロックパルスを多数の回路領域MAPに配給する回路において、信号線路に大容量駆動回路DR1、中容量駆動回路DR2、小容量駆動回路DR3を接続する方法も考えられるが、このように各信号線路LINに駆動回路DR1、DR2、DR3を接続すると、集積回路内の回路が多くなり、消費電力も増大する。また、通過する回路が多くなるので、タイミング精度も劣化する。
【0013】
この発明の目的は集積回路内の集積度を高めることなく、長い信号線路でも確実に信号を伝送することができる信号伝送回路を提案しようとするものである。
【0014】
そこで本発明は、上記の課題を解決することのできる信号伝送回路、CMOS半導体デバイス、及び回路基板を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【0015】
この発明では、信号線路の何れかに出力インピーダンスが低く、電源電圧の中点の電圧を出力する付加回路を接続した構成の信号伝送回路を提案するものである。
【0016】
この発明による信号伝送回路によれば配線容量又は入力容量が大きい信号線路に対し、何れかに出力インピーダンスが低く、電源電圧の中点の電位を出力する付加回路を接続することにより、信号線路の電位は電源電圧の中点電位を中心に駆動される。つまり、被駆動回路は自己の閾値電圧を中心に駆動される。
【0017】
付加回路の出力インピーダンスが低いことから、信号の振幅は小振幅に抑えられる。然し被駆動回路は自己の閾値を中心に駆動されるから、与えられる信号の振幅は小振幅であっても、確実にオン、オフ動作し、信号を受信することができる。また、付加回路の出力インピーダンスが低いために、伝送信号の遷移時間を決定する時定数(この場合は抵抗と容量の積)が小さくなるため、高速な信号を通過させることができる。
【0018】
よって配線容量及び入力容量の和の値が大きい形態の信号線路であっても、入力されたパルスに波形歪みを与えることなく伝送することができる。
【0019】
加えて伝送信号の振幅が小さくなるため、配線容量、入力容量への過渡的な充放電電流が小さくなり、動作時の消費電力も減らすことができる。
【0020】
上記課題を解決するために、本発明の一つの形態は、伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする信号伝送回路を提供する。
【0021】
本形態の一つの態様においては、上記信号伝送回路において、前記被駆動回路は、入力された電圧に応じて2値の出力電圧のいずれかを出力するディジタル回路を有し、前記付加回路が、前記ディジタル回路の出力が前記2値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力する。
【0022】
本形態の別の態様においては、上記信号伝送回路において、前記付加回路が、電源電圧VSS及びVDDのほぼ中点の電圧を出力する。
【0023】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【0024】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの1/2から1/4の大きさである。
【0025】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、第1のインバータと、前記第1のインバータの入力端子と出力端子を接続した帰還回路を有する。
【0026】
本形態の更に別の態様においては、上記信号伝送回路において、前記被駆動回路は第2のインバータを有し、前記第1のインバータが、前記第2のインバータとほぼ等しいベータレシオを有する。
【0027】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、P型FET及びN型FETを有し、前記P型FET及び前記N型FETのゲートのそれぞれに、順方向バイアス電圧が印加される。
【0028】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する電圧源を有する。
【0029】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有する。
【0030】
本形態の更に別の態様においては、上記信号伝送回路において、前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備える。
【0031】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、NANDゲートと、前記NANDゲートの一つの入力端子と出力端子を接続した帰還回路を有する。
【0032】
本形態の更に別の態様においては、上記信号伝送回路において、前記NANDゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【0033】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、NORゲートと、前記NORゲートの一つの入力端子と出力端子を接続した帰還回路を有する。
【0034】
本形態の更に別の態様においては、上記信号伝送回路において、前記NORゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【0035】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記信号線路の終端に接続される。
【0036】
また、上記課題を解決するために、本発明の別の形態は、伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたCMOS半導体デバイスにおいて、前記信号伝送回路が、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を有することを特徴とするCMOS半導体デバイスを提供する。
【0037】
本形態の一つの態様においては、上記CMOS半導体デバイスにおいて、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【0038】
本形態の別の態様においては、上記CMOS半導体デバイスにおいて、前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しい。
【0039】
また、上記課題を解決するために、本発明の更に別の形態は、伝送信号を送り出す駆動回路を有する第1半導体デバイスと、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記伝送信号を取り込む被駆動回路を有する第2半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする回路基板を提供する。
【0040】
本発明の一つの態様においては、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【0041】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明の効果】
【0042】
この発明によれば付加回路を信号線路LINに接続することにより、信号線路LINは電源電圧の中点電圧を中心にわずかな振幅で励振される。また、応答速度を劣化させる容量と並列に低抵抗が挿入されることにより遷移時間が短くなる。この結果、被駆動回路RCは駆動回路DRの信号の反転のタイミングから電圧がわずかに変化したタイミングで反転動作し、駆動回路DRから送られた信号の反転のタイミングをわずかな時間遅れで検出することができる。つまり、被駆動回路RCの応答速度を高速化することができる。この結果、駆動回路DRからパルス幅が狭いパルスが出力されても、このパルスを確実に検出し、被駆動回路RCの出力側に再現することができる。また、この発明では付加回路が出力する中点電圧VCは電源電圧が変動しても、その変動に追従して変化するからこの点で電源電圧の変動があっても被駆動回路RCの閾値に追従し、常に正常動作させることができる。
【0043】
よって、半導体チップCPの形状が大きい大規模な半導体集積回路において、例えばクロック配給用の信号線路の全長が長くなっても、このクロック配給用の信号線路の終端側まで確実にクロックを送り込むことができる。
【0044】
また、クロック配給線路に限らずバスラインのように、各所にデータの受取回路が接続され、入力容量が多数接続される配線形態の信号線路であっても全てのデータ受取回路にデータを送り込むことができる。よってこの発明を適用することにより大規模集積回路の実現が可能となる。
【0045】
被駆動回路のベータレシオと等しいベータレシオを有し、全帰還回路を備える付加回路は、被駆動回路の論理的閾値電圧に合致した電圧を自動的に発生することができる。特に、同一のデバイス(半導体チップ)上に、被駆動回路RCおよび付加回路が共に形成される場合には、例えば温度変動によって被駆動回路RCの論理的閾値電圧が変動しても、付加回路の出力電圧もその論理的閾値電圧に追従して変動するので、精度の高い伝送が可能となる。また、同一デバイス上に被駆動回路RCおよび付加回路が共に形成される場合には、そのデバイス内の信号の伝送は、製造偏差による影響を受けない。
【0046】
更に、この発明では付加回路及び中点電圧源等の回路に遮断終端CUTを付設し、この遮断手段によって付加回路及び中点電圧源等の回路を流れる電流を遮断の状態に制御できる構成を提案したから、仮に付加回路及び中点電圧源が静止状態でもアイドリング電流を消費する回路であっても、遮断状態に制御することにより、アイドリング電流を除去することができる。
【0047】
この結果、付加回路或いは中点電圧源を組込んだ集積回路素子を製造した場合、その半導体集積回路素子をテストする場合、静止電流測定を簡単に実施できる利点も得られる。
【発明を実施するための最良の形態】
【0048】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0049】
図6にこの発明による信号伝送回路の一実施例を示す。図6に示すDR、RC、LIN、CL、CGは図で説明したと同様に駆動回路、被駆動回路、信号線路、配線容量、入力容量をそれぞれ示す。
【0050】
この発明では信号線路LINの何れかに付加回路を接続する。付加回路は例えばCMOS回路で構成されるインバータIV(極性反転回路)に全帰還回路NFを接続して構成することができる。
【0051】
高速信号伝送を行う場合には、信号線路で伝播された信号が、被駆動回路で反射し、被駆動回路で取り込まれる信号波形に、オーバーシュート及びアンダーシュートが生じることがある。このようなオーバーシュート及びアンダーシュートを小さくするために、付加回路を信号線路LINの終端に接続してもよい。
【0052】
図7にその具体的回路構造の一例を示す。この例では駆動回路DRと被駆動回路RCもCMOS回路で構成したインバータを用いた例を示す。付加回路もCMOS回路構造のインバータに全帰還回路NFを接続して構成することができる。この付加回路の回路構造によれば、インバータの入力端子及び出力端子の共通接続点Jの電位を電源電圧VDD−VSSのほぼ中点電位に安定させることができる。図8を用いてその理由を説明する。
【0053】
図8において、曲線YはインバータIVの直流伝達特性(入力電圧に対する出力電圧の関係)を示している。
【0054】
インバータは論理反転(否定)の機能を有しているため、論理的閾値の近傍で右下がりの特性を示す。
【0055】
ここで、本発明による付加回路を構成するため、入力と出力の端子を短絡して(あるいは抵抗のような素子で接続して)全帰還をかけると、入力と出力電圧が等しい値になるので、曲線Yに重ねてVin=Voutの直線Xを描くと、この回路の出力電圧は直線Xと曲線Yの交点に等しくなることが判る。
【0056】
この交点はちょうど直流伝達特性において出力電圧が反転する点であり、すなわち、インバータの論理的閾値に等しい。
【0057】
インバータを構成するP型FETとN型FETのオン抵抗が等しい場合はこの交点は電源電圧のちょうど中点になる。
【0058】
ここで簡単のためにオン抵抗という語を用いたが、実際には非線形性を持っている。もう少し正確に表現するため、FETのドレイン電流の流れ易さを表す指標として、ドレイン係数βという数字を用いることにする。
【0059】
ドレイン電流係数 β;MOSFETの大きさ、アスペクト比等で定まる比例定数である。
【0060】
N型FET,P型FETのβをそれぞれβn、βpとすると、
【0061】
βn=(W/Leff)・(εox/Tox)・μn,eff
【0062】
βp=(W/Leff)・(εox/Tox)・μp,eff
【0063】
W;ゲート幅、Leff;実効ゲート長、Tox;ゲート酸化膜厚、εox;ゲート酸化膜誘電率、μn,eff;電子の実効移動度、μp,eff;正孔の実効移動度
【0064】
このβを使えばMOSFETのドレイン電流は以下のように簡単に表すことができる。
Id=β{(Vgs−Vt)Vds−(1/2)(Vds2)}
【0065】
(Vds≦Vgs−Vt)
Id=(1/2)β(Vgs−Vt)2 (Vds>Vgs−Vt)
【0066】
シリコンの場合、正孔の移動度は電子の移動度の約半分だから、N型FETとP型FETを同じ形に作れば(閾値電圧は等しいという前提で)、
(1) N型FETはP型FETの倍の電流が流れる。
(2) N型FETのオン抵抗はP型FETの半分である。
と言える。
【0067】
通常の素子においては、N型FETとP型FETのβを等しくとるか、あるいは形状(W,H)を等しくするのが普通である。
【0068】
P型FETのβpとN型FETのβnの比(βR=βn/βp、ベータレシオ)を10倍程度変えた場合、概ね、図8に示す曲線Y1とY2の曲線程度の変化になる。但し、Y1は例えば、βn>βp,(βR=10)、Y2はβn<βp,(βR=0.1)とすることができる(βn,βpはそれぞれN型FET,P型FETのドレイン電流係数)。
【0069】
この場合、被駆動回路RCを構成するインバータIVもN型FETQNとP型FETQPのベータレシオを付加回路と同様に設定することにより、被駆動回路RCが反転動作する閾値電圧を電源電圧VDD−VSSの中点電圧に合致させることができる。従って付加回路を構成するインバータIVと被駆動回路RCを構成するインバータの関係を上述のような関係(一般にベータレシオを等しく採ると言われている)に設定することにより、被駆動回路RCは自己の閾値電圧を中心に駆動回路DRから送られて来る信号を受取ることになる。
【0070】
図9にこの信号伝送回路の等価回路を示す。駆動回路DRは等価的にスイッチSWで表すことができる。ROUTは駆動回路DRの出力インピーダンスを示す。図9では信号線路LINの直流抵抗は省略して示す。RMは付加回路の出力インピーダンスに等しい等価抵抗器を表す。つまり、付加回路は抵抗値がRTの等価抵抗器RMを通じて中点電圧VCに接続された回路として表わすことができる。
【0071】
駆動回路DRにおいてスイッチSWが接点A側に切替わると、信号線路LINには出力インピーダンスROUTを通じて正極電圧VDDが印加される。このとき等価抵抗器RMのインピーダンスRTに電流I1が流れ接続点Jには中点電圧VCより正側に偏倚する電圧E1(図10A及びB)が発生する。この電圧E1は
【0072】
E1=(VDD−VC)RT/(RT+ROUT)
で表わされる。
【0073】
一方、駆動回路DRにおいて、スイッチSWが接点B側に切替わると、信号線路LINには電源電圧VSSが与えられる。よってこのとき付加回路のインピーダンスRTには電流I2が流れ、接点Jの電圧は中点電位VCよりE2だけ負側に振れる。この電圧E2は
【0074】
E2=(VSS−VC)RT/(RT+ROUT)
で表される。
【0075】
付加回路の等価抵抗器RMの抵抗値RTは上述したように小さい値でRT<<ROUTの関係となる。従って接続点Jに発生する信号の振幅E1とE2は微少な値となる。然も、被駆動回路RCは中点電位VCを反転動作の閾値として動作するから、接続点Jに発生する電圧E1とE2の振幅の範囲内に存在する電圧EAとEB(図10B)で確実に反転動作する。従って被駆動回路RCは接続点Jの電位が中点電圧VCをわずかに横切ると直ちに反転動作し、配線容量CL及び入力容量CGの和の値が大きく、信号線路LINの電位変化に遅れが有っても、被駆動回路RCの出力は図10Cに示すように、波形歪がほとんどない波形で伝送することができる。
【0076】
出力インピーダンスRTと出力インピーダンスROUTの関係について説明する。
電圧E1及びE2は、上式で示されるように、RTとROUTの関数である。RT値を小さくするほど、電圧E1とE2は微少な値となる。しかし、被駆動回路RCは、閾値電圧を有しており、被駆動回路RCの信号の感度範囲で、RTの値を定めなければならない。入力がLであるときに被駆動回路RCが安定したL又はHの値を出力することのできる最大の入力電圧をVthLとし、入力がHであるときに被駆動回路RCが安定したH又はLの値を出力することのできる最小の入力電圧をVthHとする。入力をLから徐々に大きくした場合において、被駆動回路RCの出力が実質的に変化し始めるときの入力電圧をVthLとし、入力をHから徐々に小さくした場合において、被駆動回路RCの出力が実質的に変化し始めるときの入力電圧をVthHとしてもよい。例えば、被駆動回路RCの入力電圧VthHが、VC+(VDD−VC)×0.2程度であり、同様に入力電圧VthLが、VC+(VSS−VC)×0.2程度であるとき、電圧E1とE2の式より、RTとROUTの比は、(1):(4以下)であるのが好ましい。また、RTをROUTで除した値は、1/2から1/4の間にあるのが更に好ましい。
【0077】
本明細書では、用語「中点電圧」は、必ずしも電源電圧VDDからVSSの間の中心の電圧だけを意味するものではない。図8に関して説明したように、中点電圧は、ベータレシオの値に応じて、電源電圧VDDからVSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。
【0078】
従って、図11に示すように信号線路LINに多数の被駆動回路RCが接続されている信号線路LINであっても、この信号線路LINに付加回路を接続することにより、各被駆動回路RCを駆動回路DRの出力電圧の変化に追従して動作し、例えば各被駆動回路RCに同一タイミングの(時間のずれのない)クロックパルスを与えることができる。
【0079】
図12は図11の変形実施例を示す。この実施例では信号線路LINの何れの位置に付加回路を接続しても、正常に動作することを表わしている。
【0080】
上述した説明は全て同一半導体チップ内に形成された信号線路LINについて述べた。集積回路の外部に形成する信号線路LINにこの発明を適用する場合には図13に示すように、例えば集積回路素子LSI1とLSI2の間に接続される信号線路LINの場合は、信号線路LINの終端側に付加回路を接続しなければならない。つまり、集積回路素子の外部に形成される信号線路LINは一般に特性インピーダンスを所定のインピーダンスに整合させるために、例えばマイクロストリップラインのような分布常数回路が用いられる。分布常数回路は部分的に誘導性及び容量性を呈するため、結果的には図13に示すように信号線路LINの終端に付加回路を接続することが望ましい。
【0081】
図13は、本発明の実施例である回路基板を示す。この回路基板は、LSI1とLSI2と、信号線路LINのパターンを有する。信号線路LINには、付加回路が接続されている。LSI1は、伝送信号を送り出す駆動回路を有し、LSI2は、伝送信号を取り込む被駆動回路を有する。付加回路は、上述したように、信号線路LINの終端に接続されている。この付加回路は、これまでの実施例と同様に、電源電圧VSSより大きく、電源電圧VDDより小さい所定の電圧を出力する。また、付加回路は、LSI1の駆動回路の出力インピーダンスよりも低い出力インピーダンスを有している。
【0082】
図14及び図15は付加回路の変形実施例を示す。図14に示す付加回路はP型FETQP及びN型FETQNのゲートにそれぞれ順方向バイアス電圧を直接与える構造とした場合を示す。このように構成することにより、P型FETQPと、N型FETQNは常時オンの状態を維持し、接続点Jの電位を電圧VDDとVSSの中点電圧に維持し、低インピーダンスの中点電圧源として動作する。
【0083】
図15は低インピーダンスバッファ回路LOWと中点電圧源EJVとを組合せて付加回路を構成した場合を示す。低インピーダンスバッファ回路LOWの構成はインバータと全く逆で正極電圧VDD側にN型FETQNのドレインを接続し、負極電圧VSS側にP型FETQPのドレインを接続し、ゲート及びソースをそれぞれ共通に接続し、ゲートの共通接続点に中点電圧源EJVから中点電圧VCを与える。
【0084】
図16に図15に示した低インピーダンスバッファ回路LOWの等価回路を示す。図15に示したインピーダンスバッファ回路LOWを構成するN型FETQNとP型FETQPは利得1の電圧バッファとして見ることができ、図10に示したと同様に出力インピーダンスに等しい抵抗値RUを持つ等価抵抗器RMと中点電圧源EJVとによって表現することができる。
【0085】
従って、駆動回路DRがL論理を出力している状態では、等価抵抗器RMから信号線路LINに向かって電流I1が流れ、接続点Jの電位を中点電位から、わずかに負電位VSS(L論理)方向に偏倚させる。従ってこのとき被駆動回路RCはH論理を出力する状態である。
【0086】
一方、駆動回路DRがH論理を出力する状態に反転すると、等価抵抗器RMには信号線路LINから中点電圧源EJVに向かって電流I2が流れる。この電流I2が流れることによって接続点Jの電位は中点電位VCからわずかに正極電圧VDDに近ずく方向に偏倚される。よってこの状態では被駆動回路RCはL論理を出力する状態に反転される。
【0087】
図16に示した等価抵抗器RMの抵抗値RUは図9に示した等価抵抗器の抵抗値RTよりは大きくなるが、ROUT>>RUの関係は維持され接続点Jの電位変化をわずかな振幅変動に抑えることができる。よって図9と図10を使って説明したと同様に駆動回路DRの出力の状態が反転したタイミングから被駆動回路RCの閾値を横切るまでの時間(電圧変化が小さいから)を短くでき、図15に示した実施例によっても被駆動回路RCの応答速度を高めることができる。
【0088】
尚、図15に示した実施例では中点電圧源EJVを抵抗分割回路によって構成した場合を示したが、この中点電圧源EJVに図7に示した付加回路又は図14に示した付加回路を用いることもできる。中点電圧源EJVと低インピーダンスバッファ回路LOWとによって付加回路を構成する場合、図17に示すように1個の中点電圧源EJVによって複数の低インピーダンスバッファ回路LOWに中点電圧VCを与え、複数の信号線路に対して付加回路を接続するように構成することもできる。
【0089】
ところでCMOS構造の半導体集積回路では能動素子が静止状態に維持されている状態では消費電流はほとんど0に近い値に収束する。従って通常半導体集積回路素子を試験する場合、この静止時の電流を測定し、その電流値が規定した値以下であるか否かをテストする項目がある。これに対し、上述した付加回路を半導体集積回路素子に組込んだとすると、付加回路は静止状態でも電流を消費する。この結果、付加回路を組込んだ集積回路素子は静止電流測定が不可能な素子となる。
【0090】
図18乃至図21に示す実施例ではこの不都合を解消するために付加回路に遮断手段CUTを付加し、この遮断手段CUTに制御信号を与え、必要に応じて付加回路に流れる電流を遮断させ静止電流測定を可能とするように構成したものである。
【0091】
図18に示す例では図7に示した付加回路に遮断手段CUTを付加した例を示す。遮断手段CUTは制御端子CTを有し、この制御端子CTにこの例ではH論理を与えることにより付加回路は動作状態に維持され、L論理を与えると非動作状態に切替えられ、付加回路は電流を全く消費しない状態に制御されるように構成した場合を示す。
【0092】
つまり、制御端子CTにH論理を与えると、FETQ1、Q3がオフ、Q2、Q4がオンの状態に制御される。FETQ2がオン、Q1がオフの状態に制御されることから、FETQ5がオン、Q6がオフの状態に制御される。結果として、FETQ4とQ5がオンの状態に制御され、これらFETQ4とQ5を通じてFETQPとQNのゲート相互が接続された状態に維持されて付加回路として動作する。
【0093】
制御電子CTにL論理を与えると、FETQ1、Q3がオン、FETQ2、Q4がオフの状態に制御される。FETQ1がオン、FETQ2がオフの状態に制御されることから、FETQ5はオフ、Q6がオンの状態に制御される。つまり、FETQ4とQ5がオフの状態に制御され、FETQ3とQ6がオンの状態に制御されるから、FETQPとQNはオフの状態に制御される。ここでFETQ1、Q3、Q6がオンの状態に制御されるが、これらに直列に接続されているFETQ2、Q4、Q5がオフの状態制御されるから付加回路には全く電源電流が流れないことになる。よって制御端子CTにL論理を与えた状態にすれば静止電流測定を行うことができる。
【0094】
図19に示す実施例では遮断手段CUTを一般にアナログスイッチ等と呼ばれているスイッチ素子ANSによって構成した場合を示す。スイッチ端子ANSをオフの状態に制御することにより、付加回路を構成するFETQPとQNはオフの状態に制御される。
【0095】
図20は図14に示した付加回路に遮断手段CUTを付加した場合を示す。図18との違いはFETQ4のソース電極が負極電源VSSに接続されている点と、FETQ5のソース電極が正極電源VDDに接続されている点である。制御端子CTにH論理を与えることによりこれらのFETQ4とQ5をオンの状態に制御すると、P型FETQPのゲートとN型FETQNのゲートには順方向バイアス電圧VSSとVDDが与えられ、P型FETQPとN型FETQNはオンの状態に制御され、付加回路として動作する。
【0096】
制御端子CTにL論理を与えると、FETQ4とQ5がオフ、Q3とQ6がオンの状態に制御され、この状態ではP型FETQPとN型FETQNはオフの状態に制御され、電流の消費をほぼ0の状態に制御される。
【0097】
図21は図15に示した低インピーダンスバッファ回路LOWと中点電圧源EJVとを組合せて付加回路を構成した場合に、遮断手段を付加した構成を示す。また、この実施例では図7に示した付加回路を中点電圧源EJVに流用した場合を示す。CUT1は中点電圧源EJVを構成するP型FETQP1とN型FETQN1を遮断の状態に制御するための遮断手段、CUT2は低インピーダンスバッファ回路LOWを構成するN型FETQN2とP型FETQP2を遮断の状態に制御するための遮断手段を示す。
【0098】
制御端子CTにH論理を与えると、遮断手段CUT1ではFETQ4−1とQ5−1がオンの状態に制御され、中点電圧源EJVを構成するP型FETQP1とN型FETQN1の各ゲートがこれらFETQ4−1とQ5−1を通じて接続される。この結果、図7に示した回路と同一の回路が構成され、接続点J1に中点電圧を出力する。
【0099】
一方、遮断手段CUT2では入力端子CTにH論理が与えられることにより、FETQ4−2とFETQ5−2がオンの状態に制御される。この結果、低インピーダンスバッファ回路LOWを構成するN型FETQN2とP型FETQP2はゲートがFETQ4−2とFETQ5−2を通じて共通接続され、この共通接続点に中点電圧源EJVから中点電圧が与えられる。よって、この状態ではN型FETQN2とP型FETQP2は図15に示した低インピーダンスバッファ回路LOWと同じ回路構造とされ、接続点J2に駆動回路DRから信号電位が与えられることにより、図15で説明したと同様に動作する。
【0100】
入力端子CTにL論理が与えられると、遮断手段CUT1ではFETQ3−1とQ6−1がオン、Q4−1とQ5−1がオフに制御されるから中間電圧源EJVを構成するP型FETQP1とN型FETQN1はオフに制御される。
【0101】
遮断手段CUT2ではFETQ4−2とFETQ5−2がオフ、Q3−2とQ6−2がオンの状態に制御されるから、低インピーダンスバッファ回路LOWを構成するN型FETQN2とP型FETQP2はオフの状態に制御される。
【0102】
よってこの図21に示す付加回路でも制御端子CTにL論理を与えると全ての電流が遮断の状態となり、静止電流測定を行うことができる。
【0103】
これまでの実施例では、付加回路として、インバータIVに全帰還回路NFを接続した構成について説明してきた。以下に、インバータIV以外の回路、例えば、NANDゲート、NORゲートを利用して、付加回路を形成する実施例について説明する。
【0104】
図22は、本発明による信号伝送回路の別の実施例を示す。図6に示された実施例と比較すると、図6に示された付加回路が、インバータIVを有するのに対し、本実施例による付加回路は、NANDゲートを有している。図22に示された付加回路は、NANDゲートに全帰還回路NFを接続して構成される。また、NANDゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子CTとして利用することが可能である。
【0105】
図23は、NANDゲートを用いた付加回路の具体的な構成の一例を示す。この回路構成は、制御端子CTの入力信号をH論理とL論理の間で切り替えることにより、付加回路の動作をオン/オフすることができる。この実施例では、制御端子CTにH論理を与えると、付加回路は動作状態に維持されて、中点電位を出力することができ、制御端子CTにL論理を与えると、付加回路は非動作状態に切り替えられ、出力をHとする。
【0106】
図23の回路図を参照して、制御端子CTにH論理を与えると、FETQ1がオン、FETQ4がオフの状態に制御される。従って、FETQ2とFETQ3のドレイン相互が接続された状態に維持されて、付加回路が動作状態に維持され、中点電位を出力する。前述したように、被駆動回路を構成するN型FETQNとP型FETQPのベータレシオを付加回路と同様に設定することにより、被駆動回路RCが反転動作する閾値電圧を電源電圧VDD−VSSの中点電圧に合致させることができ、被駆動回路RCは自己の閾値電圧を中心に駆動回路DRから送られて来る信号を受取ることが可能となる。
【0107】
一方、制御端子CTにL論理を与えると、FETQ1がオフ、FETQ4がオンの状態に制御される。従って、共通接続点Jの電位は、常にHになる。半導体集積回路素子の漏れ電流試験(静止電流試験)時には、送信側(駆動回路DR)の出力を、共通接続点Jの電位に等しく設定する必要がある。
【0108】
このように、制御端子CTの入力を制御することによって、NANDゲートを用いて構成された付加回路の動作をオン/オフすることができる。
【0109】
図24は、本発明による信号伝送回路の更に別の実施例を示す。図6に示された実施例と比較すると、図6に示された付加回路が、インバータIVを有するのに対し、本実施例による付加回路は、NORゲートを有している。図24に示された付加回路は、NORゲートに全帰還回路NFを接続して構成される。また、NORゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子CTとして利用することが可能である。
【0110】
図25は、NORゲートを用いた付加回路の具体的な構成の一例を示す。この回路構成は、制御端子CTの入力信号をH論理とL論理の間で切り替えることにより、付加回路の動作をオン/オフすることができる。この実施例では、制御端子CTにL論理を与えると、付加回路は動作状態に維持されて、中点電位を出力することができ、制御端子CTにH論理を与えると、付加回路は非動作状態に切り替えられ、出力をLとする。
【0111】
図25の回路図を参照して、制御端子CTにL論理を与えると、FETQ1がオフ、FETQ2がオンの状態に制御される。FETQ3のドレインがFETQ2のソースに接続しており、FETQ2がオンの状態となることから、FETQ3とFETQ4のドレイン相互が接続された状態に維持されて、付加回路として動作状態に維持され、中点電位を出力する。前述したように、被駆動回路を構成するN型FETQNとP型FETQPのベータレシオを付加回路と同様に設定することにより、被駆動回路RCが反転動作する閾値電圧を電源電圧VDD−VSSの中点電圧に合致させることができ、被駆動回路RCは自己の閾値電圧を中心に駆動回路DRから送られて来る信号を受取ることが可能となる。
【0112】
一方、制御端子CTにH論理を与えると、FETQ1がオン、FETQ2がオフの状態に制御される。FETQ1がオン状態になるので、共通接続点Jの電位は、常にLになる。半導体集積回路素子の漏れ電流試験(静止電流試験)時には、送信側(駆動回路DR)の出力を、共通接続点Jの電位に等しく設定する必要がある。
【0113】
このように、制御端子CTの入力を制御することによって、NORゲートを用いて構成された付加回路の動作をオン/オフすることができる。
【0114】
本発明の実施例を説明するために、用語「中点電圧」が用いられてきたが、「中点電圧」は、必ずしも電源電圧VDDからVSSの間の中心の電圧だけを意味するものではない。図8に関して説明したように、中点電圧は、ベータレシオの値に応じて、電源電圧VDDからVSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。例えば、図15に示された「中点電圧源」は、必ずしも電源電圧VDDからVSSの間の中心の電圧だけを出力するのではなく、被駆動回路RCの閾値電圧に対応する電圧を出力することができる。
【0115】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【0116】
【図1】従来の技術の不都合を説明するための半導体チップの拡大平面図である。
【図2】従来の技術を説明するための接続図である。
【図3】図2の動作状態を説明するための波形図である。
【図4】図2の動作の他の状態を説明するための波形図である。
【図5】従来技術で発生する課題を解決する一つの方法を説明するための半導体チップの拡大平面図である。
【図6】この発明の概要を説明するためのブロック図である。
【図7】図6に示したブロック図の各部の具体的に示した接続図である。
【図8】図7に示した実施例の動作を説明するためのグラフである。
【図9】図7に示した実施例の動作を説明するための等価回路図である。
【図10】図9に示した等価回路の各部の波形を示す波形図である。
【図11】この発明の実用例を説明するためのブロック図である。
【図12】この発明の実用例の他の例を説明するためのブロック図である。
【図13】この発明の実用例の更に他の例を示すブロック図である。
【図14】この発明に用いる付加回路の変形例を説明するための接続図である。
【図15】この発明に用いる付加回路の更に他の変形例を説明するための接続図である。
【図16】図15の等価回路図である。
【図17】図15に示した実施例の実用例を説明するためのブロック図である。
【図18】この発明に用いた付加回路に遮断手段を付加した例を説明するための接続図である。
【図19】図18に示した遮断手段の他の例を説明するための接続図である。
【図20】図14に示した付加回路に遮断手段を付加した構成を説明するための接続図である。
【図21】図15に示した付加回路と、図7に示した付加回路を中点電圧源とした場合に、これらの付加回路と中点電圧源に遮断手段を付加した構成を説明するための接続図である。
【図22】本発明による信号伝送回路の別の実施例を示すブロック図である。
【図23】NANDゲートを用いた付加回路の具体的な構成の一例を示す。
【図24】本発明による信号伝送回路の更に別の実施例を示すブロック図である。
【図25】NORゲートを用いた付加回路の具体的な構成の一例を示す。
【符号の説明】
【0117】
DR駆動回路
RC被駆動回路
LIN信号線路
CL線路容量
CG入力容量
EJV中点電圧源
CUT遮断手段
【特許請求の範囲】
【請求項1】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、
前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする信号伝送回路。
【請求項2】
前記被駆動回路は、入力された電圧に応じて2値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記2値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項1に記載の信号伝送回路。
【請求項3】
前記付加回路が、電源電圧VSS及びVDDのほぼ中点の電圧を出力することを特徴とする請求項2に記載の信号伝送回路。
【請求項4】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項1に記載の信号伝送回路。
【請求項5】
前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの1/2から1/4の大きさであることを特徴とする請求項4に記載の信号伝送回路。
【請求項6】
前記付加回路が、第1のインバータと、前記第1のインバータの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項7】
前記被駆動回路は第2のインバータを有し、前記第1のインバータが、前記第2のインバータとほぼ等しいベータレシオを有することを特徴とする請求項6に記載の信号伝送回路。
【請求項8】
前記付加回路が、P型FET及びN型FETを有し、前記P型FET及び前記N型FETのゲートのそれぞれに、順方向バイアス電圧が印加されることを特徴とする請求項1に記載の信号伝送回路。
【請求項9】
前記付加回路が、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する電圧源を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項10】
前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有することを特徴とする請求項9に記載の信号伝送回路。
【請求項11】
前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備えることを特徴とする請求項1から10のいずれかに記載の信号伝送回路。
【請求項12】
前記付加回路が、NANDゲートと、前記NANDゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項13】
前記NANDゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項12に記載の信号伝送回路。
【請求項14】
前記付加回路が、NORゲートと、前記NORゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項15】
前記NORゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項14に記載の信号伝送回路。
【請求項16】
前記付加回路が、前記信号線路の終端に接続されることを特徴とする請求項1に記載の信号伝送回路。
【請求項17】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたCMOS半導体デバイスにおいて、
前記信号伝送回路が、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を有することを特徴とするCMOS半導体デバイス。
【請求項18】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項17に記載のCMOS半導体デバイス。
【請求項19】
前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しいことを特徴とする請求項17に記載のCMOS半導体デバイス。
【請求項20】
伝送信号を送り出す駆動回路を有する第1半導体デバイスと、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記伝送信号を取り込む被駆動回路を有する第2半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、
前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする回路基板。
【請求項21】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項20に記載の回路基板。
【請求項1】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、
前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする信号伝送回路。
【請求項2】
前記被駆動回路は、入力された電圧に応じて2値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記2値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項1に記載の信号伝送回路。
【請求項3】
前記付加回路が、電源電圧VSS及びVDDのほぼ中点の電圧を出力することを特徴とする請求項2に記載の信号伝送回路。
【請求項4】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項1に記載の信号伝送回路。
【請求項5】
前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの1/2から1/4の大きさであることを特徴とする請求項4に記載の信号伝送回路。
【請求項6】
前記付加回路が、第1のインバータと、前記第1のインバータの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項7】
前記被駆動回路は第2のインバータを有し、前記第1のインバータが、前記第2のインバータとほぼ等しいベータレシオを有することを特徴とする請求項6に記載の信号伝送回路。
【請求項8】
前記付加回路が、P型FET及びN型FETを有し、前記P型FET及び前記N型FETのゲートのそれぞれに、順方向バイアス電圧が印加されることを特徴とする請求項1に記載の信号伝送回路。
【請求項9】
前記付加回路が、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する電圧源を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項10】
前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有することを特徴とする請求項9に記載の信号伝送回路。
【請求項11】
前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備えることを特徴とする請求項1から10のいずれかに記載の信号伝送回路。
【請求項12】
前記付加回路が、NANDゲートと、前記NANDゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項13】
前記NANDゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項12に記載の信号伝送回路。
【請求項14】
前記付加回路が、NORゲートと、前記NORゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1に記載の信号伝送回路。
【請求項15】
前記NORゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項14に記載の信号伝送回路。
【請求項16】
前記付加回路が、前記信号線路の終端に接続されることを特徴とする請求項1に記載の信号伝送回路。
【請求項17】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたCMOS半導体デバイスにおいて、
前記信号伝送回路が、前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を有することを特徴とするCMOS半導体デバイス。
【請求項18】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項17に記載のCMOS半導体デバイス。
【請求項19】
前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しいことを特徴とする請求項17に記載のCMOS半導体デバイス。
【請求項20】
伝送信号を送り出す駆動回路を有する第1半導体デバイスと、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記伝送信号を取り込む被駆動回路を有する第2半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、
前記信号線路に対し、前記電源電圧VSSより大きく、前記電源電圧VDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする回路基板。
【請求項21】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項20に記載の回路基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2008−54352(P2008−54352A)
【公開日】平成20年3月6日(2008.3.6)
【国際特許分類】
【出願番号】特願2007−278169(P2007−278169)
【出願日】平成19年10月25日(2007.10.25)
【分割の表示】特願平10−230754の分割
【原出願日】平成10年8月17日(1998.8.17)
【出願人】(390005175)株式会社アドバンテスト (1,005)
【Fターム(参考)】
【公開日】平成20年3月6日(2008.3.6)
【国際特許分類】
【出願日】平成19年10月25日(2007.10.25)
【分割の表示】特願平10−230754の分割
【原出願日】平成10年8月17日(1998.8.17)
【出願人】(390005175)株式会社アドバンテスト (1,005)
【Fターム(参考)】
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