メモリモジュール
【課題】クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールにおいて、その使用条件に応じてクロックの位相を微調整することができるようにする。
【解決手段】クロック信号ＣＬＫに同期して動作するメモリ素子群１２を搭載するメモリモジュールが、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路２０と、外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段８０と、を具備するように構成される。
【解決手段】クロック信号ＣＬＫに同期して動作するメモリ素子群１２を搭載するメモリモジュールが、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路２０と、外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段８０と、を具備するように構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ等のメインメモリ用としては、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が主流となっている。このＳＤＲＡＭは、システムバスクロックに同期して動作することで高速化を実現することを特徴とし、ＤＩＭＭ（Dual In-line Memory Module）の形状で使用されることが多い。このＤＩＭＭは、両面の接点が別々に独立し、ピン数が両面合わせて例えば１８４あり、７２ビット単位でのデータのやり取りが可能なメモリモジュールである。
【０００３】
ＤＩＭＭにおけるクロックの分配は、ＤＩＭＭ上に搭載されたＰＬＬ（Phase Locked Loop）回路が、ＤＩＭＭの端子から入力されたクロック信号を位相調整して、各メモリ素子の端子へ分配することにより、行われている。かかる位相調整は、ＤＩＭＭの開発時に、ＤＩＭＭの端子からメモリ素子の端子へのクロック信号のディレイがゼロになるように調整するものである。
【０００４】
しかし、メモリ素子の違い（メーカの違い、容量の違い、実装方法の違い等）により負荷が異なってくるため、同じガーバー（Gerber）データの基板やＪＥＤＥＣ標準基板を使用しても位相ずれが生ずる場合がある。なお、プリント基板を製造する際には、配線パターンのほか、基板表面に記す文字などの印刷パターン、マスクパターンなどが必要となるが、これらの情報をまとめて通称「ガーバーデータ」と呼ぶ。また、ＪＥＤＥＣとは、米国の電子デバイスに関する標準化団体（Joint Electron Device Engineering Council）である。
【０００５】
また、ＤＩＭＭの使用方法（使用スロット数、異容量ＤＩＭＭの混在等）によっても、出力データに大きなスキューが発生し、出力検出ウィンドウを定めることができなくなるという問題が発生する。
【０００６】
なお、本発明に関連する先行技術文献として、下記特許文献１は、クロックドライバからのクロックの入力遅延を補償して同期回路にクロックを出力するクロックスキュー調整回路であって、クロック入力とフィードバック入力が決められた位相となるように調整したクロック出力を行う位相同期ループを備え、位相同期ループのクロック出力をフィードバック入力にフィードバックするフィードバック経路に、入力信号を反転して出力する反転回路を挿入するクロックスキュー調整回路について開示している。
【０００７】
また、下記特許文献２は、供給される供給クロックを遅延させて供給クロックと所定の位相関係を有するタイミングクロックを生成するセルフタイミングコントロール回路であって、供給クロックが入力され、供給クロックの周波数に応じて制御された遅延量だけ供給クロックを遅延させる第１の可変遅延回路と、第１の可変遅延回路に接続され、供給クロックの周波数にかかわらず設定された所定の遅延量だけ前記供給クロックを遅延させる追加遅延回路と、を有し、追加遅延回路が、遅延量が可変設定される可変ダミーロードを有し、当該遅延量を設定するプログラマブルメモリにより可変ダミーロードの遅延量が可変設定されるセルフタイミングコントロール回路について開示している。
【０００８】
また、下記特許文献３は、上位装置からの信号と入力クロックを入力しＳＤＲＡＭを制御するメモリ制御集積回路であって、メモリ制御部とＰＬＬとクロック分配部とを有し、メモリ制御部はＳＤＲＡＭを制御する信号を出力し、ＰＬＬは入力クロックとフィードバッククロックを入力し、入力クロックとフィードバッククロックに同期したクロックをクロック分配部へ供給し、クロック分配部がＳＤＲＡＭに供給するＳＤＲＡＭクロックとＰＬＬの入力となるフィードバッククロックとＳＤＲＡＭからのデータをラッチするためのリードクロックとを出力するメモリ制御集積回路について開示している。
【０００９】
また、下記特許文献４は、位相比較器の位相比較結果出力に応じて発振出力周波数が制御される発振器と、この発振出力を入力とする第１の低域通過フィルタと、このフィルタの出力について所定閾値との比較結果に応じた出力を送出するバッファと、その閾値を制御する制御手段と、を含み、位相比較器はバッファの出力と自回路への入力信号との位相差を位相比較結果出力として出力し、発振器の発振出力を自回路出力として導出するＰＬＬ回路について開示している。
【００１０】
【特許文献１】特開平９−１９０２３９号公報
【特許文献２】特開２０００−１６３９９９号公報
【特許文献３】特開２００１−１６００００号公報
【特許文献４】特開２００１−１８６０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、その使用条件に応じてクロックの位相を微調整することができるものを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明によれば、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段と、を具備することを特徴とするメモリモジュールが提供される。
【００１３】
一つの好適な態様では、前記切替え手段は、前記フィードバックループの容量を切り替える。
【００１４】
あるいは、前記切替え手段は、前記フィードバックループの抵抗値を切り替える。
【００１５】
また、一つの好適な態様では、前記切替え手段は、コントローラにより設定されたレジスタの値に応じて前記フィードバックループの負荷を選択的に切り替える。
【００１６】
また、本発明によれば、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、外部からの信号に応じて、前記位相同期ループ回路内の位相比較回路において前記フィードバック信号の値を判定するための基準レベルを変更する手段と、を具備することを特徴とするメモリモジュールが提供される。
【発明の効果】
【００１７】
本発明によるメモリモジュールにあっては、モジュールに搭載されるメモリ素子の違いや装置へのモジュールの実装条件の違いが存在しても、クロックの位相を調整することができ、メモリ装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態について説明する前に、メモリモジュールの開発時におけるクロック信号のタイミング調整について説明する。図１は、ＤＩＭＭの概観構成を示す図である。同図に示されるＤＩＭＭ１０は、複数のＳＤＲＡＭ素子１６と、それらにクロック信号を分配するためのＰＬＬベーズドクロックドライバ２０と、を搭載する。
【００１９】
ＤＩＭＭ１０においては、ＤＩＭＭエッジ端子から入力される差動クロック信号ＣＬＫ及び／ＣＬＫがＰＬＬベーズドクロックドライバ２０により位相調整されてＳＤＲＡＭ素子１６に分配される。なお、／ＣＬＫは、バー付きＣＬＫの代替表現である。ＳＤＲＡＭ素子１６は、供給されるクロック信号に同期して動作し、差動データ出力ＤＱＳ及び／ＤＱＳをＤＩＭＭエッジ端子へと出力する。ＤＩＭＭ１０において、符号１２はＣＬＫ端子（又は／ＣＬＫ端子）を示し、符号１４はＤＱＳ端子（又は／ＤＱＳ端子）を示す。ＰＬＬベーズドクロックドライバ２０から各ＳＤＲＡＭ素子１６までのクロック信号の配線パターンは、等長配線として設計される。
【００２０】
ＤＩＭＭ１０の開発時には、ＰＬＬベーズドクロックドライバ２０のクロック入力端子２２と、ＳＤＲＡＭ素子１６のクロック入力端子１８とにおいて、クロック信号の位相差がゼロとなるように、ＰＬＬベーズドクロックドライバ２０の外部に設けられるフィードバックループが決定される。そして、ＤＩＭＭ１０において、ＣＬＫ端子１２にクロックＣＬＫが入力されてからＤＱＳ端子１４にメモリ出力データＤＱＳが現れるまでの遅延時間ｔＣＬＫＤＱＳに関し、その最小値ｔＣＬＫＤＱＳｍｉｎ及び最大値ｔＣＬＫＤＱＳｍａｘが規格値として決定される。
【００２１】
図２は、ＤＩＭＭ１０におけるクロックの分配の様子を示す回路図である。同図に示されるように、ＤＩＭＭ１０のエッジ端子から入力された差動クロックＣＬＫ及び／ＣＬＫは、ＰＬＬベーズドクロックドライバ２０の入力端子ＣＫＩ及び／ＣＫＩに入力される。ＣＬＫラインと／ＣＬＫラインとの間には、抵抗及びコンデンサが並列に接続されている。
【００２２】
また、ＰＬＬベーズドクロックドライバ２０の出力端子ＣＫＯ及び／ＣＫＯから出力された差動クロック信号ＲＣＫ及び／ＲＣＫが、各ＳＤＲＡＭ素子１６に供給される。ＣＫＯラインと／ＣＫＯラインとの間には、終端抵抗Ｒが設けられている。各ＳＤＲＡＭ素子１６から出力される差動データＤＱＳ及び／ＤＱＳは、ＤＩＭＭ１０の出力エッジ端子に導かれる。
【００２３】
ＰＬＬベーズドクロックドライバ２０のフィードバック出力端子ＦＢＯ及び／ＦＢＯから出力された差動信号は、フィードバックループを通して、ドライバ２０のフィードバック入力端子ＦＢＩ及び／ＦＢＩに導かれる。かかるフィードバックループを構成する二つのライン間には、抵抗２４及びコンデンサ２６が並列に接続されている。
【００２４】
図３は、ＰＬＬベーズドクロックドライバ２０の内部構成を示す図である。まず、差動クロック入力ＣＫＩ及び／ＣＫＩが、バッファ３０を介して位相比較器（ＰＣ： Phase Comparator ）３４の一方の入力に供給される。また、差動フィードバック入力ＦＢＩ及び／ＦＢＩが、バッファ３２を介して位相比較器（ＰＣ）３４の他方の入力に供給される。位相比較器（ＰＣ）３４は、両入力の位相差に比例した電圧を出力し、ループフィルタ（ＬＰ： Loop Filter ）３６に供給する。
【００２５】
ループフィルタ（ＬＰ）３６は、ロウパスフィルタ（ Low Pass Filter ）からなり、位相比較器（ＰＣ）３４の出力を平均化し、次段の電圧制御発振器（ＶＣＯ： Voltage Controlled Oscillator ）３８に供給する。電圧制御発振器（ＶＣＯ）３８は、入力電圧に比例した周波数で発振する。その出力は、バッファ４０を介して差動出力クロック信号ＣＫＯ及び／ＣＫＯとなる一方、バッファ４２を介して差動フィードバック出力ＦＢＯ及び／ＦＢＯとなる。なお、バッファ４０は複数個存在するが、簡略化のため図では一個だけ示されている。
【００２６】
かくして、ＰＬＬベーズドクロックドライバ２０は、クロック入力ＣＫＩ及び／ＣＫＩの位相とフィードバック入力ＦＢＩ及び／ＦＢＩの位相とが一致するように動作する。そのため、フィードバックループのライン長や負荷（抵抗２４及びコンデンサ２６）を変化させることで、出力クロックの位相を調整することが可能となる。ＤＩＭＭ１０の開発時には、ＰＬＬベーズドクロックドライバ２０の入力クロックの位相とＳＤＲＡＭ素子１６の入力クロックの位相とが一致するように、フィードバックループのライン長及び負荷が決定される。
【００２７】
ところで、このようにしてＤＩＭＭ基板が設計されても、位相調整時に搭載されたＳＤＲＡＭ素子とは異なるメーカによるＳＤＲＡＭ素子がＤＩＭＭ基板に搭載される場合がある。その場合には、ＳＤＲＡＭ素子の入力容量の相違により位相調整が適切になされていないという問題が生じ得る。また、メーカが異なれば、ＳＤＲＡＭ素子自体のアクセスタイムが相違することもある。
【００２８】
また、図４（Ａ）に示されるように、ＳＤＲＡＭ素子が２段重ねで搭載される場合や、図４（Ｂ）に示されるように、異なる品種のＳＤＲＡＭ素子が異なる個数搭載される場合にも、同様の問題が生ずる。その結果、ＤＩＭＭにクロックが入力されてからデータが得られるまでの遅延時間ｔＣＬＫＤＱＳが位相調整時と大きく異なる場合がある。
【００２９】
さらには、装置へのＤＩＭＭの実装方法による影響もある。例えば、図５に示されるような４個のスロット５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄが存在する場合に、使用スロット数の相違、異なる容量のＤＩＭＭの混在等に起因してＤＩＭＭのアクセスタイムに相違が生ずる。
【００３０】
図６は、ＤＩＭＭ１０への入力クロックＣＬＫ、ＳＤＲＡＭ１６への入力クロックＲＣＫ、及びＤＩＭＭ１０からの出力データＤＱＳの関係を示すタイムチャートである。ＤＩＭＭの開発時において、図６（Ａ）及び図６（Ｂ）に示されるように、ＤＩＭＭへの入力クロックＣＬＫとＳＤＲＡＭへの入力クロックＲＣＫとが同位相となるように、フィードバックループによる位相差ゼロ調整が行われる。ただし、個体差が存在するため、ＣＬＫの立ち上がり時刻ｔ0に対し、ＲＣＫの立ち上がり時刻は、ｔ1からｔ2までの範囲にばらつく。
【００３１】
そして、図６（Ｃ）に示されるように、ＤＩＭＭからの出力データＤＱＳのタイミング規格値も決定される。すなわち、ＣＬＫの立ち上がり時刻ｔ0に対し、ＤＱＳの立ち上がり時刻は、ｔ3からｔ4までの範囲にあることとなる。
【００３２】
ところが、ＤＩＭＭの品種の相違等に起因して、図６（Ｄ）に示されるように、ＲＣＫの位相とＣＬＫの位相との間にずれＴ0が生ずる場合がある。その場合には、ＣＬＫの立ち上がり時刻ｔ0に対し、ＲＣＫの立ち上がり時刻は、ｔ5からｔ6までの範囲にばらつく。さらに、図６（Ｅ）に示されるように、出力負荷の相違やＳＤＲＡＭのアクセスタイムの相違としてずれＴ1が加わると、ＤＱＳの立ち上がり時刻は、ｔ7からｔ8までの範囲となってしまう。以上を考慮すると、最終的に、ＣＬＫの立ち上がり時刻ｔ0に対し、ＤＱＳの立ち上がり時刻は、ｔ3からｔ8までの範囲にばらつくことがあり得る。
【００３３】
図７は、コントローラによるメモリデータの受信について説明するための図である。図７（Ａ）に示されるように、コントローラ７０が、第一のスロットに挿入されたＤＩＭＭ７２と、第二のスロットに挿入されたＤＩＭＭ７４と、の双方を同時にアクセスし、データを受信するものとする。そして、これらのＤＩＭＭにクロックＣＬＫが入力されてからデータが得られるまでの遅延時間を、それぞれ、ｔＣＬＫＤＱＳｍｉｎ（負の値）、ｔＣＬＫＤＱＳｍａｘ（正の値）とする。
【００３４】
そして、前述したような問題が存在すると、最悪の場合、ＤＩＭＭ７２及び７４への入力クロックＣＬＫ、ＤＩＭＭ７２からの出力データＤＱＳ、及びＤＩＭＭ７４からの出力データＤＱＳの関係が、図７（Ｂ）のタイムチャートに示されるものとなる。かかる場合、コントローラ７０は、ＤＩＭＭ７２からのデータとＤＩＭＭ７４からのデータとを同一のタイミングで受信することができない。
【００３５】
そこで、本発明は、ＰＬＬ回路を介して分配されるクロックの位相を外部からの信号により調整することができるようにしたメモリモジュールを提供することで、同一タイミングでのメモリリードデータの受信を可能にする。
【００３６】
図８は、本発明によるＤＩＭＭの一実施形態における回路構成を示す図である。同図に示されるように、前述した図２に示される回路に対し、容量切替え回路８０及びレジスタ８６が追加されている。なお、レジスタ８６は、コントローラ側に設けられてもよい。同図に示されるように、容量切替え回路８０は、トランジスタ８２とコンデンサ８４との直列接続が複数個並列に接続されたものであり、全体としてフィードバックループの抵抗２４及びコンデンサ２６に対して並列に接続されている。
【００３７】
レジスタ８６の各ビットの値は、対応するトランジスタ８２のオン／オフを制御し、ビット値が“０”のとき、トランジスタ８２は遮断状態となり、ビット値が“１”のとき、トランジスタ８２は導通状態となる。したがって、ＤＩＭＭを制御するコントローラは、レジスタの値を変化させて、ＰＬＬのフィードバックループに追加接続されるコンデンサ８４の数を制御することで、フィードバックループの容量を変更することができる。
【００３８】
かくして、フィードバックループの負荷がプログラム的に可変となり、ＤＩＭＭに搭載されるＳＤＲＡＭが変更されたり、ＤＩＭＭの使用条件が変更されたりしても、コントローラは、それに応じた位相調整を行うことが可能となる。なお、容量切替え回路８０に代えて、同様の回路構成からなる抵抗切替え回路を設けてもよい。あるいは、容量及び抵抗の両方を可変とするための回路を設けることもできる。
【００３９】
図９は、本発明によるＤＩＭＭの他の実施形態を説明するための図である。この実施形態では、コントローラからＰＬＬベーズドクロックドライバ２０へ、信号Ｖｒｅｆが供給されるように構成されている。この信号Ｖｒｅｆは、図３に示されるＰＬＬベーズドクロックドライバ２０において、バッファ３２の閾値（ threshold ）を変化させるものである。
【００４０】
すなわち、図１０に示されるように、ＶｒｅｆをＶ0からＶ1までの範囲で変化させれば、ＦＢＩの位相も、ｔ0からｔ1までの範囲でずれを生ずることとなる。かくして、フィードバック入力ＦＢＩの電圧値を判定するための基準電圧が変更されることで、フィードバック入力ＦＢＩの変化タイミングがずれる。ひいては、ＰＬＬベーズドクロックドライバ２０において位相比較器３４（図３）での判定がずれてくる。その結果、位相調整を達成することができる。
【００４１】
ＤＩＭＭを対象にして本発明の実施形態を述べてきたが、もちろん本発明はこれに限定されるものではなく、ＳＩＭＭ（ Single In-line Memory Module ）等の他のメモリモジュールに対しても本発明は適用可能である。
【００４２】
以上、本発明を特にその好ましい実施の形態を参照して詳細に説明した。本発明の容易な理解のため、本発明の具体的な形態を以下に付記する。
【００４３】
（付記１） クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段と、
を具備することを特徴とするメモリモジュール。
【００４４】
（付記２） 前記切替え手段は、前記フィードバックループの容量を切り替える、付記１に記載のメモリモジュール。
【００４５】
（付記３） 前記切替え手段は、前記フィードバックループの抵抗値を切り替える、付記１に記載のメモリモジュール。
【００４６】
（付記４） 前記切替え手段は、前記フィードバックループの容量及び抵抗値を切り替える、付記１に記載のメモリモジュール。
【００４７】
（付記５） 前記切替え手段は、コントローラにより設定されたレジスタの値に応じて前記フィードバックループの負荷を選択的に切り替える、付記１に記載のメモリモジュール。
【００４８】
（付記６） 前記レジスタが当該メモリモジュール上に実装されている、付記５に記載のメモリモジュール。
【００４９】
（付記７） 前記クロック信号は、差動信号として構成され、前記フィードバックループの負荷は、二つのライン間に並列に接続された抵抗及びコンデンサである、付記１に記載のメモリモジュール。
【００５０】
（付記８） クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記位相同期ループ回路内の位相比較回路において前記フィードバック信号の値を判定するための基準レベルを変更する手段と、
を具備することを特徴とするメモリモジュール。
【図面の簡単な説明】
【００５１】
【図１】ＤＩＭＭの概観構成を示す図である。
【図２】ＤＩＭＭにおけるクロックの分配の様子を示す回路図である。
【図３】ＰＬＬベーズドクロックドライバの内部構成を示す図である。
【図４】ＤＩＭＭ内の構成の相違について説明するための図である。
【図５】装置へのＤＩＭＭの実装方法の相違について説明するための図である。
【図６】ＤＩＭＭへの入力クロックＣＬＫ、ＳＤＲＡＭへの入力クロックＲＣＫ、及びＤＩＭＭからの出力データＤＱＳの関係を示すタイムチャートである。
【図７】コントローラによるメモリデータの受信について説明するための図である。
【図８】本発明によるＤＩＭＭの一実施形態における回路構成を示す図である。
【図９】本発明によるＤＩＭＭの他の実施形態を説明するための図である。
【図１０】基準電圧を可変にすることの効果について説明するための図である。
【符号の説明】
【００５２】
１０ ＤＩＭＭ
１２ ＤＩＭＭのＣＬＫ端子
１４ ＤＩＭＭのＤＱＳ端子
１６ ＳＤＲＡＭ素子
１８ ＳＤＲＡＭ素子のクロック入力端子
２０ ＰＬＬベーズドクロックドライバ
２２ ＰＬＬベーズドクロックドライバのクロック入力端子
２４ フィードバックループの抵抗
２６ フィードバックループのコンデンサ
３０ バッファ
３２ バッファ
３４ 位相比較器（ＰＣ： Phase Comparator ）
３６ ループフィルタ（ＬＰ： Loop Filter ）
３８ 電圧制御発振器（ＶＣＯ： Voltage Controlled Oscillator ）
４０ バッファ
４２ バッファ
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ スロット
７０ コントローラ
７２ ＤＩＭＭ
７４ ＤＩＭＭ
８０ 容量切替え回路
８６ レジスタ
８２ トランジスタ
８４ コンデンサ
【技術分野】
【０００１】
本発明は、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ等のメインメモリ用としては、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が主流となっている。このＳＤＲＡＭは、システムバスクロックに同期して動作することで高速化を実現することを特徴とし、ＤＩＭＭ（Dual In-line Memory Module）の形状で使用されることが多い。このＤＩＭＭは、両面の接点が別々に独立し、ピン数が両面合わせて例えば１８４あり、７２ビット単位でのデータのやり取りが可能なメモリモジュールである。
【０００３】
ＤＩＭＭにおけるクロックの分配は、ＤＩＭＭ上に搭載されたＰＬＬ（Phase Locked Loop）回路が、ＤＩＭＭの端子から入力されたクロック信号を位相調整して、各メモリ素子の端子へ分配することにより、行われている。かかる位相調整は、ＤＩＭＭの開発時に、ＤＩＭＭの端子からメモリ素子の端子へのクロック信号のディレイがゼロになるように調整するものである。
【０００４】
しかし、メモリ素子の違い（メーカの違い、容量の違い、実装方法の違い等）により負荷が異なってくるため、同じガーバー（Gerber）データの基板やＪＥＤＥＣ標準基板を使用しても位相ずれが生ずる場合がある。なお、プリント基板を製造する際には、配線パターンのほか、基板表面に記す文字などの印刷パターン、マスクパターンなどが必要となるが、これらの情報をまとめて通称「ガーバーデータ」と呼ぶ。また、ＪＥＤＥＣとは、米国の電子デバイスに関する標準化団体（Joint Electron Device Engineering Council）である。
【０００５】
また、ＤＩＭＭの使用方法（使用スロット数、異容量ＤＩＭＭの混在等）によっても、出力データに大きなスキューが発生し、出力検出ウィンドウを定めることができなくなるという問題が発生する。
【０００６】
なお、本発明に関連する先行技術文献として、下記特許文献１は、クロックドライバからのクロックの入力遅延を補償して同期回路にクロックを出力するクロックスキュー調整回路であって、クロック入力とフィードバック入力が決められた位相となるように調整したクロック出力を行う位相同期ループを備え、位相同期ループのクロック出力をフィードバック入力にフィードバックするフィードバック経路に、入力信号を反転して出力する反転回路を挿入するクロックスキュー調整回路について開示している。
【０００７】
また、下記特許文献２は、供給される供給クロックを遅延させて供給クロックと所定の位相関係を有するタイミングクロックを生成するセルフタイミングコントロール回路であって、供給クロックが入力され、供給クロックの周波数に応じて制御された遅延量だけ供給クロックを遅延させる第１の可変遅延回路と、第１の可変遅延回路に接続され、供給クロックの周波数にかかわらず設定された所定の遅延量だけ前記供給クロックを遅延させる追加遅延回路と、を有し、追加遅延回路が、遅延量が可変設定される可変ダミーロードを有し、当該遅延量を設定するプログラマブルメモリにより可変ダミーロードの遅延量が可変設定されるセルフタイミングコントロール回路について開示している。
【０００８】
また、下記特許文献３は、上位装置からの信号と入力クロックを入力しＳＤＲＡＭを制御するメモリ制御集積回路であって、メモリ制御部とＰＬＬとクロック分配部とを有し、メモリ制御部はＳＤＲＡＭを制御する信号を出力し、ＰＬＬは入力クロックとフィードバッククロックを入力し、入力クロックとフィードバッククロックに同期したクロックをクロック分配部へ供給し、クロック分配部がＳＤＲＡＭに供給するＳＤＲＡＭクロックとＰＬＬの入力となるフィードバッククロックとＳＤＲＡＭからのデータをラッチするためのリードクロックとを出力するメモリ制御集積回路について開示している。
【０００９】
また、下記特許文献４は、位相比較器の位相比較結果出力に応じて発振出力周波数が制御される発振器と、この発振出力を入力とする第１の低域通過フィルタと、このフィルタの出力について所定閾値との比較結果に応じた出力を送出するバッファと、その閾値を制御する制御手段と、を含み、位相比較器はバッファの出力と自回路への入力信号との位相差を位相比較結果出力として出力し、発振器の発振出力を自回路出力として導出するＰＬＬ回路について開示している。
【００１０】
【特許文献１】特開平９−１９０２３９号公報
【特許文献２】特開２０００−１６３９９９号公報
【特許文献３】特開２００１−１６００００号公報
【特許文献４】特開２００１−１８６０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、その使用条件に応じてクロックの位相を微調整することができるものを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明によれば、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段と、を具備することを特徴とするメモリモジュールが提供される。
【００１３】
一つの好適な態様では、前記切替え手段は、前記フィードバックループの容量を切り替える。
【００１４】
あるいは、前記切替え手段は、前記フィードバックループの抵抗値を切り替える。
【００１５】
また、一つの好適な態様では、前記切替え手段は、コントローラにより設定されたレジスタの値に応じて前記フィードバックループの負荷を選択的に切り替える。
【００１６】
また、本発明によれば、クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、外部からの信号に応じて、前記位相同期ループ回路内の位相比較回路において前記フィードバック信号の値を判定するための基準レベルを変更する手段と、を具備することを特徴とするメモリモジュールが提供される。
【発明の効果】
【００１７】
本発明によるメモリモジュールにあっては、モジュールに搭載されるメモリ素子の違いや装置へのモジュールの実装条件の違いが存在しても、クロックの位相を調整することができ、メモリ装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態について説明する前に、メモリモジュールの開発時におけるクロック信号のタイミング調整について説明する。図１は、ＤＩＭＭの概観構成を示す図である。同図に示されるＤＩＭＭ１０は、複数のＳＤＲＡＭ素子１６と、それらにクロック信号を分配するためのＰＬＬベーズドクロックドライバ２０と、を搭載する。
【００１９】
ＤＩＭＭ１０においては、ＤＩＭＭエッジ端子から入力される差動クロック信号ＣＬＫ及び／ＣＬＫがＰＬＬベーズドクロックドライバ２０により位相調整されてＳＤＲＡＭ素子１６に分配される。なお、／ＣＬＫは、バー付きＣＬＫの代替表現である。ＳＤＲＡＭ素子１６は、供給されるクロック信号に同期して動作し、差動データ出力ＤＱＳ及び／ＤＱＳをＤＩＭＭエッジ端子へと出力する。ＤＩＭＭ１０において、符号１２はＣＬＫ端子（又は／ＣＬＫ端子）を示し、符号１４はＤＱＳ端子（又は／ＤＱＳ端子）を示す。ＰＬＬベーズドクロックドライバ２０から各ＳＤＲＡＭ素子１６までのクロック信号の配線パターンは、等長配線として設計される。
【００２０】
ＤＩＭＭ１０の開発時には、ＰＬＬベーズドクロックドライバ２０のクロック入力端子２２と、ＳＤＲＡＭ素子１６のクロック入力端子１８とにおいて、クロック信号の位相差がゼロとなるように、ＰＬＬベーズドクロックドライバ２０の外部に設けられるフィードバックループが決定される。そして、ＤＩＭＭ１０において、ＣＬＫ端子１２にクロックＣＬＫが入力されてからＤＱＳ端子１４にメモリ出力データＤＱＳが現れるまでの遅延時間ｔＣＬＫＤＱＳに関し、その最小値ｔＣＬＫＤＱＳｍｉｎ及び最大値ｔＣＬＫＤＱＳｍａｘが規格値として決定される。
【００２１】
図２は、ＤＩＭＭ１０におけるクロックの分配の様子を示す回路図である。同図に示されるように、ＤＩＭＭ１０のエッジ端子から入力された差動クロックＣＬＫ及び／ＣＬＫは、ＰＬＬベーズドクロックドライバ２０の入力端子ＣＫＩ及び／ＣＫＩに入力される。ＣＬＫラインと／ＣＬＫラインとの間には、抵抗及びコンデンサが並列に接続されている。
【００２２】
また、ＰＬＬベーズドクロックドライバ２０の出力端子ＣＫＯ及び／ＣＫＯから出力された差動クロック信号ＲＣＫ及び／ＲＣＫが、各ＳＤＲＡＭ素子１６に供給される。ＣＫＯラインと／ＣＫＯラインとの間には、終端抵抗Ｒが設けられている。各ＳＤＲＡＭ素子１６から出力される差動データＤＱＳ及び／ＤＱＳは、ＤＩＭＭ１０の出力エッジ端子に導かれる。
【００２３】
ＰＬＬベーズドクロックドライバ２０のフィードバック出力端子ＦＢＯ及び／ＦＢＯから出力された差動信号は、フィードバックループを通して、ドライバ２０のフィードバック入力端子ＦＢＩ及び／ＦＢＩに導かれる。かかるフィードバックループを構成する二つのライン間には、抵抗２４及びコンデンサ２６が並列に接続されている。
【００２４】
図３は、ＰＬＬベーズドクロックドライバ２０の内部構成を示す図である。まず、差動クロック入力ＣＫＩ及び／ＣＫＩが、バッファ３０を介して位相比較器（ＰＣ： Phase Comparator ）３４の一方の入力に供給される。また、差動フィードバック入力ＦＢＩ及び／ＦＢＩが、バッファ３２を介して位相比較器（ＰＣ）３４の他方の入力に供給される。位相比較器（ＰＣ）３４は、両入力の位相差に比例した電圧を出力し、ループフィルタ（ＬＰ： Loop Filter ）３６に供給する。
【００２５】
ループフィルタ（ＬＰ）３６は、ロウパスフィルタ（ Low Pass Filter ）からなり、位相比較器（ＰＣ）３４の出力を平均化し、次段の電圧制御発振器（ＶＣＯ： Voltage Controlled Oscillator ）３８に供給する。電圧制御発振器（ＶＣＯ）３８は、入力電圧に比例した周波数で発振する。その出力は、バッファ４０を介して差動出力クロック信号ＣＫＯ及び／ＣＫＯとなる一方、バッファ４２を介して差動フィードバック出力ＦＢＯ及び／ＦＢＯとなる。なお、バッファ４０は複数個存在するが、簡略化のため図では一個だけ示されている。
【００２６】
かくして、ＰＬＬベーズドクロックドライバ２０は、クロック入力ＣＫＩ及び／ＣＫＩの位相とフィードバック入力ＦＢＩ及び／ＦＢＩの位相とが一致するように動作する。そのため、フィードバックループのライン長や負荷（抵抗２４及びコンデンサ２６）を変化させることで、出力クロックの位相を調整することが可能となる。ＤＩＭＭ１０の開発時には、ＰＬＬベーズドクロックドライバ２０の入力クロックの位相とＳＤＲＡＭ素子１６の入力クロックの位相とが一致するように、フィードバックループのライン長及び負荷が決定される。
【００２７】
ところで、このようにしてＤＩＭＭ基板が設計されても、位相調整時に搭載されたＳＤＲＡＭ素子とは異なるメーカによるＳＤＲＡＭ素子がＤＩＭＭ基板に搭載される場合がある。その場合には、ＳＤＲＡＭ素子の入力容量の相違により位相調整が適切になされていないという問題が生じ得る。また、メーカが異なれば、ＳＤＲＡＭ素子自体のアクセスタイムが相違することもある。
【００２８】
また、図４（Ａ）に示されるように、ＳＤＲＡＭ素子が２段重ねで搭載される場合や、図４（Ｂ）に示されるように、異なる品種のＳＤＲＡＭ素子が異なる個数搭載される場合にも、同様の問題が生ずる。その結果、ＤＩＭＭにクロックが入力されてからデータが得られるまでの遅延時間ｔＣＬＫＤＱＳが位相調整時と大きく異なる場合がある。
【００２９】
さらには、装置へのＤＩＭＭの実装方法による影響もある。例えば、図５に示されるような４個のスロット５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄが存在する場合に、使用スロット数の相違、異なる容量のＤＩＭＭの混在等に起因してＤＩＭＭのアクセスタイムに相違が生ずる。
【００３０】
図６は、ＤＩＭＭ１０への入力クロックＣＬＫ、ＳＤＲＡＭ１６への入力クロックＲＣＫ、及びＤＩＭＭ１０からの出力データＤＱＳの関係を示すタイムチャートである。ＤＩＭＭの開発時において、図６（Ａ）及び図６（Ｂ）に示されるように、ＤＩＭＭへの入力クロックＣＬＫとＳＤＲＡＭへの入力クロックＲＣＫとが同位相となるように、フィードバックループによる位相差ゼロ調整が行われる。ただし、個体差が存在するため、ＣＬＫの立ち上がり時刻ｔ0に対し、ＲＣＫの立ち上がり時刻は、ｔ1からｔ2までの範囲にばらつく。
【００３１】
そして、図６（Ｃ）に示されるように、ＤＩＭＭからの出力データＤＱＳのタイミング規格値も決定される。すなわち、ＣＬＫの立ち上がり時刻ｔ0に対し、ＤＱＳの立ち上がり時刻は、ｔ3からｔ4までの範囲にあることとなる。
【００３２】
ところが、ＤＩＭＭの品種の相違等に起因して、図６（Ｄ）に示されるように、ＲＣＫの位相とＣＬＫの位相との間にずれＴ0が生ずる場合がある。その場合には、ＣＬＫの立ち上がり時刻ｔ0に対し、ＲＣＫの立ち上がり時刻は、ｔ5からｔ6までの範囲にばらつく。さらに、図６（Ｅ）に示されるように、出力負荷の相違やＳＤＲＡＭのアクセスタイムの相違としてずれＴ1が加わると、ＤＱＳの立ち上がり時刻は、ｔ7からｔ8までの範囲となってしまう。以上を考慮すると、最終的に、ＣＬＫの立ち上がり時刻ｔ0に対し、ＤＱＳの立ち上がり時刻は、ｔ3からｔ8までの範囲にばらつくことがあり得る。
【００３３】
図７は、コントローラによるメモリデータの受信について説明するための図である。図７（Ａ）に示されるように、コントローラ７０が、第一のスロットに挿入されたＤＩＭＭ７２と、第二のスロットに挿入されたＤＩＭＭ７４と、の双方を同時にアクセスし、データを受信するものとする。そして、これらのＤＩＭＭにクロックＣＬＫが入力されてからデータが得られるまでの遅延時間を、それぞれ、ｔＣＬＫＤＱＳｍｉｎ（負の値）、ｔＣＬＫＤＱＳｍａｘ（正の値）とする。
【００３４】
そして、前述したような問題が存在すると、最悪の場合、ＤＩＭＭ７２及び７４への入力クロックＣＬＫ、ＤＩＭＭ７２からの出力データＤＱＳ、及びＤＩＭＭ７４からの出力データＤＱＳの関係が、図７（Ｂ）のタイムチャートに示されるものとなる。かかる場合、コントローラ７０は、ＤＩＭＭ７２からのデータとＤＩＭＭ７４からのデータとを同一のタイミングで受信することができない。
【００３５】
そこで、本発明は、ＰＬＬ回路を介して分配されるクロックの位相を外部からの信号により調整することができるようにしたメモリモジュールを提供することで、同一タイミングでのメモリリードデータの受信を可能にする。
【００３６】
図８は、本発明によるＤＩＭＭの一実施形態における回路構成を示す図である。同図に示されるように、前述した図２に示される回路に対し、容量切替え回路８０及びレジスタ８６が追加されている。なお、レジスタ８６は、コントローラ側に設けられてもよい。同図に示されるように、容量切替え回路８０は、トランジスタ８２とコンデンサ８４との直列接続が複数個並列に接続されたものであり、全体としてフィードバックループの抵抗２４及びコンデンサ２６に対して並列に接続されている。
【００３７】
レジスタ８６の各ビットの値は、対応するトランジスタ８２のオン／オフを制御し、ビット値が“０”のとき、トランジスタ８２は遮断状態となり、ビット値が“１”のとき、トランジスタ８２は導通状態となる。したがって、ＤＩＭＭを制御するコントローラは、レジスタの値を変化させて、ＰＬＬのフィードバックループに追加接続されるコンデンサ８４の数を制御することで、フィードバックループの容量を変更することができる。
【００３８】
かくして、フィードバックループの負荷がプログラム的に可変となり、ＤＩＭＭに搭載されるＳＤＲＡＭが変更されたり、ＤＩＭＭの使用条件が変更されたりしても、コントローラは、それに応じた位相調整を行うことが可能となる。なお、容量切替え回路８０に代えて、同様の回路構成からなる抵抗切替え回路を設けてもよい。あるいは、容量及び抵抗の両方を可変とするための回路を設けることもできる。
【００３９】
図９は、本発明によるＤＩＭＭの他の実施形態を説明するための図である。この実施形態では、コントローラからＰＬＬベーズドクロックドライバ２０へ、信号Ｖｒｅｆが供給されるように構成されている。この信号Ｖｒｅｆは、図３に示されるＰＬＬベーズドクロックドライバ２０において、バッファ３２の閾値（ threshold ）を変化させるものである。
【００４０】
すなわち、図１０に示されるように、ＶｒｅｆをＶ0からＶ1までの範囲で変化させれば、ＦＢＩの位相も、ｔ0からｔ1までの範囲でずれを生ずることとなる。かくして、フィードバック入力ＦＢＩの電圧値を判定するための基準電圧が変更されることで、フィードバック入力ＦＢＩの変化タイミングがずれる。ひいては、ＰＬＬベーズドクロックドライバ２０において位相比較器３４（図３）での判定がずれてくる。その結果、位相調整を達成することができる。
【００４１】
ＤＩＭＭを対象にして本発明の実施形態を述べてきたが、もちろん本発明はこれに限定されるものではなく、ＳＩＭＭ（ Single In-line Memory Module ）等の他のメモリモジュールに対しても本発明は適用可能である。
【００４２】
以上、本発明を特にその好ましい実施の形態を参照して詳細に説明した。本発明の容易な理解のため、本発明の具体的な形態を以下に付記する。
【００４３】
（付記１） クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段と、
を具備することを特徴とするメモリモジュール。
【００４４】
（付記２） 前記切替え手段は、前記フィードバックループの容量を切り替える、付記１に記載のメモリモジュール。
【００４５】
（付記３） 前記切替え手段は、前記フィードバックループの抵抗値を切り替える、付記１に記載のメモリモジュール。
【００４６】
（付記４） 前記切替え手段は、前記フィードバックループの容量及び抵抗値を切り替える、付記１に記載のメモリモジュール。
【００４７】
（付記５） 前記切替え手段は、コントローラにより設定されたレジスタの値に応じて前記フィードバックループの負荷を選択的に切り替える、付記１に記載のメモリモジュール。
【００４８】
（付記６） 前記レジスタが当該メモリモジュール上に実装されている、付記５に記載のメモリモジュール。
【００４９】
（付記７） 前記クロック信号は、差動信号として構成され、前記フィードバックループの負荷は、二つのライン間に並列に接続された抵抗及びコンデンサである、付記１に記載のメモリモジュール。
【００５０】
（付記８） クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記位相同期ループ回路内の位相比較回路において前記フィードバック信号の値を判定するための基準レベルを変更する手段と、
を具備することを特徴とするメモリモジュール。
【図面の簡単な説明】
【００５１】
【図１】ＤＩＭＭの概観構成を示す図である。
【図２】ＤＩＭＭにおけるクロックの分配の様子を示す回路図である。
【図３】ＰＬＬベーズドクロックドライバの内部構成を示す図である。
【図４】ＤＩＭＭ内の構成の相違について説明するための図である。
【図５】装置へのＤＩＭＭの実装方法の相違について説明するための図である。
【図６】ＤＩＭＭへの入力クロックＣＬＫ、ＳＤＲＡＭへの入力クロックＲＣＫ、及びＤＩＭＭからの出力データＤＱＳの関係を示すタイムチャートである。
【図７】コントローラによるメモリデータの受信について説明するための図である。
【図８】本発明によるＤＩＭＭの一実施形態における回路構成を示す図である。
【図９】本発明によるＤＩＭＭの他の実施形態を説明するための図である。
【図１０】基準電圧を可変にすることの効果について説明するための図である。
【符号の説明】
【００５２】
１０ ＤＩＭＭ
１２ ＤＩＭＭのＣＬＫ端子
１４ ＤＩＭＭのＤＱＳ端子
１６ ＳＤＲＡＭ素子
１８ ＳＤＲＡＭ素子のクロック入力端子
２０ ＰＬＬベーズドクロックドライバ
２２ ＰＬＬベーズドクロックドライバのクロック入力端子
２４ フィードバックループの抵抗
２６ フィードバックループのコンデンサ
３０ バッファ
３２ バッファ
３４ 位相比較器（ＰＣ： Phase Comparator ）
３６ ループフィルタ（ＬＰ： Loop Filter ）
３８ 電圧制御発振器（ＶＣＯ： Voltage Controlled Oscillator ）
４０ バッファ
４２ バッファ
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ スロット
７０ コントローラ
７２ ＤＩＭＭ
７４ ＤＩＭＭ
８０ 容量切替え回路
８６ レジスタ
８２ トランジスタ
８４ コンデンサ
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段と、
を具備することを特徴とするメモリモジュール。
【請求項２】
前記切替え手段は、前記フィードバックループの容量を切り替える、請求項１に記載のメモリモジュール。
【請求項３】
前記切替え手段は、前記フィードバックループの抵抗値を切り替える、請求項１に記載のメモリモジュール。
【請求項４】
前記切替え手段は、コントローラにより設定されたレジスタの値に応じて前記フィードバックループの負荷を選択的に切り替える、請求項１に記載のメモリモジュール。
【請求項５】
クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記位相同期ループ回路内の位相比較回路において前記フィードバック信号の値を判定するための基準レベルを変更する手段と、
を具備することを特徴とするメモリモジュール。
【請求項１】
クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記フィードバックループの負荷を選択的に切り替える切替え手段と、
を具備することを特徴とするメモリモジュール。
【請求項２】
前記切替え手段は、前記フィードバックループの容量を切り替える、請求項１に記載のメモリモジュール。
【請求項３】
前記切替え手段は、前記フィードバックループの抵抗値を切り替える、請求項１に記載のメモリモジュール。
【請求項４】
前記切替え手段は、コントローラにより設定されたレジスタの値に応じて前記フィードバックループの負荷を選択的に切り替える、請求項１に記載のメモリモジュール。
【請求項５】
クロック信号に同期して動作するメモリ素子群を搭載するメモリモジュールであって、
入力クロック信号の位相と、出力クロック信号をフィードバックループに通すことにより得られるフィードバック信号の位相と、が一致するように調整された出力クロック信号を作成する位相同期ループ回路と、
外部からの信号に応じて、前記位相同期ループ回路内の位相比較回路において前記フィードバック信号の値を判定するための基準レベルを変更する手段と、
を具備することを特徴とするメモリモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−２３３４５３（Ｐ２００７−２３３４５３Ａ）
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願番号】特願２００６−５０７７０（Ｐ２００６−５０７７０）
【出願日】平成１８年２月２７日（２００６．２．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願日】平成１８年２月２７日（２００６．２．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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