【課題】 ＭＩＭ構造のキャパシタを含む半導体装置において、寸法精度を高めるとともに安定した容量値を与える。
【解決手段】 半導体装置１００は、半導体基板１０２と、半導体基板１０２上に形成された層間絶縁膜１０４、層間絶縁膜１０４を介して対向配置された第１の電極１１０および第２の電極１１２、を有するＭＩＭキャパシタが形成されたキャパシタ形成領域１３０と、半導体基板１０２上のＭＩＭキャパシタと同層において、キャパシタ形成領域１３０の外周に形成されるとともに所定電位に設定された複数のシールド電極１１４を含み、キャパシタ形成領域１３０を他の領域から遮蔽するシールド領域１３２とを含む。 （もっと読む）

【課題】受動素子と分離溝を同時形成する高周波半導体デバイスおよびその製造方法を提供する。
【解決手段】ＧａＡｓ基板１０１をウエットエッチングし斜面を形成。ＳｉＯ₂膜１０４をプラズマＣＶＤにより成膜。Ｔｉ膜１０５、第１のＰｔ膜１０６、ＳＴＯ膜１０７を成膜。第２のＰｔ膜１０８を成膜し、第２のレジストマスク１０９を施す。反応室を２つ持つ高周波誘導結合型プラズマエッチング装置を用い一方の反応室で塩素とアルゴンの混合ガスで第２のＰｔ膜１０８をエッチングする。一方の反応室で塩素とアルゴンにエタンを添加した混合ガスを用いＳＴＯ膜１０７をエッチングする。レジストマスク１０９を除去し、第２のＰｔ膜１０８、誘電体１０７および第１のＰｔ膜１０６の一部を第３のレジストマスク１１１で被覆。塩素とアルゴンの混合ガスで下電極のＰｔをエッチング。受動素子１１２と同時にＧａＡｓ基板１０１の斜面部に分離溝１１０が形成される。 （もっと読む）

【課題】高インピーダンス側の電極から引き出した配線に付く寄生容量を低減する半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路は、容量素子の一方の電極に接続された第ｎ（ｎは、自然数）配線層の第１の配線を、前記容量素子の他方の電極に接続された第ｎ＋１配線層の第２の配線の下に形成し、第２の配線の配線幅を第１の配線の配線幅以下に形成し、第１の配線を入力端子に接続し、第２の配線を出力端子に接続する。 （もっと読む）

【課題】 半導体基板上に誘導素子および容量素子が設けられた半導体装置において、インダクタンス値、キャパシタンス値などの特性に優れ、かつ製造が容易な半導体装置を提供する。
【解決手段】 半導体基板１上に、誘導素子３および容量素子２を備えた半導体装置であって、誘導素子３と容量素子２とが、絶縁層４ｂによって上下に隔てられている。これによって、誘導素子３と容量素子２を同一層に設ける場合に比べて、これらを形成するための十分なスペースを確保することができる。従って、インダクタンス値、キャパシタンス値などの特性を向上させるとともに、構造を簡略化し製造を容易にすることができる。 （もっと読む）

【課題】 容量値の変動を抑制または防止する。
【解決手段】 容量素子１は、ＤＲＡＭなどの半導体記憶装置に用いられる半導体装置に用いられるものであり、絶縁性を有する層間絶縁膜２１と、層間絶縁膜２１に形成された接続孔２２、２３に、それぞれ充填されたプラグ２４、２５とで構成される基部２と、チタンナイトライドで構成される下部電極３と、下部電極３上に形成された窒素を含むＴｉ酸化層４１と、Ｔｉ酸化層４１上に形成され、絶縁性を有する絶縁層４２と、絶縁層４２の下部電極３と反対側に設けられ、下部電極３に対向する上部電極５とを有する。 （もっと読む）

【課題】高精度の櫛型電極を有するＭＩＭキャパシタを実現する。
【解決手段】第１の層間絶縁膜中に埋設され、各々前記第１の層間絶縁膜中を相互に対向して連続的に延在し、櫛型キャパシタパターンの一部を構成する第１および第２の導体パターンと、前記第１の層間絶縁膜からビア絶縁膜を隔てて形成された第２の層間絶縁膜中に、それぞれ前記第１および第２の導体パターンに対応して埋設され、相互に対向して連続的に延在し、前記櫛型キャパシタパターンの一部を構成する第３および第４の導体パターンを含むＭＩＭキャパシタにおいて、さらに前記ビア絶縁膜中に、前記第１および第３の導体パターンに対応して連続して延在し、前記第１および第３の導体パターンを連続的に接続する第５の導体パターンと、前記第２および第４の導体パターンに対応して連続して延在し、前記第２および第４の導体パターンを連続的に接続する第６の導体パターンとを埋設する。 （もっと読む）

開示された一実施例によれば、複合ＭＩＭキャパシタは、半導体ダイの下部相互接続金属層に位置する下部ＭＩＭキャパシタの下部電極を含む。複合ＭＩＭキャパシタはさらに、下部層間誘電体内に位置する下部ＭＩＭキャパシタの上部電極を含み、下部層間誘電体は下部相互接続金属層を上部相互接続金属層から隔てている。上部ＭＩＭキャパシタの下部電極は、上部相互接続金属層に位置している。上部ＭＩＭキャパシタの上部電極は、上部相互接続金属層の上に位置する上部層間誘電体内に位置している。下部ＭＩＭキャパシタの上部電極は上部ＭＩＭキャパシタの下部電極に接続され、一方、下部ＭＩＭキャパシタの下部電極は上部ＭＩＭキャパシタの上部電極に接続される。
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【課題】電極の有効面積Ｓ_Ｅを従来よりも大きくとることができる受動素子、および、この受動素子を備えたＩＣチップおよび発振器、並びに、これらの製造方法を提供する。
【解決手段】ウエハー２と、このウエハー２の上に第１の絶縁膜３を介して形成された下部電極４と、この下部電極４の上に形成された容量膜５と、この容量膜５の上に形成された上部電極６と、を備えた受動素子１において、下部電極６の形状、容量膜５の形状、および上部電極６の形状は、６角形である。 （もっと読む）

【課題】 容量値の高いキャパシタを含む半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、
その表面に凹部１２を有する半導体層１０と、
前記半導体層１０の上方に設けられた絶縁層２０と、
前記絶縁層２０の上方に設けられた電極３０と、を含む。 （もっと読む）

【課題】誘電特性及び耐電圧特性に優れた薄膜誘電体キャパシタ及びその製造方法の提供。
【解決手段】下部電極層と、ペロブスカイト型誘電体結晶の微粒子がＳｉ−Ｃ結合を含む酸化ケイ素マトリックス中に分散している構造の第１の誘電体層（膜厚２００〜４００ｎｍ）と、上部電極層とが基体上にこの順で設けられている薄膜誘電体キャパシタであって、電極層と誘電体層との間にペロブスカイト型誘電体結晶の微粒子を実質的に含まない第２の誘電体層を有する、薄膜誘電体キャパシタ。 （もっと読む）

【課題】 アスペクト比が高いトレンチの形成が可能な半導体装置の製造方法を提供する。
【解決手段】 ＨＢｒガス、Ｏ_２ガス及びＮＦ_３ガスからなる第１の混合ガスをエッチングガスとして、トレンチ３７をシリコン基板２１に形成する。トレンチ３７のアスペクト比が２０以上に到達すると、エッチングガスをＨＢｒガス、Ｏ_２ガス及びＣＦ_４ガスからなる第２の混合ガスに変更して、アスペクト比が５０以上のトレンチ３７を形成する。 （もっと読む）

【課題】 ＭＩＭ容量素子が形成された銅配線を有する半導体装置を安価につくる。
【解決手段】 銅配線２２上の銅拡散防止膜１４とＭＩＭ容量素子の下部電極２７との間に追加した層間膜２６を設け、銅配線２２をＭＩＭ容量素子の下方に配置するようにし、銅配線２２を層間絶縁層１３の溝にＣＭＰ法で形成するとき生ずるDishing現象による銅配線２２と層間絶縁層１３との境界の段差に伴う、この段差での銅拡散防止膜１４の膜厚減少を補いリーク電流を抑制して歩留まり向上をはかると共に、チップ面積を小さくしてウェハあたりの収量を多くできるようにした。 （もっと読む）

【課題】 大容量の容量素子を小面積で実現する。
【解決手段】 半導体装置１００は、シリコン基板１０１と、シリコン基板１０１内に形成された埋込絶縁膜１０４と、シリコン基板１０１上に形成された下部配線１１３と、下部電極、容量膜、および上部電極がこの順で積層された構造を有し、埋込絶縁膜１０４に形成された凹部の壁面を覆うとともに、下部配線１１３の上部を覆い、下部配線１１３と接続され、深さ方向において、少なくとも一部が下部配線１１３の下方にまで延在する容量１２８と、を含む。半導体装置１００は、シリコン基板１０１内に形成された素子分離領域１０２で囲まれた領域に形成されたゲート電極１０８を含むトランジスタ１３５も含む。下部配線１１３は、トランジスタ１３５のゲート電極１０８と同時に形成される。 （もっと読む）

【課題】 酸素欠陥量の少ない絶縁膜を提供する。
【解決手段】 絶縁膜は、正の価数を有する構成元素の酸化物または酸窒化物を含み、構成元素の価数より大きな価数の添加元素を３×１０^-8ａｔ％以上１．６×１０^-3ａｔ％未満含む。 （もっと読む）

【課題】 より簡易な工程で形成できる有機系材料からなる有機薄膜の形成方法を提供する。
【解決手段】 本発明の有機薄膜２０の形成方法は、
（ａ）基体１０の上に接着用溶液を塗布すること、
（ｂ）前記接着用溶液が塗布された前記基体１０の上に、配向が制御されたシート状の有機系材料膜２０ａを接着すること、
（ｃ）前記有機系材料膜２０ａの膜厚を制御すること、を含む。 （もっと読む）

【課題】 エッチング後の形状の半導体基板内での均一性を保つことが可能な誘電体容量素子の製造方法を提供する。
【解決手段】 ＧａＡｓエピタキシャル基板１０１上に、斜面の折り返しにより形成される凸部を複数有するＳｉＯ₂膜１１５を形成する工程と、ＳｉＯ₂膜１１５上に、下部電極１０６を形成する工程と、下部電極１０６上に、ＳｒＴｉＯ₃膜１０７を形成する工程と、高ＳｒＴｉＯ₃膜１０７上に、上部電極１０８を形成する工程と、所定の領域のみを残して上部電極１０８及びＳｒＴｉＯ₃膜１０７をドライエッチングする工程とを含む。 （もっと読む）

【課題】ソース電位（ＶＳＳ）との間に低不純物濃度のウェル領域を具備することにより、容量素子と他の回路素子との容量結合を抑制する。
【解決手段】Ｎ型の基板１０上にＰ型のウェル領域１１とＮ型のウェル領域１２を形成する。Ｎ型ウェル領域１２の表面にゲート電極１４、ソース・ドレイン領域１３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を誘電体として容量素子を形成する。Ｐ型のウェル領域１１にはソース電位（ＶＳＳ）を印加する。ゲート電極１４を一方の端子Ａとし、ソース・ドレイン領域１３とＮ型の拡散領域１２とを他方の端子Ｂとする。Ｎ型ウェル領域１２とＰ型ウェル領域１１とが低濃度ＰＮ接合となるので、他方の端子Ｂとソース電位（ＶＳＳ）間の寄生容量を低減できる。 （もっと読む）

【課題】 強誘電体キャパシタ構造を有する半導体装置において、配線等を覆う層間絶縁膜の機能を損なうことなく、Ｈ₂アタックを十分に抑制して高いキャパシタ特性を確保して、信頼性の高い半導体装置を実現する。
【解決手段】 ＨＤＰ−ＣＶＤ装置で基板支持台に載置固定された半導体基板のチャンバー内における位置を上下方向に調節して、Ａｌ配線２間に当該Ａｌ配線２よりも低い位置にボイド６が形成されるように、第２のＨＤＰ−ＣＶＤ酸化膜５を成膜する。 （もっと読む）

【課題】 積層構造の異なる複数種のヒューズ素子を、フォトリソグラフィ工程の増加を抑制して製造することが可能な半導体装置の製造方法を提供する。
【解決手段】 基板上に、第１導電層（３）及び誘電体層（４）を形成する。誘電体層をパターニングし、第２ヒューズ素子（Ｆ２）が配置される領域に誘電体層（４ｉ）を残すと共に、第３ヒューズ素子（Ｆ３）が配置される領域の第１導電層を露出させる。第２導電層（５）を形成する。第１レジストパターンで、第３ヒューズ素子が配置される領域を覆う。第２導電層をエッチングし、残っている誘電体層を露出させる。第１レジストパターン及び露出された誘電体層を除去する。誘電体層を除去した後、第３導電層（６）を形成する。第２及び第３ヒューズ素子に対応する領域を、第２レジストパターン（１５）で覆い、第３〜第１導電層をエッチングする。 （もっと読む）

本発明は一般に強誘電体膜を有する装置に係り、特にシリコン基板上にエピタキシャル成長した強誘電体を有する半導体装置に関する。
本発明は、（１１１）配向した基板と、前記基板上に形成された（００１）配向のペロブスカイト構造を有するエピタキシャル膜と、前記エピタキシャル膜上に形成された電極とを含む容量素子であり、ペロブスカイト型エピタキシャル膜の成膜方法は、（１１１）配向を有する基板上に（００１）配向を有する岩塩構造の金属酸化物膜をエピタキシャルに成長し、前記金属酸化物膜上に（００１）配向を有しペロブスカイト構造を有する金属酸化物膜をさらにエピタキシャルに成長する工程を含む。
本発明により、強誘電体メモリやＳＡＷフィルタ、強誘電体アクチュエータなどの様々な機能素子を形成することが可能になる。
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