【課題】ポリシリコン抵抗素子内の不純物濃度の変動を抑制することを目的とする。
【解決手段】半導体装置の製造方法は、基板にポリシリコン膜を成膜する工程と、前記ポリシリコン膜に所定のパターンを形成する前に前記ポリシリコン膜に不純物を注入する第１注入工程と、前記ポリシリコン膜上に第１の拡散防止膜を成膜する工程と、前記ポリシリコン膜に注入した前記不純物を活性化させるための熱処理を行う工程と、を備える。 （もっと読む）

【課題】トランジスタの組み合わせが互いに異なる複数種類の半導体装置を製造する場合において、トランジスタの組み合わせが異なってもトランジスタの特性に差が生じることを抑制できる半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを有する第１の半導体装置、第１のトランジスタ及び第３のトランジスタを有する第２の半導体装置、並びに第２のトランジスタ及び第３のトランジスタを有する第３の半導体装置のいずれにおいても、低濃度不純物領域６ａ，６ｂ，６ｃをこの順に形成する。そして、低濃度不純物領域６ａ，６ｂ，６ｃを形成するときのフォトレジスト膜５２，５１，５０のうち、フォトレジスト膜５１を硫酸含有薬液及びスクラバー洗浄で除去し、フォトレジスト膜５０，５２を酸素プラズマ及びＲＣＡ洗浄で除去する。 （もっと読む）

【課題】ゲート電極の全領域がシリサイド化されたＭＩＳトランジスタを備える半導体装置の性能を向上させる技術を提供する。
【解決手段】ＭＩＳトランジスタのゲート絶縁膜５０２、ゲート電極５０３及びソース・ドレイン領域５０６を半導体基板５０１に形成し、ソース・ドレイン領域５０６上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜５１１を形成する。そして、ゲート電極上５０３及び拡散抑制膜５１１上に、当該拡散抑制膜５１１が拡散を抑制する金属から成る金属膜５３１を形成する。その後、金属膜５３１とゲート電極５０３とを反応させて、ゲート電極５０３の全領域をシリサイド化するとともに、拡散抑制膜５１１を介して金属膜５３１とソース・ドレイン領域５０６とを反応させて、ソース・ドレイン領域を５０６シリサイド化する。 （もっと読む）

【課題】ＳＯＩ領域とバルク領域の両方に対する素子形成の容易さや、その加工精度の向上を可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ＳＯＩ領域のＳｉ基板１をエッチングして凹部を形成する工程と、ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層１１及びＳｉ層１３を順次形成して凹部を埋め込む工程と、Ｓｉ層１３とＳｉＧｅ層１１とを部分的にエッチングして、ＳＯＩ領域のＳｉＧｅ層１１の側面を露出させる溝を形成する工程と、この溝を介してＳｉＧｅ層１１を選択的にエッチングすることによって、ＳＯＩ領域のＳｉ基板１とＳｉ層１３との間に空洞部を形成する工程と、空洞部内にＢＯＸ層を形成する工程と、を含み、凹部を形成する工程では、凹部の深さがＳｉＧｅ層１１及びＳｉ層１３の膜厚の合計値と同じ大きさとなるようにＳｉ基板１をエッチングする。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】半導体基板１にＳＴＩ法で素子分離領域４を形成し、ゲート絶縁膜７を形成し、ゲート電極８ａ，８ｂを形成し、ソース・ドレイン用のｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂを形成し、半導体基板１上に金属膜１２を形成し、金属膜１２上にバリア膜１３を形成する。それから、第１の熱処理を行って金属膜１２とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させて金属シリサイド層を形成してから、バリア膜１３および未反応の金属膜１２を除去し、前記金属シリサイド層を残す。素子分離領域４は半導体基板１に圧縮応力を作用させる。バリア膜１３は半導体基板１に引張応力を生じさせる膜であり、第１の熱処理では、金属膜１２を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層が形成される。 （もっと読む）

【課題】溝型トランジスタと高耐圧トランジスタのエクステンション領域の形成となるイオン注入工程を同一のフォトリソグラフィ工程中において行える製造方法の提供を目的とする。
【解決手段】溝型セルトランジスタ領域に溝を形成し、半導体基板上にゲート絶縁膜とゲート材料層を形成し、溝型セルトランジスタ領域と、高耐圧トランジスタ領域のエクステンション領域形成部とを露出させたフォトレジスト層を半導体基板上に形成し、溝型セルトランジスタ領域の半導体基板表面と高耐圧トランジスタ領域へイオン注入を行って各領域のエクステンション領域を形成した後、さらにゲートをパターニング後、溝型セルトランジスタ領域と高耐圧トランジスタ領域とをフォトレジスト層で覆って通常耐圧トランジスタ領域へイオン注入を行って該領域のエクステンション領域を形成する。 （もっと読む）

【課題】電子と正孔いずれがキャリアの場合でも接触抵抗が低減された電極を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上にｎ型拡散層１０２とｐ型拡散層１０４を備え、ｎ型拡散層１０２およびｐ型拡散層１０４と絶縁層１０６を介して形成された第１の金属配線１０８、第２の金属配線１１０と、ｎ型拡散層１０２と第１の金属配線１０８を電気的に接続するための第１のコンタクト電極１１２と、ｐ型拡散層１０４と第２の金属配線１１０を電気的に接続するための第２のコンタクト電極１１３とを有し、第１のコンタクト電極１１２のｎ型拡散層１０２と接合する部分と、第２のコンタクト電極１１３のｐ型拡散層１０４と接合する部分とが、第１の金属含有導電体１１４と、希土類金属を含む第２の金属含有導電体１１６とによって形成されている半導体装置およびその製造方法。 （もっと読む）

【課題】ＭＩＳＦＥＴ，容量素子，抵抗素子などの半導体素子を同一半導体基板上に作成するとき、容量素子の誘電体膜形成時の熱処理により、容量素子下部電極からの不純物が抵抗素子部へ熱拡散することにより、抵抗素子の抵抗値が変化してしまうという問題があった。
【解決手段】本発明の半導体装置の製造方法は、容量素子を構成する下部電極部と抵抗素子との間の導電性材料を部分的に除去して除去部を形成することにより、容量素子の誘電体膜形成時の熱処理による膜中の不純物の熱拡散が遮断され、抵抗素子の不純物の濃度変化を起させない。このような製造方法によって、所定の抵抗値の抵抗素子を得ることができる。 （もっと読む）

半導体装置の分離構造は、フロア分離領域と、フロア分離領域の上方の誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域にまで下方へ延びる側壁分離領域とを備える。この構造は、半導体基板内に比較的深い分離されたポケットを設ける一方、基板にエッチングされなければならないトレンチの深さの制限を設ける。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードおよびＪＦＥＴを含む種々のデバイスが、分離されたポケット内に形成される。
（もっと読む）

【課題】ドレイン電圧のオーバーシュートを低減してノイズとスイッチング損失の増大を抑制することが可能な半導体装置であって、特に、高速スイッチングが可能な横型ＭＯＳトランジスタを用いた、小型で安価な半導体装置を提供することを目的としている。
【解決手段】半導体基板１０の表層部に、横型ＭＯＳトランジスタ２１が形成されてなる半導体装置であって、横型ＭＯＳトランジスタ２１のゲート駆動信号ラインに、横型ＭＯＳトランジスタ２１のドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０が挿入配置され、絶縁膜４を介して、横型ＭＯＳトランジスタ２１のドレイン電圧が多結晶シリコン抵抗体５０に印加されてなる半導体装置１００とする。 （もっと読む）

【課題】配線間が抵抗で接続された回路を半導体基板上に有する半導体装置において、前
記抵抗を、半導体基板やこの抵抗に接続されていない配線から電界の影響を受け難いよう
に形成する。
【解決手段】この半導体装置は、第１の配線１０と第２の配線２０ａが抵抗１４で接続さ
れた回路を、ｎ基板（半導体基板）１上に有する。第１の配線１０と第２の配線２０ａが
絶縁膜１２を挟んで層状に形成され、絶縁膜１２に形成されたバイアホール１３内に抵抗
１４が形成されている。 （もっと読む）

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。 （もっと読む）

【課題】ゲート電極及びゲート配線からなるゲート構造を新規な構成にすることによって素子領域のＭＯＳＦＥＴのゲート電極がリーク、特性の観点から最適な膜厚に設定でき、ゲート配線がシリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板に形成され、ゲート電極４とゲート配線５とから構成されたゲート構造を有するＭＯＳＦＥＴとを具備している。ゲート構造は少なくとも一部はシリサイド膜７、１２からなり、且つゲート配線５のシリサイド膜１２の膜厚がゲート電極４のシリサイド膜７の膜厚より厚く構成されている。ここで説明するゲート配線５の場合、全てがシリサイド膜１２から構成されている。このような構成のゲート構造を得るには予めゲート配線の絶縁性側壁を除去しておく。 （もっと読む）

【課題】シリコンから構成される導電パターンの下から上までの幅を均一化すること。
【解決手段】半導体基板１上に絶縁膜５を介して第１シリコン膜６を形成し、第１シリコン膜６に高濃度で一導電型不純物を導入し、第１シリコン膜６上に第２シリコン膜９を形成し、第２シリコン膜９上に所定パターンのマスク１０ｍを形成した後、マスク１０ｍから露出する領域で、第１シリコン膜６が露出しない深さまで第１条件により第２シリコン膜９をエッチングし、ついで第１条件に比べて半導体基板１の垂直方向へのエッチング成分の高い第２条件によって第２シリコン膜９の残りと第１シリコン膜６を絶縁膜５が露出しない深さまでエッチングし、さらに第２条件に比べて絶縁膜に対する第１シリコン膜６のエッチング選択比が大きな第３条件により第１シリコン膜６の残りをエッチングする工程とを有している。 （もっと読む）

【課題】横型ＩＧＢＴに対する過電流保護機能を有する半導体装置において、過電流保護機能が働く電流値のバラツキを低減する。
【解決手段】ゲート電圧により制御可能な主スイッチング素子である横型ＩＧＢＴ１と、電流検出用横型ＩＧＢＴ１０とが並列に接続されている。電流検出用横型ＩＧＢＴ１０ののベース領域１０９と、横型ＩＧＢＴ１のエミッタ領域１０６とが電気的に接続されている。電流検出用横型ＩＧＢＴ１０のエミッタ領域１０８と、横型ＩＧＢＴ１のエミッタ領域１０６とが、電流検出回路７のセンス抵抗４を介して電気的に接続されている。 （もっと読む）

【課題】直流電源が逆極性で電源端子に接続された場合に貫通電流を阻止するための逆流阻止回路を内蔵した半導体集積回路において、内部回路の基準電位におけるノイズ特性を改善する。
【解決手段】この半導体集積回路は、Ｐ型の半導体基板と、直流電源が接続される第１の電源端子及び第２の電源端子と、第１の電源端子から第１の電位が供給されると共に半導体基板に接続された基準ノードから第２の電位が供給されて動作する内部回路と、一端が第１の電源端子に接続された抵抗と、半導体基板のＮウエル内に設けられたＰ型領域内に形成されて第２の電源端子と基準ノードとの間に接続されたソース・ドレイン、及び、抵抗の他端に接続されたゲートを有するＮチャネルトランジスタであって、直流電源が正常に接続されたときにオン状態となり、直流電源が逆極性で接続されたときにオフ状態となるトランジスタとを具備する。 （もっと読む）

【課題】 この発明は、半導体基板またはメタル配線層を介して伝播するノイズを遮蔽・低減することができる半導体集積回路装置を提供する。
【解決手段】 この発明は、半導体基板１０上に形成される複数の半導体素子２９で形成される回路部１１と、複数のメタル配線層１００と、半導体基板１００に形成される拡散層２１，２２を備える半導体集積回路装置において、半導体基板１０に回路部１１を取り囲むように形成される拡散層からなる拡散層ガードリング３０と、拡散層ガードリング３０上に設けられる複数のメタル配線層１００間並びに拡散層３０間とを接続するビア４１を備える第１のメタルガードリング３１と、前記回路部上に蓋をするように配置されたメタル配線からなる第２のメタルガードリング３２と、により、回路部１１を立体的に囲うガードリング部３４を構成する。 （もっと読む）

【課題】ＭＩＳＦＥＴ、容量素子、および抵抗素子などの半導体素子を同一半導体基板上に形成するとき、容量素子の誘電体膜形成時の熱処理により、容量素子下部電極からの不純物が抵抗素子部へ熱拡散することにより、抵抗素子の抵抗値が変化してしまうという問題があった。
【解決手段】本発明の半導体装置の構造は、容量素子を構成する下部電極と抵抗素子との間の導電性材料の間の素子分離膜上に、部分的に凸部または凹部を設けることにより、容量素子の誘電体膜形成時の熱処理により膜中を移動する不純物が近傍の素子に到達せず、抵抗素子の不純物の濃度変化を起こさせない。このような構造によって、所定の抵抗値の抵抗素子を得ることができる。 （もっと読む）

【課題】立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制することのできる保護素子を提供する。
【解決手段】ＩＣ回路への入力ラインに挿入され、ＩＣ回路をサージから保護するための保護素子であって、グランドラインと入力ライン間で逆方向接続されるツェナーダイオード１０と、ＰＮ接合構造からなり、入力ラインに挿入されるピンチ抵抗体２０とを有してなり、ツェナーダイオード１０の耐圧が、ピンチ抵抗体２０の耐圧より低く設定され、ピンチ抵抗体２０が、入力ラインにおけるＩＣ回路とツェナーダイオード１０の間に配置されて、ピンチ抵抗体２０の制御電極Ｓが、入力ラインのＩＣ回路側またはグランドラインに接続されてなる保護素子１００とする。 （もっと読む）