異種金属により形成されるデュアルメタルゲートを備えるＭＯＳトランジスタ（１０）を形成する方法を提供する。ＨｆＯ_２のようなゲート誘電体（３４）を半導体基板（３１）の上に堆積させる。次に、犠牲層（３５）をゲート誘電体（３４）を覆うように堆積させる。犠牲層（３５）をパターニングして、基板（３１）の第１領域（３２）（例えばｐＭＯＳ）の上のゲート誘電体（３４）が露出し、かつ基板（３１）の第２領域（３３）（例えばｎＭＯＳ）の上のゲート誘電体（３４）が犠牲層（３５）によって保護されたままになるようにする。第１ゲート導体材料（５１）を残りの犠牲領域（３５）の上に、かつ露出したゲート誘電体（３４）の上に堆積させる。基板（３１）の第２領域（３３）の上の第１ゲート導体材料（５１）がエッチングにより全て除去されるように第１ゲート導体材料（５１）をパターニングする。第１ゲート導体材料（５１）を取り除く際に、第２領域（３３）上の犠牲層（３５）は、下層の誘電体材料（３４）にダメージが加わるのを防止するように機能することができる。
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【課題】近年、ＭＯＳトランジスタのウェル（基板）に順方向バイアス電圧を印加することが注目されているが、温度変化に対して最大限の順方向バイアス電圧を得ることが難しく、そのための回路構成や占有面積も問題になってきている。
【解決手段】第１導電型（ｐ^＋；ｎ^＋）のソース電極Ｓおよびドレイン電極Ｄとゲート電極Ｇとを有し、第２導電型（ｎ；ｐ）のウェル１０；２０に形成されてなるＭＩＳＦＥＴ１；２を備える半導体集積回路装置であって、前記ウェル１０；２０の電位Ｖｂｐ；Ｖｂｎを、前記ＭＩＳＦＥＴ１；２のソース電極Ｓおよび該ウェル１０；２０により形成されるダイオード１１；２１に対して所定電流Ｉｂｐ；Ｉｂｎを順方向に流すことにより生成する基板バイアス回路１１０；１１１〜１１３を備えるように構成する。 （もっと読む）

【課題】 できるだけ従来のシステム構成と部品構成を肯定しながら、数十ＧＨｚ帯のディジタル高速信号を通すための信号伝送技術を提供する。
【解決手段】 電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ１とレシーバ２の構成において、ドライバ１は信号伝送線路３を通じてレシーバ２に、電源・グランド伝送線路４を通じて電源Ｖｄｄにそれぞれ接続される信号伝送システムであって、ドライバ１およびレシーバ２は全て実質的差動入力、差動出力とし、ドライバ１の実質的差動出力の出力端では電源またはグランドへの接続を有することなく、またレシーバ２は実質的差動入力の信号の電位差を検知することで受信し、さらに信号伝送線路３は分配配線がない、構造とする。 （もっと読む）

【課題】 本発明の目的は、高速・低消費電力の半導体集積回路を提供することにある。
【解決手段】 動作状態にある回路と待機状態にある回路を混在するようにして、回路毎にバックゲート電圧を設定可能にする。
【効果】 待機時には小電流とし低消費電力性を得て、動作時には大電流として高速性を得ることができる。 （もっと読む）

【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。 （もっと読む）

【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）

【課題】 バックゲート電極を有するＳＯＩ基板を貼り合わせ法により形成する場合に、段差平坦化用polyＳｉ層の形成を不要とし、また、貼り合わせの歩留まりを向上させ、製造コストを低下させる。
【解決手段】基板貼り合わせ法によるＳＯＩ基板の作製方法において、第１の半導体基板１に段差を形成し、段差の形成面上に、所定の深さの開孔部８を有する研磨ストッパー用絶縁膜３を形成し、研磨ストッパー用絶縁膜３上にpolyＳｉを堆積して開孔部８にpolyＳｉを充填し、さらにディッシング防止用酸化膜９を形成し、これを平坦化することによりバックゲート電極ＢＧを形成し、この平坦化面上に第２の半導体基板７を貼り合わせ用酸化膜１０を介して貼り合わせることにより、バックゲート電極ＢＧを有するＳＯＩ基１００Ａを作製する。 （もっと読む）

【課題】 フィールドスルー電荷補償機能を備えるアナログスイッチにおいて、半導体製造工程の誤差によらず、スィッチング用のＭＯＳトランジスタのフィールドスルー電荷を安定に補償し、アナログスイッチ動作時の入出力間の誤差を低減できる構造を実現する。
【解決手段】 入力端子ＩＮと出力端子ＯＵＴの間に同一サイズの２つのトランジスタ１ａ、１ｂを、電気的に並列に、また物理的には相対するように配置し、トランジスタ１ａ、１ｂの入力端子ＩＮ側に、トランジスタ１ａ、１ｂと同一サイズで、そのソースとドレインを共通接続されたトランジスタ２を配置し、トランジスタ１ａ、１ｂの出力端子ＯＵＴ側に、トランジスタ１ａ、１ｂと同一サイズで、そのソースとドレインを共通接続されたトランジスタ３を配置し、製造工程の誤差によって、位置ずれが発生しても、トランジスタ１ａ、１ｂのソース側の寄生容量の総和および、ドレイン側の寄生容量の総和が不変であるようにし、トランジスタ１ａ、１ｂのスィッチング動作に伴うフィールドスルー電荷の補償が、設計通りにできるようにした。 （もっと読む）

【課題】 消費電力が小さく、かつ動作速度が速い半導体装置を提供する。
【解決手段】 ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。したがって、列選択信号ＣＳＬＲの振幅電圧の低電圧化を図ることができる。 （もっと読む）

【課題】順方向基板バイアスを印加する場合に、動作温度の上昇にともなうリーク電流の増加を防止する。
【解決手段】順バイアス制御回路ＦＢＢが出力するバイアス信号は電流クランプ回路ＣＬＭＰを通してＣＭＯＳ回路ＬＳＩの基板へ供給される。電流クランプ回路ＣＬＭＰは不純物濃度の低い拡散層を利用して構成され、温度変化に対して不変な定電流を供給する。
【効果】ＣＭＯＳ回路の低電圧駆動時、動作速度を順バイアスにより向上するとともに、温度上昇時、順バイアス印加にともなうリーク電流の増加を抑制し、高速かつ高信頼性を持った半導体集積回路装置を実現する。 （もっと読む）

【課題】 高耐圧ＭＯＳトランジスタの微細化を図る。
【解決手段】 Ｐ型ウエル３上にゲート酸化膜９を介して形成されたゲート電極２７Ｆと、前記ゲート電極２７Ｆから離間されて形成される高濃度のＮ型ソース・ドレイン層１５と、前記ソース・ドレイン層１５を取り囲むように形成され、前記ゲート電極２７Ｆ下方に形成されたＰ型ボディ層１８で分断された低濃度のＮ型のソース・ドレイン層１０とを具備したことを特徴とする。 （もっと読む）

【課題】僅かな開発期間延長で、エンベディッドアレイ中のトランジスタの不要領域を削除することにより消費電力を低減する。
【解決手段】（Ｓ１）基本セルが格子状に配列されたエンベッディッドアレイを備えた半導体集積回路を設計して製造し、（Ｓ２）製造された半導体集積回路の動作が要求仕様を満たすかどうかを試験し、（Ｓ４）該動作が要求仕様を満たす場合に、コンタクトホールのレイアウトデータに基づき基本セルの不使用領域を検出して削除することにより該エンベディッドアレイのレイアウトパターンデータを修正し、（Ｓ５）修正されたレイアウトパターンのマスクを作成し、（Ｓ６）該マスクを修正前のマスクと置き換えて、不使用領域が削除された半導体集積回路を製造する。 （もっと読む）