半導体装置とその製造方法
【課題】 高耐圧MOSトランジスタの微細化を図る。
【解決手段】 P型ウエル3上にゲート酸化膜9を介して形成されたゲート電極27Fと、前記ゲート電極27Fから離間されて形成される高濃度のN型ソース・ドレイン層15と、前記ソース・ドレイン層15を取り囲むように形成され、前記ゲート電極27F下方に形成されたP型ボディ層18で分断された低濃度のN型のソース・ドレイン層10とを具備したことを特徴とする。
【解決手段】 P型ウエル3上にゲート酸化膜9を介して形成されたゲート電極27Fと、前記ゲート電極27Fから離間されて形成される高濃度のN型ソース・ドレイン層15と、前記ソース・ドレイン層15を取り囲むように形成され、前記ゲート電極27F下方に形成されたP型ボディ層18で分断された低濃度のN型のソース・ドレイン層10とを具備したことを特徴とする。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置とその製造方法に関し、更に言えば、例えば液晶駆動用ドライバを構成する各種MOSトランジスタを1つの半導体基板上に構成する技術に関する。
【0002】
【従来の技術】以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【0003】ここで、液晶駆動用ドライバは、ロジック系の(例えば、3V)Nチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタ、高耐圧系の(例えば、30V)Nチャネル型MOSトランジスタ,Pチャネル型MOSトランジスタ,Nチャネル型D(Double diffused)MOSトランジスタ及びPチャネル型DMOSトランジスタ、レベルシフタ用の(例えば、30V)Nチャネル型MOSトランジスタ等から成る。
【0004】ここで、上記DMOSトランジスタ構造とは、半導体基板表面側に形成した拡散層に対して、導電型の異なる不純物を拡散させて、新たな拡散層を形成し、これらの拡散層の横方向拡散の差を実効チャネル長として利用してなるものであり、短いチャネルが形成されることで、低オン抵抗化に適した素子となる。
【0005】図14は従来のDMOSトランジスタを説明するための断面図であり、一例としてNチャネル型DMOSトランジスタ構造について図示してある。尚、Pチャネル型DMOSトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様の構造と成っているのは周知の通りである。
【0006】図14において、51は一導電型、例えばP型の半導体基板で、52はN型ウエルで、このN型ウエル52内にP型ボディ層53が形成されると共に、このP型ボディ層53内にはN型拡散層54が形成され、また前記N型ウエル52内にN型拡散層55が形成されている。基板表面にはゲート酸化膜56を介してゲート電極57が形成されており、このゲート電極57直下のP型ボディ層53の表面領域にはチャネル層58が形成されている。
【0007】そして、前記N型拡散層54をソース拡散層、N型拡散層55をドレイン拡散層とし、LOCOS酸化膜59下のN型ウエル52をドリフト層としている。また、60,61はそれぞれソース電極、ドレイン電極であり、62はP型ボディ層53の電位を取るためのP型拡散層で、63は層間絶縁膜である。
【0008】上記DMOSトランジスタにおいては、N型ウエル52を拡散形成することで、N型ウエル52表面での濃度が高くなり、このN型ウエル52表面での電流が流れ易くすると共に、高耐圧化を図ることができる。
【0009】そして、このような構成のDMOSトランジスタは、表面緩和型(REduced SUFace Field、以下RESURFと称す。)DMOSと呼ばれ、前記N型ウエル2のドリフト層のドーパンド濃度は、RESURF条件を満たすように設定されている。尚、このような技術は、特開平9−139438号公報等に開示されている。
【0010】
【発明が解決しようとする課題】ここで、上記DMOSトランジスタを形成する場合において、ゲート電極形成後に、P型ボディ層53形成用の高温熱処理が必要になり、そのため、例えば0.35μmルール等の低電圧動作の微細化デバイスでの濃度プロファイルが狂ってしまうため、現状ではDMOSトランジスタのゲート電極を形成し、P型ボディ層形成用の高温熱処理が終了した後に、微細化MOSトランジスタを作り始めることになり、製造工程が長くなるという問題があった。
【0011】また、DMOSトランジスタは、基本的に異なるイオン種による拡散係数及び拡散開始位置によりゲート長が決まってしまうため、ゲート長に対する設計上の自由度が小さいという問題もあった。
【0012】
【課題を解決するための手段】そこで、本発明の半導体装置は上記課題に鑑み為されたもので、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極から離間されて形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層を取り囲むように形成され、前記ゲート電極下方に形成された一導電型のボディ層で分断された低濃度の逆導電型のソース・ドレイン層とを具備したことを特徴とする。
【0013】また、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型のソース層と、前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型のドレイン層と、前記ゲート電極下方から前記逆導電型のドレイン層を取り囲むように形成される低濃度の逆導電型のドレイン層と、前記ゲート電極下方の前記逆導電型のソース層と前記逆導電型のドレイン層間に形成される一導電型のボディ層とを具備したことを特徴とする。
【0014】そして、前記ボディ層の形成を、イオン注入法により形成したことを特徴とする。
【0015】これにより、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【0016】また、本発明では、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0017】更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【0018】更に、本発明では、Pチャネル型DMOSトランジスタを構成するN型ボディ層の表層部(チャネル領域)に、しきい値電圧調整用のP型層を形成したことを特徴とする。
【0019】これにより、同一条件で構成した場合にNチャネル型DMOSトランジスタの駆動能力に対して劣るPチャネル型DMOSトランジスタの駆動能力を向上させることが可能になる。
【0020】また、上記DMOSトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【0021】更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【0022】
【発明の実施の形態】以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【0023】ここで、図10は本発明の半導体装置、即ち液晶駆動用ドライバは、図面(a)の左側からロジック系の(例えば、3V)Nチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタ、レベルシフタ用の(例えば、30V)Nチャネル型MOSトランジスタ、高耐圧系の(例えば、30V)Nチャネル型MOSトランジスタ,図面(b)の左側から同じく高耐圧系の(例えば、30V)Pチャネル型MOSトランジスタ,Nチャネル型DMOSトランジスタ及びPチャネル型DMOSトランジスタで構成される。
【0024】以下、上記液晶駆動用ドライバを構成する各種MOSトランジスタの製造方法について説明する。
【0025】先ず、図1において、各種MOSトランジスタを構成するための領域を画定するために、例えばP型の半導体基板(P−Sub)1内にP型ウエル(PW)3及びN型ウエル(NW)5を形成する。
【0026】即ち、前記基板1のN型ウエル形成領域上をパッド酸化膜2を介して不図示のレジスト膜で被覆した状態で、例えばボロンイオンをおよそ80KeVの加速電圧で、8×1012/cm2の注入条件でイオン注入する。その後、図1に示すように前記P型ウエル3上をレジスト膜4で被覆した状態で、例えばリンイオンをおよそ80KeVの加速電圧で、9×1012/cm2の注入条件でイオン注入する。尚、実際には前述したようにイオン注入された各イオン種が熱拡散(例えば、1150℃のN2雰囲気中で、4時間)されることで、P型ウエル3及びN型ウエル5となる。
【0027】次に、図2において、各MOSトランジスタ毎に素子分離するため、およそ500nm程度の素子分離膜8をLOCOS法により形成し、この素子分離膜8以外の活性領域上におよそ80nm程度の高耐圧用の厚いゲート酸化膜9を熱酸化により形成する。
【0028】続いて、レジスト膜をマスクにして第1の低濃度のN型及びP型のソース・ドレイン層(以下、LN層10、LP層11と称す。)を形成する。即ち、先ず、不図示のレジスト膜でLN層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ120KeVの加速電圧で、8×1012/cm2の注入条件でイオン注入してLN層10を形成する。その後、レジスト膜(PR)でLP層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ120KeVの加速電圧で、8.5×1012/cm2の注入条件でイオン注入してLP層11を形成する。尚、実際には後工程のアニール工程(例えば、1100℃のN2雰囲気中で、2時間)を経て、上記イオン注入された各イオン種が熱拡散されてLN層10及びLP層11となる。
【0029】続いて、図3において、レジスト膜をマスクにして前記LN層10間及びLP層11間にそれぞれ第2の低濃度のN型及びP型のソース・ドレイン層(以下、SLN層13及びSLP層14と称す。)を形成する。即ち、先ず、不図示のレジスト膜でSLN層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ120KeVの加速電圧で、1.5×1012/cm2の注入条件でイオン注入して前記LN層10に連なるSLN層13を形成する。その後、レジスト膜(PR)でSLP層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ140KeVの加速電圧で、2.5×1012/cm2の注入条件でイオン注入して前記LP層11に連なるSLP層14を形成する。尚、前記LN層10と前記SLN層13または前記LP層11と前記SLP層14の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【0030】更に、図4において、レジスト膜をマスクにして高濃度のN型及びP型のソース・ドレイン層(以下、N+層15、P+層16と称す。)を形成する。即ち、先ず、不図示のレジスト膜でN+層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ80KeVの加速電圧で、2×1015/cm2の注入条件でイオン注入してN+層15を形成する。その後、レジスト膜(PR)でP+層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ140KeVの加速電圧で、2×1015/cm2の注入条件でイオン注入してP+層16を形成する。
【0031】次に、図5において、レジスト膜をマスクにして前記LN層10に連なるSLN層13の中央部及び前記LP層11に連なるSLP層14の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該SLN層13及びSLP層14を分断するP型ボディ層18及びN型ボディ層19を形成する。即ち、先ず、不図示のレジスト膜でP型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ120KeVの加速電圧で、5×1012/cm2の注入条件でイオン注入してP型ボディ層18を形成する。その後、レジスト膜(PR)でN型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ190KeVの加速電圧で、5×1012/cm2の注入条件でイオン注入してN型ボディ層19を形成する。尚、上記図3〜図5に示すイオン注入工程に関する作業工程順は、適宜変更可能なものである。
【0032】更に、前記通常耐圧用の微細化Nチャネル型及びPチャネル型MOSトランジスタ形成領域の基板(P型ウエル3)内に第2のP型ウエル(SPW)21及び第2のN型ウエル(SNW)22を形成する。
【0033】即ち、前記通常耐圧のNチャネル型MOSトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記P型ウエル3内に、例えばボロンイオンをおよそ190KeVの加速電圧で、1.5×1013/cm2の第1の注入条件でイオン注入後、同じくボロンイオンをおよそ50KeVの加速電圧で、2.6×1012/cm2の第2の注入条件でイオン注入して、第2のP型ウエル21を形成する。また、前記通常耐圧用のPチャネル型MOSトランジスタ形成領域上に開口を有するレジスト膜(PR)をマスクにして前記P型ウエル3内に例えばリンイオンをおよそ380KeVの加速電圧で、1.5×1013/cm2の注入条件でイオン注入し、同じくリンイオンをおよそ140KeVの加速電圧で4.0×1012/cm2の注入条件でイオン注入して、第2のN型ウエル22を形成する。尚、380KeV程度の加速電圧発生装置が無い場合には、2価のリンイオン(P++)を190KeVの加速エネルギーでイオン注入するダブルチャージ方式でも良い。
【0034】次に、図7において、通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ形成領域上とレベルシフタ用のNチャネル型MOSトランジスタ形成領域上の前記ゲート酸化膜9を除去した後に、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【0035】即ち、先ず、全面にレベルシフタ用のNチャネル型MOSトランジスタ用におよそ14nm程度(この段階では、およそ7nm程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。)のゲート酸化膜24を熱酸化により形成する。続いて、通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ形成領域上に形成された前記レベルシフタ用のNチャネル型MOSトランジスタのゲート酸化膜24を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜25(およそ7nm程度)を熱酸化により形成する。
【0036】続いて、図8において、全面におよそ100nm程度のポリシリコン膜を形成し、このポリシリコン膜にPOCl3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ100nm程度のタングステンシリサイド(WSix)膜、更にはおよそ150nm程度のSiO2膜を積層し、不図示のレジスト膜を用いてパターニングして各MOSトランジスタ用のゲート電極27A,27B,27C,27D,27E,27F,27Gを形成する。尚、前記SiO2膜は、パターニング時のハードマスクとして働く。
【0037】続いて、図9において、前記通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ用に低濃度のソース・ドレイン層を形成する。
【0038】即ち、先ず、通常耐圧用のNチャネル型MOSトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ20KeVの加速電圧で、6.2×1013/cm2の注入条件でイオン注入して、低濃度のN−型ソース・ドレイン層28を形成する。また、通常耐圧用のPチャネル型MOSトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜(PR)をマスクにして、例えばニフッ化ボロンイオンをおよそ20KeVの加速電圧で、2×1013/cm2の注入条件でイオン注入して、低濃度のP−型ソース・ドレイン層29を形成する。
【0039】更に、図10において、全面に前記ゲート電極27A,27B,27C,27D,27E,27F,27Gを被覆するようにおよそ250nm程度のTEOS膜30をLPCVD法により形成し、前記通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ形成領域上に開口を有するレジスト膜(PR)をマスクにして前記TEOS膜30を異方性エッチングする。これにより、図10に示すように前記ゲート電極27A,27Bの両側壁部にサイドウォールスペーサ膜30Aが形成され、前記レジスト膜(PR)で被覆された領域にはTEOS膜30がそのまま残る。
【0040】尚、図11(a)、(b)はそれぞれ、図1010(b)に示したNチャネル型DMOSトランジスタとPチャネル型DMOSトランジスタの各ゲート電極27F,27Gの幅方向を示すためのX1−X1線及びX2−X2線断面図である。
【0041】そして、前記ゲート電極27Aとサイドウォールスペーサ膜30A並びに、前記ゲート電極27Bとサイドウォールスペーサ膜30Aをマスクにして、前記通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ用に高濃度のソース・ドレイン層を形成する。
【0042】即ち、通常耐圧用のNチャネル型MOSトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ100KeVの加速電圧で、5×1015/cm2の注入条件でイオン注入して、高濃度のN+型ソース・ドレイン層31を形成する。また、通常耐圧用のPチャネル型MOSトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ40KeVの加速電圧で、2×1015/cm2の注入条件でイオン注入して、高濃度のP+型ソース・ドレイン層32を形成する。
【0043】以下、図示した説明は省略するが、全面にTEOS膜及びBPSG膜等からなるおよそ600nm程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層15,16,31,32にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のNチャネル型MOSトランジスタ,Pチャネル型MOSトランジスタ、レベルシフタ用のNチャネル型MOSトランジスタ、高耐圧用のNチャネル型MOSトランジスタ,Pチャネル型MOSトランジスタ,Nチャネル型DMOSトランジスタ及びPチャネル型DMOSトランジスタが完成する。
【0044】また、上記一実施形態では製造過程における簡便性を重視して、ソース・ドレイン層構造を左右対照としているが、本発明ではこれに限らず、左右非対照なソース・ドレイン層構造を採用しても良い。
【0045】即ち、この場合の他の実施形態の半導体装置は、一例としてNチャネル型DMOSトランジスタを説明すると、図12(a)に示すように例えば、P型の半導体基板1上にゲート酸化膜9を介して形成されたゲート電極27Fと、前記ゲート電極27Fの一端部に隣接するように形成される高濃度のN型ソース層15Aと、前記ゲート電極27Fの他端部から離間されて形成される高濃度のN型ドレイン層15Aと、前記ゲート電極27F下方から前記N型ドレイン層15Aを取り囲むように形成される低濃度のN型ドレイン層10Aと、前記ゲート電極27F下方の前記N型ソース層15Aと前記N型ドレイン層10A間に形成されるP型ボディ層18Aとを具備したことを特徴とする。
【0046】そして、その製造方法は、例えばP型ウエル3にN型不純物(例えば、リンイオン)をイオン注入して低濃度のN型ドレイン層10Aを形成した後に、前記基板1にN型不純物(例えば、ヒ素イオン)をイオン注入してゲート電極27Fの一端部に隣接するように高濃度のN型ソース層15Aを形成すると共に、当該ゲート電極27Fの他端部から離間した位置に高濃度のN型ドレイン層15Aを形成する。続いて、前記基板1にP型不純物(例えば、ボロンイオン)をイオン注入して前記ゲート電極27Fの一端部下方から前記N型ソース層15Aに隣接するようにP型ボディ層18Aを形成する。そして、前記P型ウエル3上にゲート酸化膜9を形成した後に、当該ゲート酸化膜9上にゲート電極27Fを形成すれば良い。
【0047】以上説明したように本発明構造では、Nチャネル型DMOSトランジスタ及びPチャネル型DMOSトランジスタにおいて、P型ボディ層あるいはN型ボディ層をゲート電極下にのみ形成したため、従来構造のようにP型ボディ層あるいはN型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0048】また、上記構造ではP型ボディ層あるいはN型ボディ層をイオン注入で形成しているため、従来のような拡散形成したものに比して微細化が可能になる。
【0049】更に、上記製造方法によれば、従来方法のようにDMOSトランジスタを形成する際に、ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【0050】また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明のDMOSトランジスタの製造方法では、上述したようにP型ボディ層あるいはN型ボディ層をイオン注入工程を経て形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【0051】尚、ボディ領域の形成はイオン注入法によるのが望ましいが、他の工程については、気相あるいは固相からの拡散など、適宜変更可能である。
【0052】また、本発明によれば、高耐圧MOSトランジスタにおいて、P型ボディ層あるいはN型ボディ層をゲート電極下にのみ形成したため、従来構造のようにP型ボディ層あるいはN型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0053】また、従来方法のように高耐圧MOSトランジスタを形成する際に、前記ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になり、各種表示素子のドライバ(例えば、液晶表示用ドライバ)とコントローラとの1チップ化が可能になる。
【0054】更に、本発明の他の実施形態について図12R>2(b)及び図13(a),(b)を参照しながら説明する。
【0055】本実施形態の特徴は、前記Nチャネル型DMOSトランジスタ及び前記Pチャネル型DMOSトランジスタのP型ボディ層18,18A及びN型ボディ層19の表層部(チャネル領域)にそれぞれ、しきい値電圧調整用のN型層31,31A及びP型層32を形成していることである。尚、図示した説明は省略するが、図1212(a),(b)はNチャネル型DMOSトランジスタ構造を示しているが、Pチャネル型DMOSトランジスタも導電型が異なるだけで、同様の構成である。
【0056】これにより、上記DMOSトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【0057】更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【0058】更に言えば、本発明は特に、同一条件で構成した場合にNチャネル型DMOSトランジスタの駆動能力に対して劣るPチャネル型DMOSトランジスタの駆動能力を向上させるために、当該Pチャネル型DMOSトランジスタを構成するN型ボディ層の表層部に当該N型ボディ層にP型層を形成することで、Pチャネル型DMOSトランジスタの駆動能力を向上させることができ、P型層の濃度を調整することで、Nチャネル型DMOSトランジスタの駆動能力と同程度に設定できる。従って、Pチャネル型DMOSトランジスタのスイッチング特性を向上させるために、例えば高電圧を印加させる必要がなくなり、低電圧化を図る上で有利となる。
【0059】
【発明の効果】本発明によれば、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0060】また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【0061】更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【0062】更にまた、本発明では、Pチャネル型DMOSトランジスタを構成するN型ボディ層の表層部(チャネル領域)に、しきい値電圧調整用のP型層を形成したことで、同一条件で構成した場合にNチャネル型DMOSトランジスタの駆動能力に対して劣るPチャネル型DMOSトランジスタの駆動能力を向上させることが可能になる。
【0063】また、上記DMOSトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【0064】更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能になる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図2】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図3】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図4】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図5】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図6】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図7】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図8】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図9】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図10】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図11】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図12】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図13】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図14】従来の半導体装置を示す断面図である。
【0001】
【発明の属する技術分野】本発明は、半導体装置とその製造方法に関し、更に言えば、例えば液晶駆動用ドライバを構成する各種MOSトランジスタを1つの半導体基板上に構成する技術に関する。
【0002】
【従来の技術】以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【0003】ここで、液晶駆動用ドライバは、ロジック系の(例えば、3V)Nチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタ、高耐圧系の(例えば、30V)Nチャネル型MOSトランジスタ,Pチャネル型MOSトランジスタ,Nチャネル型D(Double diffused)MOSトランジスタ及びPチャネル型DMOSトランジスタ、レベルシフタ用の(例えば、30V)Nチャネル型MOSトランジスタ等から成る。
【0004】ここで、上記DMOSトランジスタ構造とは、半導体基板表面側に形成した拡散層に対して、導電型の異なる不純物を拡散させて、新たな拡散層を形成し、これらの拡散層の横方向拡散の差を実効チャネル長として利用してなるものであり、短いチャネルが形成されることで、低オン抵抗化に適した素子となる。
【0005】図14は従来のDMOSトランジスタを説明するための断面図であり、一例としてNチャネル型DMOSトランジスタ構造について図示してある。尚、Pチャネル型DMOSトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様の構造と成っているのは周知の通りである。
【0006】図14において、51は一導電型、例えばP型の半導体基板で、52はN型ウエルで、このN型ウエル52内にP型ボディ層53が形成されると共に、このP型ボディ層53内にはN型拡散層54が形成され、また前記N型ウエル52内にN型拡散層55が形成されている。基板表面にはゲート酸化膜56を介してゲート電極57が形成されており、このゲート電極57直下のP型ボディ層53の表面領域にはチャネル層58が形成されている。
【0007】そして、前記N型拡散層54をソース拡散層、N型拡散層55をドレイン拡散層とし、LOCOS酸化膜59下のN型ウエル52をドリフト層としている。また、60,61はそれぞれソース電極、ドレイン電極であり、62はP型ボディ層53の電位を取るためのP型拡散層で、63は層間絶縁膜である。
【0008】上記DMOSトランジスタにおいては、N型ウエル52を拡散形成することで、N型ウエル52表面での濃度が高くなり、このN型ウエル52表面での電流が流れ易くすると共に、高耐圧化を図ることができる。
【0009】そして、このような構成のDMOSトランジスタは、表面緩和型(REduced SUFace Field、以下RESURFと称す。)DMOSと呼ばれ、前記N型ウエル2のドリフト層のドーパンド濃度は、RESURF条件を満たすように設定されている。尚、このような技術は、特開平9−139438号公報等に開示されている。
【0010】
【発明が解決しようとする課題】ここで、上記DMOSトランジスタを形成する場合において、ゲート電極形成後に、P型ボディ層53形成用の高温熱処理が必要になり、そのため、例えば0.35μmルール等の低電圧動作の微細化デバイスでの濃度プロファイルが狂ってしまうため、現状ではDMOSトランジスタのゲート電極を形成し、P型ボディ層形成用の高温熱処理が終了した後に、微細化MOSトランジスタを作り始めることになり、製造工程が長くなるという問題があった。
【0011】また、DMOSトランジスタは、基本的に異なるイオン種による拡散係数及び拡散開始位置によりゲート長が決まってしまうため、ゲート長に対する設計上の自由度が小さいという問題もあった。
【0012】
【課題を解決するための手段】そこで、本発明の半導体装置は上記課題に鑑み為されたもので、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極から離間されて形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層を取り囲むように形成され、前記ゲート電極下方に形成された一導電型のボディ層で分断された低濃度の逆導電型のソース・ドレイン層とを具備したことを特徴とする。
【0013】また、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型のソース層と、前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型のドレイン層と、前記ゲート電極下方から前記逆導電型のドレイン層を取り囲むように形成される低濃度の逆導電型のドレイン層と、前記ゲート電極下方の前記逆導電型のソース層と前記逆導電型のドレイン層間に形成される一導電型のボディ層とを具備したことを特徴とする。
【0014】そして、前記ボディ層の形成を、イオン注入法により形成したことを特徴とする。
【0015】これにより、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【0016】また、本発明では、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0017】更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【0018】更に、本発明では、Pチャネル型DMOSトランジスタを構成するN型ボディ層の表層部(チャネル領域)に、しきい値電圧調整用のP型層を形成したことを特徴とする。
【0019】これにより、同一条件で構成した場合にNチャネル型DMOSトランジスタの駆動能力に対して劣るPチャネル型DMOSトランジスタの駆動能力を向上させることが可能になる。
【0020】また、上記DMOSトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【0021】更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【0022】
【発明の実施の形態】以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【0023】ここで、図10は本発明の半導体装置、即ち液晶駆動用ドライバは、図面(a)の左側からロジック系の(例えば、3V)Nチャネル型MOSトランジスタ及びPチャネル型MOSトランジスタ、レベルシフタ用の(例えば、30V)Nチャネル型MOSトランジスタ、高耐圧系の(例えば、30V)Nチャネル型MOSトランジスタ,図面(b)の左側から同じく高耐圧系の(例えば、30V)Pチャネル型MOSトランジスタ,Nチャネル型DMOSトランジスタ及びPチャネル型DMOSトランジスタで構成される。
【0024】以下、上記液晶駆動用ドライバを構成する各種MOSトランジスタの製造方法について説明する。
【0025】先ず、図1において、各種MOSトランジスタを構成するための領域を画定するために、例えばP型の半導体基板(P−Sub)1内にP型ウエル(PW)3及びN型ウエル(NW)5を形成する。
【0026】即ち、前記基板1のN型ウエル形成領域上をパッド酸化膜2を介して不図示のレジスト膜で被覆した状態で、例えばボロンイオンをおよそ80KeVの加速電圧で、8×1012/cm2の注入条件でイオン注入する。その後、図1に示すように前記P型ウエル3上をレジスト膜4で被覆した状態で、例えばリンイオンをおよそ80KeVの加速電圧で、9×1012/cm2の注入条件でイオン注入する。尚、実際には前述したようにイオン注入された各イオン種が熱拡散(例えば、1150℃のN2雰囲気中で、4時間)されることで、P型ウエル3及びN型ウエル5となる。
【0027】次に、図2において、各MOSトランジスタ毎に素子分離するため、およそ500nm程度の素子分離膜8をLOCOS法により形成し、この素子分離膜8以外の活性領域上におよそ80nm程度の高耐圧用の厚いゲート酸化膜9を熱酸化により形成する。
【0028】続いて、レジスト膜をマスクにして第1の低濃度のN型及びP型のソース・ドレイン層(以下、LN層10、LP層11と称す。)を形成する。即ち、先ず、不図示のレジスト膜でLN層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ120KeVの加速電圧で、8×1012/cm2の注入条件でイオン注入してLN層10を形成する。その後、レジスト膜(PR)でLP層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ120KeVの加速電圧で、8.5×1012/cm2の注入条件でイオン注入してLP層11を形成する。尚、実際には後工程のアニール工程(例えば、1100℃のN2雰囲気中で、2時間)を経て、上記イオン注入された各イオン種が熱拡散されてLN層10及びLP層11となる。
【0029】続いて、図3において、レジスト膜をマスクにして前記LN層10間及びLP層11間にそれぞれ第2の低濃度のN型及びP型のソース・ドレイン層(以下、SLN層13及びSLP層14と称す。)を形成する。即ち、先ず、不図示のレジスト膜でSLN層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ120KeVの加速電圧で、1.5×1012/cm2の注入条件でイオン注入して前記LN層10に連なるSLN層13を形成する。その後、レジスト膜(PR)でSLP層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ140KeVの加速電圧で、2.5×1012/cm2の注入条件でイオン注入して前記LP層11に連なるSLP層14を形成する。尚、前記LN層10と前記SLN層13または前記LP層11と前記SLP層14の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【0030】更に、図4において、レジスト膜をマスクにして高濃度のN型及びP型のソース・ドレイン層(以下、N+層15、P+層16と称す。)を形成する。即ち、先ず、不図示のレジスト膜でN+層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ80KeVの加速電圧で、2×1015/cm2の注入条件でイオン注入してN+層15を形成する。その後、レジスト膜(PR)でP+層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ140KeVの加速電圧で、2×1015/cm2の注入条件でイオン注入してP+層16を形成する。
【0031】次に、図5において、レジスト膜をマスクにして前記LN層10に連なるSLN層13の中央部及び前記LP層11に連なるSLP層14の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該SLN層13及びSLP層14を分断するP型ボディ層18及びN型ボディ層19を形成する。即ち、先ず、不図示のレジスト膜でP型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ120KeVの加速電圧で、5×1012/cm2の注入条件でイオン注入してP型ボディ層18を形成する。その後、レジスト膜(PR)でN型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ190KeVの加速電圧で、5×1012/cm2の注入条件でイオン注入してN型ボディ層19を形成する。尚、上記図3〜図5に示すイオン注入工程に関する作業工程順は、適宜変更可能なものである。
【0032】更に、前記通常耐圧用の微細化Nチャネル型及びPチャネル型MOSトランジスタ形成領域の基板(P型ウエル3)内に第2のP型ウエル(SPW)21及び第2のN型ウエル(SNW)22を形成する。
【0033】即ち、前記通常耐圧のNチャネル型MOSトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記P型ウエル3内に、例えばボロンイオンをおよそ190KeVの加速電圧で、1.5×1013/cm2の第1の注入条件でイオン注入後、同じくボロンイオンをおよそ50KeVの加速電圧で、2.6×1012/cm2の第2の注入条件でイオン注入して、第2のP型ウエル21を形成する。また、前記通常耐圧用のPチャネル型MOSトランジスタ形成領域上に開口を有するレジスト膜(PR)をマスクにして前記P型ウエル3内に例えばリンイオンをおよそ380KeVの加速電圧で、1.5×1013/cm2の注入条件でイオン注入し、同じくリンイオンをおよそ140KeVの加速電圧で4.0×1012/cm2の注入条件でイオン注入して、第2のN型ウエル22を形成する。尚、380KeV程度の加速電圧発生装置が無い場合には、2価のリンイオン(P++)を190KeVの加速エネルギーでイオン注入するダブルチャージ方式でも良い。
【0034】次に、図7において、通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ形成領域上とレベルシフタ用のNチャネル型MOSトランジスタ形成領域上の前記ゲート酸化膜9を除去した後に、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【0035】即ち、先ず、全面にレベルシフタ用のNチャネル型MOSトランジスタ用におよそ14nm程度(この段階では、およそ7nm程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。)のゲート酸化膜24を熱酸化により形成する。続いて、通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ形成領域上に形成された前記レベルシフタ用のNチャネル型MOSトランジスタのゲート酸化膜24を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜25(およそ7nm程度)を熱酸化により形成する。
【0036】続いて、図8において、全面におよそ100nm程度のポリシリコン膜を形成し、このポリシリコン膜にPOCl3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ100nm程度のタングステンシリサイド(WSix)膜、更にはおよそ150nm程度のSiO2膜を積層し、不図示のレジスト膜を用いてパターニングして各MOSトランジスタ用のゲート電極27A,27B,27C,27D,27E,27F,27Gを形成する。尚、前記SiO2膜は、パターニング時のハードマスクとして働く。
【0037】続いて、図9において、前記通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ用に低濃度のソース・ドレイン層を形成する。
【0038】即ち、先ず、通常耐圧用のNチャネル型MOSトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ20KeVの加速電圧で、6.2×1013/cm2の注入条件でイオン注入して、低濃度のN−型ソース・ドレイン層28を形成する。また、通常耐圧用のPチャネル型MOSトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜(PR)をマスクにして、例えばニフッ化ボロンイオンをおよそ20KeVの加速電圧で、2×1013/cm2の注入条件でイオン注入して、低濃度のP−型ソース・ドレイン層29を形成する。
【0039】更に、図10において、全面に前記ゲート電極27A,27B,27C,27D,27E,27F,27Gを被覆するようにおよそ250nm程度のTEOS膜30をLPCVD法により形成し、前記通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ形成領域上に開口を有するレジスト膜(PR)をマスクにして前記TEOS膜30を異方性エッチングする。これにより、図10に示すように前記ゲート電極27A,27Bの両側壁部にサイドウォールスペーサ膜30Aが形成され、前記レジスト膜(PR)で被覆された領域にはTEOS膜30がそのまま残る。
【0040】尚、図11(a)、(b)はそれぞれ、図1010(b)に示したNチャネル型DMOSトランジスタとPチャネル型DMOSトランジスタの各ゲート電極27F,27Gの幅方向を示すためのX1−X1線及びX2−X2線断面図である。
【0041】そして、前記ゲート電極27Aとサイドウォールスペーサ膜30A並びに、前記ゲート電極27Bとサイドウォールスペーサ膜30Aをマスクにして、前記通常耐圧用のNチャネル型及びPチャネル型MOSトランジスタ用に高濃度のソース・ドレイン層を形成する。
【0042】即ち、通常耐圧用のNチャネル型MOSトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ100KeVの加速電圧で、5×1015/cm2の注入条件でイオン注入して、高濃度のN+型ソース・ドレイン層31を形成する。また、通常耐圧用のPチャネル型MOSトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ40KeVの加速電圧で、2×1015/cm2の注入条件でイオン注入して、高濃度のP+型ソース・ドレイン層32を形成する。
【0043】以下、図示した説明は省略するが、全面にTEOS膜及びBPSG膜等からなるおよそ600nm程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層15,16,31,32にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のNチャネル型MOSトランジスタ,Pチャネル型MOSトランジスタ、レベルシフタ用のNチャネル型MOSトランジスタ、高耐圧用のNチャネル型MOSトランジスタ,Pチャネル型MOSトランジスタ,Nチャネル型DMOSトランジスタ及びPチャネル型DMOSトランジスタが完成する。
【0044】また、上記一実施形態では製造過程における簡便性を重視して、ソース・ドレイン層構造を左右対照としているが、本発明ではこれに限らず、左右非対照なソース・ドレイン層構造を採用しても良い。
【0045】即ち、この場合の他の実施形態の半導体装置は、一例としてNチャネル型DMOSトランジスタを説明すると、図12(a)に示すように例えば、P型の半導体基板1上にゲート酸化膜9を介して形成されたゲート電極27Fと、前記ゲート電極27Fの一端部に隣接するように形成される高濃度のN型ソース層15Aと、前記ゲート電極27Fの他端部から離間されて形成される高濃度のN型ドレイン層15Aと、前記ゲート電極27F下方から前記N型ドレイン層15Aを取り囲むように形成される低濃度のN型ドレイン層10Aと、前記ゲート電極27F下方の前記N型ソース層15Aと前記N型ドレイン層10A間に形成されるP型ボディ層18Aとを具備したことを特徴とする。
【0046】そして、その製造方法は、例えばP型ウエル3にN型不純物(例えば、リンイオン)をイオン注入して低濃度のN型ドレイン層10Aを形成した後に、前記基板1にN型不純物(例えば、ヒ素イオン)をイオン注入してゲート電極27Fの一端部に隣接するように高濃度のN型ソース層15Aを形成すると共に、当該ゲート電極27Fの他端部から離間した位置に高濃度のN型ドレイン層15Aを形成する。続いて、前記基板1にP型不純物(例えば、ボロンイオン)をイオン注入して前記ゲート電極27Fの一端部下方から前記N型ソース層15Aに隣接するようにP型ボディ層18Aを形成する。そして、前記P型ウエル3上にゲート酸化膜9を形成した後に、当該ゲート酸化膜9上にゲート電極27Fを形成すれば良い。
【0047】以上説明したように本発明構造では、Nチャネル型DMOSトランジスタ及びPチャネル型DMOSトランジスタにおいて、P型ボディ層あるいはN型ボディ層をゲート電極下にのみ形成したため、従来構造のようにP型ボディ層あるいはN型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0048】また、上記構造ではP型ボディ層あるいはN型ボディ層をイオン注入で形成しているため、従来のような拡散形成したものに比して微細化が可能になる。
【0049】更に、上記製造方法によれば、従来方法のようにDMOSトランジスタを形成する際に、ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【0050】また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明のDMOSトランジスタの製造方法では、上述したようにP型ボディ層あるいはN型ボディ層をイオン注入工程を経て形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【0051】尚、ボディ領域の形成はイオン注入法によるのが望ましいが、他の工程については、気相あるいは固相からの拡散など、適宜変更可能である。
【0052】また、本発明によれば、高耐圧MOSトランジスタにおいて、P型ボディ層あるいはN型ボディ層をゲート電極下にのみ形成したため、従来構造のようにP型ボディ層あるいはN型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0053】また、従来方法のように高耐圧MOSトランジスタを形成する際に、前記ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になり、各種表示素子のドライバ(例えば、液晶表示用ドライバ)とコントローラとの1チップ化が可能になる。
【0054】更に、本発明の他の実施形態について図12R>2(b)及び図13(a),(b)を参照しながら説明する。
【0055】本実施形態の特徴は、前記Nチャネル型DMOSトランジスタ及び前記Pチャネル型DMOSトランジスタのP型ボディ層18,18A及びN型ボディ層19の表層部(チャネル領域)にそれぞれ、しきい値電圧調整用のN型層31,31A及びP型層32を形成していることである。尚、図示した説明は省略するが、図1212(a),(b)はNチャネル型DMOSトランジスタ構造を示しているが、Pチャネル型DMOSトランジスタも導電型が異なるだけで、同様の構成である。
【0056】これにより、上記DMOSトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【0057】更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【0058】更に言えば、本発明は特に、同一条件で構成した場合にNチャネル型DMOSトランジスタの駆動能力に対して劣るPチャネル型DMOSトランジスタの駆動能力を向上させるために、当該Pチャネル型DMOSトランジスタを構成するN型ボディ層の表層部に当該N型ボディ層にP型層を形成することで、Pチャネル型DMOSトランジスタの駆動能力を向上させることができ、P型層の濃度を調整することで、Nチャネル型DMOSトランジスタの駆動能力と同程度に設定できる。従って、Pチャネル型DMOSトランジスタのスイッチング特性を向上させるために、例えば高電圧を印加させる必要がなくなり、低電圧化を図る上で有利となる。
【0059】
【発明の効果】本発明によれば、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【0060】また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【0061】更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【0062】更にまた、本発明では、Pチャネル型DMOSトランジスタを構成するN型ボディ層の表層部(チャネル領域)に、しきい値電圧調整用のP型層を形成したことで、同一条件で構成した場合にNチャネル型DMOSトランジスタの駆動能力に対して劣るPチャネル型DMOSトランジスタの駆動能力を向上させることが可能になる。
【0063】また、上記DMOSトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【0064】更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能になる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図2】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図3】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図4】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図5】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図6】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図7】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図8】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図9】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図10】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図11】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図12】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図13】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図14】従来の半導体装置を示す断面図である。
【特許請求の範囲】
【請求項1】 一導電型の半導体層に形成される高濃度の逆導電型ソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置において、前記ボディ層が、前記ゲート電極下方にのみ形成されていることを特徴とする半導体装置。
【請求項2】 一導電型の半導体層上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型ソース層と、前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型ドレイン層と、前記ゲート電極下方から前記逆導電型ドレイン層を取り囲むように形成される低濃度の逆導電型ドレイン層と、前記ゲート電極下方の前記逆導電型ソース層と前記逆導電型ドレイン層間に形成される一導電型のボディ層とを具備したことを特徴とする請求項1に記載の半導体装置。
【請求項3】 一導電型の半導体層上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極から離間されて形成される高濃度の逆導電型ソース・ドレイン層と、前記逆導電型ソース・ドレイン層を取り囲むように形成され、前記ゲート電極下方に形成された一導電型のボディ層で分断された低濃度の逆導電型ソース・ドレイン層とを具備したことを特徴とする請求項1に記載の半導体装置。
【請求項4】 前記低濃度の逆導電型ドレイン層あるいは前記低濃度の逆導電型ソース・ドレイン層が、前記ゲート電極下方では浅く、前記高濃度の逆導電型ドレイン層あるいは高濃度の逆導電型ソース・ドレイン層下方では深く形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】 前記ボディ層の表層部には、逆導電型層が形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項6】 一導電型の半導体層に形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置の製造方法において、前記一導電型のボディ層を形成する工程が、イオン注入法により、半導体層に一導電型不純物イオンを注入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項7】 一導電型の半導体層に形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置の製造方法において、前記半導体層に逆導電型不純物イオンを注入して低濃度の逆導電型ドレイン層を形成する工程と、前記半導体層に逆導電型不純物イオンを注入して前記ゲート電極の一端部に隣接するように高濃度の逆導電型ソース層を形成すると共に当該ゲート電極の他端部から離間した位置に高濃度の逆導電型ドレイン層を形成する工程と、前記半導体層に一導電型不純物イオンを注入して前記ゲート電極の一端部下方から前記逆導電型ソース層に隣接するように一導電型のボディ層を形成する工程と、前記半導体層上にゲート酸化膜を形成した後に当該ゲート酸化膜上にゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項8】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】 前記低濃度の逆導電型ドレイン層あるいは前記低濃度の逆導電型ソース・ドレイン層が、前記ゲート電極下方では浅く、前記高濃度の逆導電型ドレイン層あるいは高濃度の逆導電型ソース・ドレイン層下方では深く形成されていることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項10】 一導電型の半導体層に逆導電型不純物をイオン注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、前記半導体層に逆導電型不純物イオンを注入して前記逆導電型ソース・ドレイン層に連なり、当該逆導電型ソース・ドレイン層よりも浅い逆導電型層を形成する工程と、前記逆導電型ソース・ドレイン層内に逆導電型不純物イオンを注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記逆導電型層内に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程と、前記基板上にゲート酸化膜を形成した後に当該ゲート酸化膜上に前記一導電型のボディ層を跨ぐようにゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項11】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】 一導電型の半導体層内に逆導電型不純物イオンを注入して低濃度の逆導電型層を形成する工程と、前記逆導電型層内に逆導電型不純物をイオン注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記逆導電型層に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程と、前記基板上にゲート酸化膜を形成した後に当該ゲート酸化膜上に第1のMOSトランジスタ用の第1のゲート電極を形成すると共に第2のMOSトランジスタ用の第2のゲート電極を前記一導電型のボディ層上に形成する工程と、前記第1のMOSトランジスタ用のソース・ドレイン層形成領域以外の領域を被覆するように形成されたマスクを介して前記第1のゲート電極に隣接するように逆導電型のソース・ドレイン層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項13】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】 一導電型の半導体層内に逆導電型不純物イオンを注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、前記半導体層内に逆導電型不純物をイオン注入して前記逆導電型ソース・ドレイン層に連なり、当該逆導電型ソース・ドレイン層よりも浅い逆導電型層を形成する工程と、前記逆導電型ソース・ドレイン層に逆導電型不純物イオンを注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記逆導電型層に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程と、前記基板上にゲート酸化膜を形成した後に当該ゲート酸化膜上に第1のMOSトランジスタ用の第1のゲート電極を形成すると共に第2のMOSトランジスタ用の第2のゲート電極を前記一導電型のボディ層上に形成する工程と、前記第1のMOSトランジスタ用のソース・ドレイン層形成領域以外の領域を被覆するように形成されたマスクを介して前記第1のゲート電極に隣接するように逆導電型のソース・ドレイン層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項15】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項14に記載の半導体装置の製造方法。
【請求項16】 前記半導体層に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程は、イオン注入法による不純物導入工程を含むことを特徴とする請求項7または請求項10または請求項12または請求項14に記載の半導体装置の製造方法。
【請求項17】 前記第1のMOSトランジスタが微細化MOSトランジスタであり、前記第2のMOSトランジスタが高耐圧MOSトランジスタであることを特徴とする請求項12または請求項14に記載の半導体装置の製造方法。
【請求項1】 一導電型の半導体層に形成される高濃度の逆導電型ソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置において、前記ボディ層が、前記ゲート電極下方にのみ形成されていることを特徴とする半導体装置。
【請求項2】 一導電型の半導体層上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型ソース層と、前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型ドレイン層と、前記ゲート電極下方から前記逆導電型ドレイン層を取り囲むように形成される低濃度の逆導電型ドレイン層と、前記ゲート電極下方の前記逆導電型ソース層と前記逆導電型ドレイン層間に形成される一導電型のボディ層とを具備したことを特徴とする請求項1に記載の半導体装置。
【請求項3】 一導電型の半導体層上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極から離間されて形成される高濃度の逆導電型ソース・ドレイン層と、前記逆導電型ソース・ドレイン層を取り囲むように形成され、前記ゲート電極下方に形成された一導電型のボディ層で分断された低濃度の逆導電型ソース・ドレイン層とを具備したことを特徴とする請求項1に記載の半導体装置。
【請求項4】 前記低濃度の逆導電型ドレイン層あるいは前記低濃度の逆導電型ソース・ドレイン層が、前記ゲート電極下方では浅く、前記高濃度の逆導電型ドレイン層あるいは高濃度の逆導電型ソース・ドレイン層下方では深く形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】 前記ボディ層の表層部には、逆導電型層が形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項6】 一導電型の半導体層に形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置の製造方法において、前記一導電型のボディ層を形成する工程が、イオン注入法により、半導体層に一導電型不純物イオンを注入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項7】 一導電型の半導体層に形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層間に位置するチャネル層上に形成されるゲート電極と、前記ソース層近傍に形成される一導電型のボディ層と、前記チャネル層及びドレイン層間に形成される低濃度の逆導電型ドレイン層とを有する半導体装置の製造方法において、前記半導体層に逆導電型不純物イオンを注入して低濃度の逆導電型ドレイン層を形成する工程と、前記半導体層に逆導電型不純物イオンを注入して前記ゲート電極の一端部に隣接するように高濃度の逆導電型ソース層を形成すると共に当該ゲート電極の他端部から離間した位置に高濃度の逆導電型ドレイン層を形成する工程と、前記半導体層に一導電型不純物イオンを注入して前記ゲート電極の一端部下方から前記逆導電型ソース層に隣接するように一導電型のボディ層を形成する工程と、前記半導体層上にゲート酸化膜を形成した後に当該ゲート酸化膜上にゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項8】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】 前記低濃度の逆導電型ドレイン層あるいは前記低濃度の逆導電型ソース・ドレイン層が、前記ゲート電極下方では浅く、前記高濃度の逆導電型ドレイン層あるいは高濃度の逆導電型ソース・ドレイン層下方では深く形成されていることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項10】 一導電型の半導体層に逆導電型不純物をイオン注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、前記半導体層に逆導電型不純物イオンを注入して前記逆導電型ソース・ドレイン層に連なり、当該逆導電型ソース・ドレイン層よりも浅い逆導電型層を形成する工程と、前記逆導電型ソース・ドレイン層内に逆導電型不純物イオンを注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記逆導電型層内に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程と、前記基板上にゲート酸化膜を形成した後に当該ゲート酸化膜上に前記一導電型のボディ層を跨ぐようにゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項11】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】 一導電型の半導体層内に逆導電型不純物イオンを注入して低濃度の逆導電型層を形成する工程と、前記逆導電型層内に逆導電型不純物をイオン注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記逆導電型層に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程と、前記基板上にゲート酸化膜を形成した後に当該ゲート酸化膜上に第1のMOSトランジスタ用の第1のゲート電極を形成すると共に第2のMOSトランジスタ用の第2のゲート電極を前記一導電型のボディ層上に形成する工程と、前記第1のMOSトランジスタ用のソース・ドレイン層形成領域以外の領域を被覆するように形成されたマスクを介して前記第1のゲート電極に隣接するように逆導電型のソース・ドレイン層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項13】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】 一導電型の半導体層内に逆導電型不純物イオンを注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、前記半導体層内に逆導電型不純物をイオン注入して前記逆導電型ソース・ドレイン層に連なり、当該逆導電型ソース・ドレイン層よりも浅い逆導電型層を形成する工程と、前記逆導電型ソース・ドレイン層に逆導電型不純物イオンを注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記逆導電型層に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程と、前記基板上にゲート酸化膜を形成した後に当該ゲート酸化膜上に第1のMOSトランジスタ用の第1のゲート電極を形成すると共に第2のMOSトランジスタ用の第2のゲート電極を前記一導電型のボディ層上に形成する工程と、前記第1のMOSトランジスタ用のソース・ドレイン層形成領域以外の領域を被覆するように形成されたマスクを介して前記第1のゲート電極に隣接するように逆導電型のソース・ドレイン層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項15】 前記一導電型のボディ層の形成後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項14に記載の半導体装置の製造方法。
【請求項16】 前記半導体層に一導電型不純物イオンを注入して一導電型のボディ層を形成する工程は、イオン注入法による不純物導入工程を含むことを特徴とする請求項7または請求項10または請求項12または請求項14に記載の半導体装置の製造方法。
【請求項17】 前記第1のMOSトランジスタが微細化MOSトランジスタであり、前記第2のMOSトランジスタが高耐圧MOSトランジスタであることを特徴とする請求項12または請求項14に記載の半導体装置の製造方法。
【図1】
【図14】
【図2】
【図3】
【図5】
【図4】
【図6】
【図9】
【図7】
【図8】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図5】
【図4】
【図6】
【図9】
【図7】
【図8】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2001−196582(P2001−196582A)
【公開日】平成13年7月19日(2001.7.19)
【国際特許分類】
【出願番号】特願2000−260132(P2000−260132)
【出願日】平成12年8月30日(2000.8.30)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
【公開日】平成13年7月19日(2001.7.19)
【国際特許分類】
【出願日】平成12年8月30日(2000.8.30)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
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