【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】ＮＭＯＳトランジスタに対する半導体基板のエッチングによる影響を考慮して、寄生抵抗の増大を防止することで電流駆動能力の低下を防止し、半導体集積回路の動作速度の低下を防止した半導体装置の製造方法を提供する。
【解決手段】ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成し、その後、シリコン基板１の全面に、ＣＶＤ法によりシリコン酸化膜で厚さ１〜２０ｎｍの保護絶縁膜１４を形成する。そして、ゲート電極４２を注入マスクとして保護絶縁膜１４の上部からシリコン基板１内にボロンあるいはＢＦ₂をイオン注入して、シリコン基板１の表面内に１対のエクステンション層５２を形成する。 （もっと読む）

【課題】歪み発生層に緩和が生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極１５と、ゲート電極１５の両側面上に形成され、断面Ｌ字状の内側サイドウォール１７Ｂと、半導体基板１１におけるゲート電極１５の両側方の領域に埋め込まれた歪み発生層１９とを備えている。内側サイドウォール１７Ｂは、５×１０¹⁹／ｃｍ³以上の炭素を含む炭素含有シリコン酸化膜からなる。歪み発生層１９は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有する。 （もっと読む）

【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。 （もっと読む）

【課題】微細化が進みゲート長のバリエーションが増大した場合にも、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して実現できる簡便なＦＵＳＩ化技術を提供する。
【解決手段】第１のゲート長（相対的に短いゲート長）を持つ第１のゲート電極１０５Ａがフルシリサイド化されているのに対して、第２のゲート長（相対的に長いゲート長）を持つ第２のゲート電極１０５Ｂはフルシリサイド化されていない。 （もっと読む）

【課題】金属とシリコンおよび／またはゲルマニウムを必須として含む金属半導体化合物をゲート電極とする金属絶縁膜半導体電界効果トランジスタを利用した半導体装置において、ゲート絶縁膜やチャネル等によらずに複数の閾値電圧を設定する。
【解決手段】半導体装置が、ＭＡ_ｘで表される組成を有する第１のゲート電極を含む第１のトランジスタと、ＭＡ_ｙで表される組成を有する第２のゲート電極を含む第２のトランジスタを少なくとも含むＭＩＳ電界効果トランジスタを含む（式中、ＭはＷ、Ｍｏ、Ｎｉ、Ｐｔ、Ｔａ、Ｐｄ、Ｃｏ、およびＴｉからなる群より選択される少なくとも１種の金属元素であり、Ａはシリコンおよび／またはゲルマニウムであり、０＜ｘ≦３、および０＜ｙ≦３であり、ｘとｙは異なる）。 （もっと読む）

【課題】バラスト抵抗の抵抗値の変動を抑制することのできる静電放電保護装置、半導体装置及び静電放電保護装置の製造方法を提供することにある。
【解決手段】基板４０上にゲート酸化膜４１を介してゲート電極４２を形成した。このゲート電極４２を挟んで基板４０中のソース形成領域Ｓ及びドレイン形成領域Ｄに、ｎ⁻型拡散領域４４Ｓ，４４Ｄをそれぞれ形成し、そのｎ⁻型拡散領域４４Ｓ，４４Ｄの下にｎ^＋型拡散領域４５Ｓ，４５Ｄをそれぞれ形成した。ｎ⁻型拡散領域４４Ｄの表面に、ゲート電極４２のサイドウォール４３からシリサイドブロック領域５２分だけ離間してドレイン電極５１を形成した。このドレイン電極５１の真下領域であってｎ^＋型拡散領域４５Ｄの下端と深さ方向において重なるかたちでｐ^＋型拡散領域５５を形成した。 （もっと読む）

【課題】第１および第２のトランジスタ形成領域の各々にゲートを有するトランジスタを備えた半導体装置の製造方法であって、半導体基板の表面がエッチングされて不均一な凹部が生じることを防ぐことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板ＳＢ上に絶縁膜ＩＬが堆積される。第２のトランジスタ形成領域Ｒ２において金属膜ＭＧが形成される。シリコン膜ＳＧおよびハードマスク膜ＨＭが堆積される。ゲートの平面パターンを有するハードマスク膜ＨＭとシリコン膜ＳＧとの積層膜パターンＭＰが形成される。第１のトランジスタ形成領域Ｒ１が被覆されるように第１のレジスト膜ＰＲｉが形成される。第２のトランジスタ形成領域Ｒ２において金属膜ＭＧが積層膜パターンＭＰのハードマスク膜ＨＭをマスクとしてパターニングされる。 （もっと読む）

【課題】リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供する。
【解決手段】シリコン基板１上にポリシリコンからなるゲート電極５をパターン形成する。シリコン基板１上を絶縁膜１１で覆った状態で、絶縁膜１１から露出させたゲート電極５を覆ように第１金属材料を主成分とする第１金属膜３１を成膜する。熱処理によってゲート電極５の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜３３を形成する。次いで第１金属膜を除去する。上層シリサイド膜３３を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜３５を成膜する。上層シリサイド膜３３で表面が覆われたゲート電極５の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行い、ゲート電極５をフルシリサイド化させる。 （もっと読む）

【課題】
本発明の目的は、上記のストレッサーが発生する応力がより効率的にＭＯＳトランジスタのチャネル部に印加されるように、ストレッサーを配置したＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、及び、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置を提供することにある。
【解決手段】
本発明は、シリコン基板と、シリコン基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極の両側に形成されたソース・ドレイン領域と、シリコン基板表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域と、を備えるＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、及び、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置を提供する。

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【課題】ゲート長に依存することなく均一な組成のＦＵＳＩ構造を持つゲート電極を有するＭＩＳＦＥＴを得られるようにする。
【解決手段】第１のゲート電極１１４の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第１のサイドウォールスペーサ１０５Ａが形成されている。第１のゲート電極１１４よりもゲート長が大きい第２のゲート電極１１５の両端部も、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第２のサイドウォールスペーサ１０５Ｂが形成されている。 （もっと読む）

【課題】同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造、及び当該構造を実現する簡便な製造方法を提供する。
【解決手段】基板１の活性領域１ａ上に高誘電率ゲート絶縁膜４を介してゲート電極７Ａが形成されている。基板１の活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂが形成されている。ゲート電極７Ａ及び７Ｂのそれぞれの側面に同一構造の絶縁性サイドウォールスペーサ８Ａ及び８Ｂが形成されている。 （もっと読む）

【課題】仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜の上に形成されたゲート電極２３とを備えている。ゲート電極２３は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極である。 （もっと読む）

【課題】金属シリサイドゲート電極を有する電子デバイスにおいてリーク電流の増加を抑制する。
【解決手段】シリコン基板１上にゲート絶縁膜４を介して金属シリサイドからなるゲート電極１０５及び１０６が形成されている。金属シリサイドの形成時における金属の拡散を防止する導電性拡散防止層１５がゲート電極１０５及び１０６の下側にゲート絶縁膜４と接するように形成されている。 （もっと読む）

【課題】 既存のシリコン・プロセスを用いて容易に形成可能な方法によって、ｐＭＯＳＦＥＴの駆動電流を増大させた半導体装置及びその製造方法を提供する。
【解決手段】 （１００）シリコン基板１１上の＜100＞方向にチャネルを有するｐＭＯＳＦＥＴを作製し、ＳＴＩ１６によりチャネルと垂直方向から圧縮応力を印加する。 （もっと読む）

【課題】２５Ｖ耐圧ＭＩＳＦＥＴ、６Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小化する。
【解決手段】ｎ型ウエル５ｄに形成された６Ｖ耐圧の中耐圧ｐＭＩＳ（Ｑ２ｐ）と、ｐ型ウエル８に形成された６Ｖ耐圧の中耐圧ｎＭＩＳ（Ｑ２ｎ）とから中耐圧ＣＭＩＳが構成されている。中耐圧ｐＭＩＳ（Ｑ２ｐ）、中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ＣＭＩＳの周囲には、それぞれガードバンド（Ｇ１ｐ）、ガードバンド（Ｇ１ｎ）およびガードバンド（Ｇ２）が設けられている。このガードバンド（Ｇ２）は、その一部がガードバンド（Ｇ１ｐ）の一部と重複している。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上することのできる技術を提供する。
【解決手段】ゲート電極４ａの側壁にサイドウォール６ａが形成され、ゲート電極４ｂの側壁にサイドウォール６ｂが形成されている。これらゲート電極４ａ、４ｂを覆うように基板１の主面上に酸化膜を堆積する。次いで、基板１の表面が露出するまで異方性エッチングを用いた後、等方性エッチングを用いて、ゲート電極４ｂ上の一部に前記酸化膜からなるキャップ膜８ｃを形成すると共に、ゲート電極４ａの側壁に前記酸化膜からなるサイドウォール８ａおよびゲート電極４ｂの側壁に前記酸化膜からなるサイドウォール８ｂを形成する。 （もっと読む）