半導体装置およびその製造方法
【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＳＯＩ（Silicon on Insulator）構造を有する基板（ＳＯＩ基板）に形成したＭＩＳＦＥＴ（Metal Insulator Semiconductor Filed Effect Transistor）に関する。
【背景技術】
【０００２】
ＬＳＩ（半導体装置）の高集積化、高性能化に伴い、それを構成するＭＩＳＦＥＴの微細化が進み、ゲート長がスケーリングされることで、しきい電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。
【０００３】
これに対して、近年、完全空乏型（Full Depletion）ＳＯＩ構造が注目されている。この構造では、ゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み絶縁層との界面にまで到達するため、急峻なサブスレショルド特性（Ｓ特性）が得られる。一般に、ゲート長１００ｎｍ以下の素子に対して、埋め込み絶縁層上の薄い単結晶半導体層（ＳＯＩ層）は２０ｎｍ以下である必要がある。
【０００４】
このとき、ソースおよびドレインを構成する拡散層（半導体領域）も薄いＳＯＩ層内に形成されるため、ＭＩＳＦＥＴの外部抵抗が大きくなってしまう。また、抵抗低減のために拡散層上部にシリサイド層を形成する場合、シリサイド層が埋め込み絶縁層にまで到達し、拡散層とシリサイド層との接触面積が減少するため、接触抵抗が増大し電流が低下するという問題が生じる。
【０００５】
これらの問題を避けるため、ゲート（ゲート電極）の両側に積み上げられた半導体層でソース・ドレインを構成する、いわゆる積上げソース・ドレイン構造（以下、積上げられた半導体層を積上げ層という）を形成することが考えられる。これは、選択エピタキシャル成長法を用いて、下地となるＳＯＩ層上に半導体層をエレベートすなわち積上げることで、シリサイド層が埋め込み絶縁層にまで到達することを回避し、ＭＩＳＦＥＴの外部抵抗を低減することが可能となるからである。
【０００６】
ところで、ＳＯＩ基板上に作製されたＭＩＳＦＥＴは、ソース・ドレイン間耐圧が劣化するため、低電圧領域でしか使用できないという問題がある。そのため、高耐圧系の素子（例えば、ＭＩＳＦＥＴ）や、ＥＳＤ（静電破壊）を防止するためのＥＳＤ保護素子などは、ＳＯＩ基板でなく、バルク基板上に作製することが望ましい。
【０００７】
Hou-Yu Chen et al,“Novel 20nm Hybrid SOI/Bulk CMOS Technology with 0.183μm26T-SRAM Cell by Immersion Lithography”, Sypm. on VLSI Technology 2005（非特許文献１）では、ＳＯＩ基板のＳＯＩ層と埋め込み絶縁層を除去することで、同一の基板上にシリコン基板を露出させたバルク領域を形成している。これにより、膜厚が２０ｎｍと極薄の埋め込み絶縁層を有するＳＯＩ基板を用いることで、バルク領域とＳＯＩ領域との段差を低くし、プロセスを複雑化させることなく共通の工程により、ＳＯＩ領域にＭＩＳＦＥＴ（以下、ＳＯＩ−ＭＩＳＦＥＴという）と、バルク領域にＭＩＳＦＥＴ（以下、バルク−ＭＩＳＦＥＴという）を形成することが可能としている。
【非特許文献１】Hou-Yu Chen et al,“Novel 20nm Hybrid SOI/Bulk CMOS Technology with 0.183μm26T-SRAM Cell by Immersion Lithography”, Sypm. on VLSI Technology 2005
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳＯＩ−ＭＩＳＦＥＴやバルク−ＭＩＳＦＥＴが、積上げソース・ドレイン構造（積上げ層）を有する場合、積上げ層の膜厚はＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴそれぞれに適したものであることが望ましい。なぜなら、積上げ層の膜厚によって、拡散層を形成するための不純物注入条件を調整することとなるからである。また、ゲートに多結晶ポリシリコンを用いたＭＩＳＦＥＴにおけるゲート空乏化の問題を回避するため、ゲートの多結晶ポリシリコンをゲート絶縁膜まで完全にシリサイド化するフルシリサイド（ＦＵＳＩ）を行う場合では、シリサイド時にゲートとソースもしくはドレインが接続しないようにする必要がある。
【０００９】
本発明者らは、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを混載した半導体装置について検討を行っている。例えば、前記非特許文献１のように同一工程でＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴを形成する場合、選択エピタキシャル成長によってＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴの両方に積上げ層を形成する工程が考えられる。このような検討の過程で、本発明者らは選択エピタキシャル成長において、下地となる単結晶シリコンに含まれる不純物濃度に依存して、積上げ層の膜厚が異なる現象を見出した。具体的には、不純物濃度が低い場合ほど、積上げ層が厚くなることを見出した。
【００１０】
この現象のため、選択エピタキシャル成長によってＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴの両方に、単に積上げ層を形成した後、ゲートの多結晶ポリシリコンをゲート絶縁膜まで完全にシリサイド化するフルシリサイドを行う場合では、以下に説明する問題が生じる。
【００１１】
ゲートとソース・ドレインを同時にシリサイド化する場合、ＳＯＩ層上に形成するＳＯＩ−ＭＩＳＦＥＴのシリサイド層が埋め込み絶縁層に到達しないように、ＳＯＩ−ＭＩＳＦＥＴの積上げ層をゲートよりも高く積上げておく必要がある。また、高耐圧系素子等のバルク（半導体基板）上に形成するバルク−ＭＩＳＦＥＴにおいては、ソース・ドレイン間耐圧を高くするため、バルク−ＭＩＳＦＥＴの積上げ層の下地（単結晶シリコン）は５×１０１７／ｃｍ３から１×１０１９／ｃｍ３程度の不純物濃度となっている。一方、ＳＯＩ−ＭＩＳＦＥＴの積上げ層の下地（単結晶シリコン）においては、外部抵抗低減のため１×１０１９／ｃｍ３程度以上と、バルク−ＭＩＳＦＥＴよりも不純物濃度が高くなっている。
【００１２】
このような場合において、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの積上げ層を同時に形成すると、本発明者らが見出した現象により、一方のＳＯＩ−ＭＩＳＦＥＴの積上げ層の高さを最適に調整しても、他方にバルク−ＭＩＳＦＥＴにおいては、下地の半導体領域（単結晶シリコン）の不純物濃度が低いことから、バルク−ＭＩＳＦＥＴの積上げ層が高くなりすぎてしまう。
【００１３】
このようにバルク−ＭＩＳＦＥＴの積上げ層が高くなりすぎると、その後にバルク−ＭＩＳＦＥＴとＳＯＩ−ＭＩＳＦＥＴで拡散層を形成するにあたり、不純物注入の条件を調整する必要が生じ、工程が複雑になる。また、バルク−ＭＩＳＦＥＴの積上げ層がゲート側壁より高くなりすぎると、シリサイド時にゲートとソースもしくはドレインが接続してしまう場合がある。
【００１４】
このため、前述したように、積上げ層の膜厚はＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴそれぞれに適したものであることが望ましい。
【００１５】
本発明の目的は、半導体装置を高集積化および高性能化することのできる技術を提供する。
【００１６】
本発明の他の目的は、同一の半導体基板にＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴを備えた半導体装置を製造することのできる技術を提供する。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の一実施の形態の半導体装置は、ＳＯＩ領域と、その周辺のバルク領域とを有する半導体基板と、前記ＳＯＩ領域において設けられたＳＯＩ−ＭＩＳＦＥＴと、バルク領域において設けられた前記ＳＯＩ−ＭＩＳＦＥＴより高耐圧のバルク−ＭＩＳＦＥＴとを有する。
【００２０】
前記ＳＯＩ−ＭＩＳＦＥＴは、前記半導体基板に埋め込まれた絶縁層上に設けられた前記ＳＯＩ層と、前記ＳＯＩ層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の両側壁側の前記ＳＯＩ層上に、前記ＳＯＩ層からの高さが前記第１ゲート電極よりも高く設けられ、第１ソース・ドレインを構成する第１積上げ層とを有している。
【００２１】
また、前記バルク−ＭＩＳＦＥＴは、前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の両側壁側の前記半導体基板上に設けられた第２ソース・ドレインを構成する第２積上げ層とを有している。
【００２２】
ここで、前記第１積上げ層の厚さが、前記第２積上げ層の厚さよりも厚く、前記第１ゲート電極および前記第２ゲート電極の全体がシリサイド化されており、前記第１ソース・ドレインおよび前記第２ソース・ドレインの一部がシリサイド化されている。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
この一実施の形態によれば、前記第１積上げ層および前記第２積上げ層の厚さが最適化され、前記ＳＯＩ−ＭＩＳＦＥＴと前記バルク−ＭＩＳＦＥＴとを混載した半導体装置を高集積化および高性能化することができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００２６】
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２７】
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、本実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
以下、本発明の実施例を図面に基づいて詳細に説明する。各部の材質、導電型、および製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００３０】
（実施の形態１）
図１〜３に、本発明の実施の形態である半導体装置を示す。図１は、要部平面図、図２は、図１のＡ−Ａ’線に沿った要部断面図、図３は、図１のＢ−Ｂ’線に沿った要部断面図である。なお、図１の平面図では、図を見やすくするために、絶縁膜など、一部の部材の図示を省略してある。
【００３１】
本実施の形態の半導体装置は、シリコン基板１のＳＯＩ領域１００内に、全体がシリサイド化されたゲート電極３５ａと積上げソース・ドレイン構造を有するＳＯＩ−ＭＩＳＦＥＴと、ＳＯＩ層３と埋め込み絶縁層２を除去して露出させたシリコン基板１上のバルク領域２００内に、全体がシリサイド化されたゲート電極３５ｂと積上げソース・ドレイン構造を有するバルク−ＭＩＳＦＥＴ（高耐圧ＭＩＳＦＥＴ）とを備えている。
【００３２】
このように、本実施の形態の半導体装置は、ＳＯＩ領域１００と、ＳＯＩ領域の周辺の領域とを有するシリコン基板１と、ＳＯＩ領域１００においてシリコン基板１の主面に設けられたＳＯＩ−ＭＩＳＦＥＴと、バルク領域２００においてシリコン基板１の主面に設けられたＳＯＩ−ＭＩＳＦＥＴより高耐圧のバルク−ＭＩＳＦＥＴとを有している。
【００３３】
ＳＯＩ領域１００内のＳＯＩ−ＭＩＳＦＥＴでは、シリコン基板１、埋め込み絶縁層２、ＳＯＩ層３上にゲート絶縁膜１５を介してゲート電極３５ａが形成されている。このように、ＳＯＩ−ＭＩＳＦＥＴは、シリコン基板１に埋め込まれた埋め込み絶縁層２上のＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａを備えている。
【００３４】
また、ＳＯＩ−ＭＩＳＦＥＴは、ゲート電極３５ａ直下のＳＯＩ層３に形成されるチャネル領域と、チャネル領域の両側のＳＯＩ層３に形成されるソースおよびドレイン（拡散層２６または２９）を構成する半導体領域（拡散層）２６ａまたは２９ａと、半導体領域２６ａまたは２９ａと前記チャネル領域との間の、ＳＯＩ層３に形成されるエクステンション層（拡散層）３２または３３とを備えている。
【００３５】
また、ＳＯＩ−ＭＩＳＦＥＴは、ゲート電極３５ａの側部に形成された絶縁膜からなるサイドウォール３４と、このサイドウォール３４とゲート電極３５ａの間に形成されたシリコン酸化膜２２からなるオフセットスペーサと、ＳＯＩ層３（半導体領域２６ａまたは２９ａ）上に形成された単結晶半導体層からなる積上げ層２４と、積上げ層２４に形成されたシリサイド層３６とを備えている。この積上げ層２４はＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）を構成し、その際には注入された不純物が拡散された層（拡散層）となっている。このように、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）を構成する積上げ層２４と半導体領域２６ａまたは２９ａのうち、積上げ層２４の上部がシリサイド化されている。なお、積上げ層２４下のＳＯＩ層３がシリサイド化されていなければ、積上げ層２４全体がシリサイド化されていても良い。
【００３６】
また、ＳＯＩ−ＭＩＳＦＥＴは、ウエル６または８内において、同様にしてシリコン基板１を露出させたバックゲートコンタクト領域３００内に、ウエル６または８および埋め込み絶縁層２を介して、そのチャネルを変調するバックゲートコンタクト電極４１を備えている。
【００３７】
バルク領域２００内のバルク−ＭＩＳＦＥＴでは、前述のＳＯＩ−ＭＩＳＦＥＴが形成されている同一のシリコン基板１上に、ゲート絶縁膜１６を介してゲート電極３５ｂが形成されている。ここでのゲート絶縁膜１６はＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５より膜厚が厚い。このように、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂを備えている。
【００３８】
また、バルク−ＭＩＳＦＥＴは、このゲート電極３５ｂ直下のシリコン基板１に形成されるチャネル領域と、このチャネル領域の両側のシリコン基板１に形成されるソースおよびドレイン（拡散層２７または３０）を構成する半導体領域２７ａまたは３０ａと、この半導体領域２７ａまたは３０ａと前記チャネル領域との間の、シリコン基板１に形成されるエクステンション層（拡散層）２０または２１とを備えている。
【００３９】
また、バルク−ＭＩＳＦＥＴは、ゲート電極３５ｂの側部に形成された絶縁膜からなるサイドウォール３４と、このサイドウォール３４とゲート電極３５ｂの間に形成されたシリコン酸化膜２２からなるオフセットスペーサと、シリコン基板１（半導体領域２７ａまたは３０ａ）上に形成された単結晶半導体層からなる積上げ層２５と、積上げ層２５に形成されたシリサイド層３７とを備えている。この積上げ層２５はバルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）を構成し、その際には注入された不純物が拡散された層（拡散層）となっている。このように、バルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）を構成する積上げ層２５と半導体領域２７ａまたは３０ａのうち、積上げ層２５の全体と、半導体領域２７ａまたは３０ａの上部がシリサイド化されている。
【００４０】
また、ゲート電極３５ａ、３５ｂは全体がシリサイド化された層（シリサイド層）により構成されている。このため、シリサイド層の仕事関数によって所望のしきい電圧値が実現される。すなわち、多結晶ポリシリコンからなるゲート電極において問題となるゲート空乏化の抑制や、ゲート電極配線の低抵抗化が可能である。本実施の形態に基づく半導体装置では、ゲート電極材料はＮｉシリサイド膜を適用した場合について説明するが、それに限定されることなく、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属膜、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶シリコン薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４１】
また、本実施の形態における半導体装置では、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４の厚さが、バルク−ＭＩＳＦＥＴの積上げ層２５の厚さよりも厚くなるようにして、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）およびバルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）の一部がシリサイド化されている。
【００４２】
ここで、本実施の形態におけるＳＯＩ−ＭＩＳＦＥＴは、チャネルを構成する例えば１０ｎｍ程度と極薄のＳＯＩ層３上に積上げ層２４を有する。その積上げ層２４を含むＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）の大半がシリサイド層３６で構成され、かつ、シリサイド層３６が埋め込み絶縁層２に到達しないように構成されている。このため、シリサイド層３６と拡散層２６または２９の接触抵抗を増大させることなく、ＳＯＩ−ＭＩＳＦＥＴの外部抵抗を低減し、駆動電流を増大させることが可能となる。
【００４３】
また、バルク−ＭＩＳＦＥＴにおいては、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４よりも膜厚の薄い積上げ層２５を有する。このため、ＳＯＩ−ＭＩＳＦＥＴと同一の工程で形成された拡散層２７または３０をシリコン基板１中に深くかつ上面から緩やかな不純物濃度分布にて形成することができ、拡散層２７または３０の抵抗低減と、拡散層２７または３０とシリコン基板１間のＰＮ接合を介して流れるリーク電流の低減を同時に実現することができる。さらには、シリサイド層３７が、バルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）を構成する積上げ層２５からシリコン基板１（半導体領域２７ａまたは３０ａ）中にわたって形成できることから、シリサイド層３７と拡散層２７または３０の接触面積を増加させ接触抵抗の低減が可能となる。
【００４４】
また、本実施の形態においては、高性能のＳＯＩ−ＭＩＳＦＥＴと、高耐圧系素子やＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子等のバルク−ＭＩＳＦＥＴを、同一基板上にプロセスを複雑化させることなく製造できる。
【００４５】
また本実施の形態では、完全空乏型（Full Depletion）ＳＯＩ構造を有する基板（ＳＯＩ基板）を用いている。このＳＯＩ基板では、埋め込み絶縁層２の厚さが２０ｎｍ以下であり、ＳＯＩ層３の厚さが２０ｎｍ以下である。このＳＯＩ基板を用いることによって、ＳＯＩ−ＭＩＳＦＥＴでは、ゲート電極３５ａ直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み絶縁層２との界面にまで到達するため、急峻なサブスレショルド特性（Ｓ特性）が得られる。
【００４６】
このように、本実施の形態によれば、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４およびバルク−ＭＩＳＦＥＴの積上げ層２５の厚さが最適化されており、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴとを混載した半導体装置を高集積化および高性能化することができる。
【００４７】
次に、前述のように構成された本実施の形態における半導体装置の製造方法の一例を図面を用いて工程順に説明する。説明の都合上、半導体基板、および半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施の形態に記載の導電型に限定されない。
【００４８】
まず、図４に示すように、半導体基板、例えばＰ型単結晶のシリコン基板１、シリコン基板１に埋め込まれた１０ｎｍ厚の埋め込み絶縁層２、埋め込み絶縁層２上の１０ｎｍ厚の単結晶半導体層であるＳＯＩ層３から構成されるＳＯＩ構造を有する基板（以下、ＳＯＩ基板という）を準備する。ＳＯＩ層３は、例えば熱酸化法によりその上にシリコン酸化膜を形成した後、前記シリコン酸化膜を除去することで、所望の１０ｎｍ程度の厚さになるまで薄膜化することができる。なお、本実施の形態では、急峻なサブスレショルド特性（Ｓ特性）が得るために、完全空乏型（Full Depletion）ＳＯＩ構造のＳＯＩ基板を用いている。
【００４９】
続いて、図５に示すように、ＳＯＩ層３上にシリコン酸化膜４を形成し、ＳＯＩ基板に素子分離領域５を形成する。具体的には、まず、ＳＯＩ層３上に例えば熱酸化法により１０ｎｍの薄いシリコン酸化膜４を形成した後、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜を堆積する。次いで、リソグラフィ技術とドライエッチング技術により、所望領域の前記シリコン窒化膜、シリコン酸化膜４、ＳＯＩ層３、埋め込み絶縁層２と、シリコン基板１の一部（深さ２６０ｎｍ）を除去したパターン（溝）を形成する。次いで、パターニングされた領域（溝）を埋める程度の膜厚で厚いシリコン酸化膜を、例えばＣＶＤ法により全面堆積し、先に堆積した前記シリコン窒化膜を終点として、堆積したシリコン酸化膜を化学的機械的研磨（ＣＭＰ）法により平坦化する。次いで、ＣＭＰ法の終点として用いた前記シリコン窒化膜を、例えば熱燐酸により選択的に除去することで、ＳＴＩ（Shallow Trench Isolation）なる素子分離領域５が形成される。このとき前記シリコン窒化膜を除去する前に、平坦化されたシリコン酸化膜上部の一部を、例えばフッ酸洗浄により選択的に除去しておくことで、パターン（溝）中に埋め込まれたシリコン酸化膜厚を調整し、素子分離領域５とＳＯＩ層３との間の段差を制御することも可能である。
【００５０】
続いて、図６に示すように、ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１００に、リソグラフィ技術を用いて、薄いシリコン酸化膜４、薄いＳＯＩ層３および薄い埋め込み絶縁層２を介したイオン注入により、シリコン基板１の所望領域に選択的にＰ型ウエル６としきい電圧制御拡散層領域７を形成する。続いて同様に、シリコン基板１の所望領域に選択的にＮ型ウエル８としきい電圧制御拡散領域９を形成する。
【００５１】
続いて、図７に示すように、ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１００に、フォトレジストパターン１０を形成する。具体的には、ＳＯＩ基板上に、フォトレジストを塗布し、リソグラフィ技術によりバルク−ＭＩＳＦＥＴを形成するバルク領域２００と、バックゲートコンタクトを形成するバックゲートコンタクト領域３００を開口するようなフォトレジストパターン１０を形成する。このとき、ＳＯＩ領域１００とバルク領域２００の境界の素子分離領域５、およびＳＯＩ領域１００とバックゲートコンタクト領域３００の境界の素子分離領域５にかかるようにフォトレジストパターン１０を形成する。
【００５２】
続いて、図８および図９に示すように、開口されたバルク領域２００、バックゲートコンタクト領域３００のシリコン酸化膜４を、例えばフッ酸洗浄により除去する。このとき、シリコン酸化膜からなるバルク領域２００の素子分離領域５上部の一部も削れ、バルク領域２００において、シリコン基板１とＳＴＩ（素子分離領域５）との段差を調整することが可能であり、かつ、フォトレジスト境界部に発生するＳＴＩ上の段差をなだらかにすることが可能である。次いで、例えばドライエッチング技術により埋め込み絶縁層２をストッパーとしてＳＯＩ層３を選択的に除去した後、フォトレジストを除去する。
【００５３】
この後必要があれば、例えばフッ酸洗浄によりシリコン基板1上の埋め込み絶縁層２を除去した上、熱酸化法によりシリコン基板１の表面を１０ｎｍ程度酸化し、その形成されたシリコン酸化膜を除去する犠牲酸化法を用い、ＳＯＩ層３を除去したドライエッチングによってシリコン基板１に導入されたダメージ層を除去してもよい。その後、例えば熱酸化法によりシリコン基板１上に１０ｎｍ程度の薄いシリコン酸化膜を形成しなおすことで、図８、９と同じ状態が再現される。
【００５４】
以上の工程を経て形成されたバルク領域２００およびバックゲートコンタクト領域３００においては、シリコン基板１表面とＳＯＩ領域１００のＳＯＩ層３表面との段差が２０ｎｍ程度と小さい。これは、後のゲートとなる多結晶シリコン膜の堆積と加工において、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを同一の工程で形成することを可能にし、段差部の加工残りやゲート断線の防止に対して有効となる。
【００５５】
続いて、図１０に示すように、バルク領域２００では、リソグラフィ技術と薄い埋め込み絶縁層２を介したイオン注入により、シリコン基板１の所望領域に選択的にＰ型ウエル１１としきい電圧制御拡散層領域１２を形成する。続いて同様に、シリコン基板１の所望領域に選択的にＮ型ウエル１３としきい電圧制御拡散層領域１４を形成する。
【００５６】
続いて、図１１に示すように、ＳＯＩ領域１００でＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５、バルク領域２００でバルク−ＭＩＳＦＥＴのゲート絶縁膜１６を形成した後、例えばＣＶＤ法により４０ｎｍ厚の多結晶シリコン膜１７、５０ｎｍ厚のシリコン酸化膜１８、３０ｎｍ厚のシリコン窒化膜１９を順に積層し、リソグラフィ技術と異方性ドライエッチングにより、前記積層膜からなるゲート電極とゲート保護膜の形成を行う。
【００５７】
ここで、ＳＯＩ領域１００でのＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５、およびバルク領域２００でバルク−ＭＩＳＦＥＴのゲート絶縁膜１６は、具体的には以下のようにして形成する。まず、バルク領域２００の表面に露出している埋め込み絶縁層２を、例えばフッ酸洗浄により除去してシリコン基板１表面を露出させる。その後、例えば熱酸化法によりシリコン基板１上に７．５ｎｍの熱酸化膜を形成する。
【００５８】
このとき、ＳＯＩ領域１００も同様に、表面に露出していたシリコン酸化膜４が除去され、ＳＯＩ層３上に７．５ｎｍの熱酸化膜が形成されている。これを例えばリソグラフィ技術とフッ酸洗浄により選択的に除去し、例えば熱酸化法によりＳＯＩ層３上に１．９ｎｍの熱酸化膜を形成する。
【００５９】
これら７．５ｎｍ厚の熱酸化膜および１．９ｎｍ厚の熱酸化膜の表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、それぞれＳＯＩ層３上に形成された絶縁膜をゲート絶縁膜１５、シリコン基板１上に形成された絶縁膜をゲート絶縁膜１６とする。
【００６０】
このようにして、ＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５より、バルク−ＭＩＳＦＥＴのゲート絶縁膜１６を厚く形成することができる。これにより、バルク−ＭＩＳＦＥＴの耐圧を高くし、高電圧動作が可能となる。
【００６１】
また、本実施の形態では、前述したようにＳＯＩ領域１００とバルク領域２００との段差が２０ｎｍ程度と低いため、リソグラフィ時において焦点深度の許容範囲内であり、両領域を同時に形成できる。また、ゲート材料膜としての４０ｎｍ厚の多結晶シリコン膜の堆積、加工の際、両領域をまたがる段差部においても、加工残りや断線をすることなく形成することが可能である。
【００６２】
続いて、リソグラフィ技術によりＮ型のバルク−ＭＩＳＦＥＴには、例えばＡｓイオンを、Ｐ型のバルク−ＭＩＳＦＥＴには、例えばＢＦ２イオンを、４５ｋｅＶの加速エネルギーにより、それぞれ注入量３×１０１３／ｃｍ２、５×１０１３／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっているシリコン窒化膜１９およびシリコン酸化膜１８によって、ゲート電極となる多結晶シリコン膜１７およびゲート下のチャネル領域には不純物が注入されず、自己整合的にシリコン基板１の表面領域に浅いＮ型拡散層（以下、エクステンション層という）２０と、浅いＰ型拡散層（同じく、エクステンション層という）２１が形成される（図１２）。なお、このイオン注入において、ＳＯＩ−ＭＩＳＦＥＴはフォトレジストにより保護されており、不純物は注入されない。
【００６３】
続いて、図１３に示すように、１０ｎｍ厚のシリコン酸化膜２２、４０ｎｍ厚のシリコン窒化膜を、例えばＣＶＤ法により順に堆積し、シリコン酸化膜２２をストッパーとしてシリコン窒化膜を選択的に異方性エッチングすることで、シリコン窒化膜からなるサイドウォール２３を形成する（図１３）。本手法では、薄いＳＯＩ層３はシリコン酸化膜２２によって保護されているため、ドライエッチングによる膜厚の減少やダメージの導入を防ぐことが可能である。
【００６４】
続いて、例えばフッ酸洗浄により、露出しているシリコン酸化膜２２を除去し、図１４に示すように、ソース・ドレイン領域となるＳＯＩ−ＭＩＳＦＥＴのＳＯＩ層３およびバルク−ＭＩＳＦＥＴのシリコン基板１を露出する。このとき必要であれば、イオン注入またはドライエッチング等により導入されたＳＯＩ層３およびシリコン基板１表面のダメージ層を除去するため、ＣＤＥ（Chemical Dry Etching）を行っても良い。
【００６５】
続いて、選択エピタキシャル成長法を用いて、露出した単結晶シリコン（ＳＯＩ層３、シリコン基板１）上にシリコンあるいはシリコンゲルマニウムからなる積上げ単結晶層を選択的に形成する。
【００６６】
選択エピタキシャル成長法においては、下地となる単結晶シリコンに含まれる不純物の濃度により、成長される単結晶半導体層の膜厚が異なることを本発明者らは実験により見出している。図１５に示すように、成長時間に対して、下地となるシリコン層に含まれる不純物濃度が濃くなるほど、成長されるエピタキシャル膜の膜厚が薄くなることがわかる。
【００６７】
そこで、本実施の形態では、選択エピタキシャル成長を行う際に、バルク−ＭＩＳＦＥＴにおいて下地となるエクステンション層２０および２１より、ＳＯＩ−ＭＩＳＦＥＴにおいて下地となるＳＯＩ層３の不純物濃度を低く形成していることを特徴とする。これにより、図１６に示すように、前述の下地となる単結晶シリコン層の不純物濃度に対するエピタキシャル膜厚の依存性より、一度のエピタキシャル成長によって、バルク−ＭＩＳＦＥＴの積上げ層２５の膜厚より、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４の膜厚を厚く形成できる。
【００６８】
例えば、ＳＯＩ−ＭＩＳＦＥＴに対しては、膜厚５０ｎｍの積上げ層２４を形成し、バルク−ＭＩＳＦＥＴに対しては、膜厚３０ｎｍの積上げ層２５を形成する。ここで、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４は、後のシリサイド工程において、シリサイド層が埋め込み絶縁層２に到達しないよう、ゲートとなる多結晶シリコン膜１７より高く形成しておく必要がある。
【００６９】
続いて、リソグラフィ技術を用いて、Ｎ型のＳＯＩ−ＭＩＳＦＥＴとＮ型のバルク−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー１１ｋｅＶ、注入量４×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっているシリコン窒化膜１９およびシリコン酸化膜１８によって、ゲート電極となる多結晶シリコン膜１７およびゲート下のチャネル領域には不純物が注入されず、自己整合的にＳＯＩ−ＭＩＳＦＥＴのＮ型拡散層２６およびバルク−ＭＩＳＦＥＴのＮ型拡散層２７が形成される（図１７）。すなわち、Ｎ型のＳＯＩ−ＭＩＳＦＥＴでは、積上げ層２４およびその下のＳＯＩ層３に不純物が注入されて、ソース・ドレインを構成するＮ型拡散層２６が形成される。この際、Ｎ型拡散層２６を構成するＳＯＩ層３の領域が半導体領域２６ａとして形成される。同様に、Ｎ型のバルク−ＭＩＳＦＥＴでは、積上げ層２５およびその下のシリコン基板１に不純物が注入されて、ソース・ドレインを構成するＮ型拡散層２７が形成される。この際、Ｎ型拡散層２７を構成するシリコン基板１の領域が半導体領域２７ａとして形成される。
【００７０】
また、追加で例えばＰイオンを、加速エネルギー１２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入することによって、ＳＯＩ−ＭＩＳＦＥＴにおける埋め込み絶縁層２下のシリコン基板１中にもＳＯＩ−ＭＩＳＦＥＴの拡散層不純物補償領域２８を形成してもよい。これは、ソース・ドレイン拡散層の接合容量低減を目的とするものであり、先に注入されたしきい電圧制御拡散層領域７を、反対導電型のイオンを注入することで補償し、真性不純物領域に近づける不純物補償領域を形成するためのものである。
【００７１】
以上のイオン注入においては、プロセス簡略化のため、注入条件を調整し、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対して共通の工程で行うことが可能である。
【００７２】
続いて、Ｐ型のＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対しても、前記と同様に、ＳＯＩ−ＭＩＳＦＥＴのＰ型拡散層２９およびバルク−ＭＩＳＦＥＴのＰ型拡散層３０と、ＳＯＩ−ＭＩＳＦＥＴの拡散層不純物補償領域３１を形成する（図１７）。すなわち、Ｐ型のＳＯＩ−ＭＩＳＦＥＴでは、積上げ層２４およびその下のＳＯＩ層３に不純物が注入されて、ソース・ドレインを構成するＰ型拡散層２９が形成される。この際、Ｐ型拡散層２９を構成するＳＯＩ層３の領域が半導体領域２９ａとして形成される。同様に、Ｐ型のバルク−ＭＩＳＦＥＴでは、積上げ層２５およびその下のシリコン基板１に不純物が注入されて、ソース・ドレインを構成するＰ型拡散層３０が形成される。この際、Ｐ型拡散層３０を構成するシリコン基板１の領域が半導体領域３０ａとして形成される。
【００７３】
続いて、例えば熱燐酸による洗浄により、シリコン窒化膜からなるサイドウォール２３と、ゲート保護膜のシリコン窒化膜１９を選択的に除去する（図１８）。
【００７４】
続いて、図１９に示すように、リソグラフィ技術を用いて、Ｎ型のＳＯＩ−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー４ｋｅＶ、注入量５×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっているシリコン酸化膜１８によって、ゲート電極となる多結晶シリコン膜１７およびゲート下のチャネル領域には不純物が注入されず、自己整合的にＮ型のエクステンション層３２が形成される。
【００７５】
同様に、Ｐ型のＳＯＩ−ＭＯＳＦＥＴに、例えばＢイオンを、加速エネルギー２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入し、Ｐ型のエクステンション層３３が形成される。
【００７６】
続いて、例えば窒素雰囲気中の１０５０℃のＲＴＡ（Rapid Thermal Anneal）により、注入された不純物を活性化かつ拡散させ、エクステンション層３２および３３とゲートとの距離を制御する。
【００７７】
このとき、あらかじめ堆積してあったゲート側壁のシリコン酸化膜２２がオフセットスペーサとして、イオン注入時におけるエクステンション層３２および３３とゲートとの距離を制御する役割を果たすことが可能である。
【００７８】
また、本実施の形態では、エクステンション層３２および３３を形成した後の熱負荷を減らすことが可能であるため、熱拡散によるエクステンション層の拡大を防ぎ、制御性良く形成することが可能となる。
【００７９】
さらには、高濃度のイオン注入によりエクステンション層３２および３３が非晶質化してしまったとしても、両脇のゲート直下のチャネル領域および半導体領域２６ａまたは２９ａは本工程の注入イオンが到達せず単結晶層であるため、これをシード層としてエクステンション層は単結晶化させることができ、外部抵抗の増大を防ぐことが可能である。
【００８０】
続いて、図２０に示すように、ＳＯＩ基板の全面に４０ｎｍ厚のシリコン窒化膜を堆積し、異方性エッチングを行うことで、ゲート脇にシリコン窒化膜からなるサイドウォール３４を形成する。このとき、積上げ層２４および２５と素子分離領域５との間にもサイドウォール３４が形成される。これは、後のシリサイド工程において、ＳＴＩ上に堆積されたＮｉ（ニッケル）が積上げ層にまで拡散し、過剰なシリサイド層を形成することを防ぐ役割を果たす。
【００８１】
続いて、ゲート保護膜のシリコン酸化膜１８を、例えばフッ酸洗浄により選択的に除去し、ゲートとなる多結晶シリコン膜１７を露出させる（図２１）。
【００８２】
続いて、例えばスパッタ法により金属膜、例えば２０ｎｍ厚のＮｉ膜をＳＯＩ基板の全面に被着（堆積）させ、３２０℃の熱処理によりシリコンと反応させシリサイド層を形成する。続いて、未反応のＮｉ膜を、例えば塩酸と過酸化水素水の混合水溶液により除去した後、５５０℃の熱処理を加えシリサイド層の位相を制御する。これにより、露出されていた多結晶シリコン膜１７からなるゲート電極の全領域およびＮ型およびＰ型の高濃度拡散層２６、２７、２９、３０の少なくとも上部領域にシリサイド層を形成し、フルシリサイド化されたゲート電極３５ａ、３５ｂ、シリサイド層３６、３７を形成する（図２２）。
【００８３】
前記シリサイド処理において、不純物未添加の多結晶シリコン膜１７は、ゲート絶縁膜１５および１６に接する領域まですべてシリサイド層（ゲート電極３５ａ、３５ｂ）に変換され、ゲート配線の低抵抗化と、そのシリサイド層の仕事関数によりＭＩＳＦＥＴの所望のしきい電圧値が実現される。また、多結晶シリコンゲート電極において問題となるゲート空乏化を抑制することが可能となる。
【００８４】
ＳＯＩ−ＭＩＳＦＥＴにおいては、図１６を参照して説明したように、積上げ層２４をゲート電極３５ａよりも高く形成してあるため、ソース・ドレインを構成する拡散層２６、２９上部のシリサイド層３６の下方境界面は、ゲート電極３５ａとゲート絶縁膜１５の界面よりも高く位置している。すなわち、シリサイド層３６は埋め込み絶縁層２に到達しないように形成されており、シリサイド層３６と拡散層２６、２９の接触面積を減少させることがなく、低い接触抵抗が実現できる。また、シリサイド層形成の熱処理において、シリサイド層が埋め込み絶縁層２に到達した後に起こりうる、ゲート下チャネル領域へのシリサイド層の異常拡散を妨げることが可能である。
【００８５】
一方のバルク−ＭＩＳＦＥＴにおいては、図１６を参照して説明したように、積上げ層２５はＳＯＩ−ＭＩＳＦＥＴのそれよりも低く形成されているため、シリサイド層３７の下方境界面は、シリコン基板１中に形成されていても良い。このとき、シリサイド層３７と拡散層２７、３０の境界面積は増加するため、さらなる接触抵抗の低減が可能である。
【００８６】
続いて、図２３に示すように、シリコン窒化膜からなるＣＥＳＬ（Contact Etch Stopper Layer）３８、シリコン酸化膜からなる層間絶縁膜３９の堆積と平坦化を行う。
【００８７】
続いて、ゲート、バックゲート、ソース・ドレインに至るコンタクト孔を形成することにより、前記図１〜図３に示す半導体装置構造が完成する。その後、図示は省略するが、金属膜の堆積とパターニングおよび配線間絶縁膜の堆積と平坦化研磨等を含む配線工程を経て、半導体装置が略完成する。
【００８８】
（実施の形態２）
本発明の実施の形態２である半導体装置の要部平面図は、例えば図１からなり、このときの図１のＡ−Ａ’線に沿った半導体基板の要部断面図は、図２４となる。
【００８９】
前記実施の形態１においては、一度の選択エピタキシャル成長工程によりＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの積上げ層を形成したが、実施の形態２では、選択エピタキシャル成長工程を２回行い、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴのそれぞれに対し、第１と第２の積上げ層を形成している点で相違する。
【００９０】
本実施の形態２におけるＳＯＩ−ＭＩＳＦＥＴにおいては、ゲート両側のサイドウォール３４直下に第１の積上げ層（最下層）４２が形成されている。このため、拡散層２６、２９は、２つ層が最下層の積上げ層４２から最上の積上げ層２４になるに従いゲート電極３５ａ側から離れるように設けられている。ＳＯＩ層３に加えてこの第１の積上げ層４２も導電領域となることから、ＳＯＩ−ＭＩＳＦＥＴの外部抵抗を更に低減することが可能であり、素子の高駆動電流化が可能である。また、この第１の積上げ層４２の膜厚を薄く形成することにより、ゲート電極３５ａとの間の寄生容量増加による、素子の高速性の劣化を防ぐことが可能である。
【００９１】
次に、前述のように構成された本実施の形態における半導体装置の製造方法の一例を図面を用いて工程順に説明する。説明の都合上、半導体基板、および半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施の形態に記載の導電型に限定されない。
【００９２】
基本的に前記実施の形態１に準じてゲートの形成を行った後（図１２）、図２５に示すように、１０ｎｍ厚のシリコン酸化膜２２、１０ｎｍ厚のシリコン窒化膜を、例えばＣＶＤ法により順に堆積し、シリコン酸化膜２２をストッパーとしてシリコン窒化膜を選択的に異方性エッチングすることで、シリコン窒化膜からなる薄いスペーサ層４４を形成する。
【００９３】
続いて、図２６に示すように、前記実施の形態１と同様に、選択エピタキシャル成長法によって積上げ層を形成するが、本実施の形態では成長時間を短くし、例えばＳＯＩ−ＭＩＳＦＥＴにおいて１０ｎｍ厚の薄い１段目の積上げ層（最下層）４２およびバルク−ＭＩＳＦＥＴにおいて６ｎｍ厚の薄い１段目の積上げ層（最下層）４３を形成する。
【００９４】
続いて、図２７に示すように、例えばＣＶＤ法により３０ｎｍ厚のシリコン窒化膜を堆積し、異方性エッチングすることで、シリコン窒化膜からなるサイドウォール２３を形成する。このとき、ＳＯＩ−ＭＩＳＦＥＴにおいては、ＳＯＩ層３上に１段目の積上げ層４２が形成され埋め込み絶縁層２までの膜厚が増加しているため、前記実施の形態１と相違して、ストッパーとなるシリコン酸化膜の堆積を省略してもよい。
【００９５】
続いて、図２８に示すように、前記実施の形態１と同様に、選択エピタキシャル成長により、上層となる積上げ層２４および２５を形成する。このとき、成長の下地となる半導体単結晶層は、１段目の積上げ層４２および４３となる。従って、１段目の積上げ層４２および４３に含まれる不純物濃度を、例えばイオン注入により調整しておくことで、図１５に示した不純物濃度に対する成長膜厚の依存性に基づき、本工程における成長膜厚をあらためて制御することが可能となる。
【００９６】
その後、前記実施の形態１の図１７〜２３を参照して説明した工程と同一の工程を経ることにより、図２４に示す半導体装置が略完成する。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
例えば、前記実施の形態では、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴとを混載した場合について説明したが、例えばＳＯＩ−ＭＩＳＦＥＴ同士、あるいはバルク−ＭＩＳＦＥＴ同士にも適用することができる。すなわち、例えば、ＳＯＩ−ＭＩＳＦＥＴ同士で異なる高さや不純物濃度の積上げ層を提供することができる。
【産業上の利用可能性】
【００９９】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施の形態である半導体装置を示す要部平面図である。
【図２】図１のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図９】図８と同一工程時の半導体装置の製造工程中の半導体基板の要部断面図である。
【図１０】図８および図９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１５】選択エピタキシャル成長法において、下地となる単結晶シリコン層に含まれる不純物濃度が異なる状態に対し、成長されるエピタキシャル膜の膜厚を、成長時間の関数として示した図である。
【図１６】図１４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２３】図２３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の製造工程中の半導体基板の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【符号の説明】
【０１０１】
１ シリコン基板（半導体基板）
２ 埋め込み絶縁層（絶縁層）
３ ＳＯＩ層（半導体層）
４ シリコン酸化膜
５ 素子分離領域
６ Ｐ型ウエル
７ 拡散層領域
８ Ｎ型ウエル
９ 拡散層領域
１０ フォトレジストパターン
１１ Ｐ型ウエル
１２ 拡散層領域
１３ Ｎ型ウエル
１４ 拡散層領域
１５ ゲート絶縁膜
１６ ゲート絶縁膜
１７ 多結晶シリコン膜
１８ シリコン酸化膜
１９ シリコン窒化膜
２０ エクステンション層（Ｎ型拡散層）
２１ エクステンション層（Ｐ型拡散層）
２２ シリコン酸化膜
２３ サイドウォール
２４ 積上げ層
２５ 積上げ層
２６ Ｎ型拡散層
２６ａ 半導体領域
２７ Ｎ型拡散層
２７ａ 半導体領域
２８ 拡散層不純物補償領域
２９ Ｐ型拡散層
２９ａ 半導体領域
３０ Ｐ型拡散層
３０ａ 半導体領域
３１ 拡散層不純物補償領域
３２ エクステンション層（Ｎ型拡散層）
３３ エクステンション層（Ｐ型拡散層）
３４ サイドウォール
３５ａ ゲート電極
３５ｂ ゲート電極
３６ シリサイド層
３７ シリサイド層
３８ ＣＥＳＬ
３９ 層間絶縁膜
４０ コンタクト孔
４１ バックゲートコンタクト電極
４２ 第１積上げ層（最下層）
４３ 第１積上げ層（最下層）
４４ スペーサ層
１００ ＳＯＩ領域
２００ バルク領域
３００ バックゲートコンタクト領域
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＳＯＩ（Silicon on Insulator）構造を有する基板（ＳＯＩ基板）に形成したＭＩＳＦＥＴ（Metal Insulator Semiconductor Filed Effect Transistor）に関する。
【背景技術】
【０００２】
ＬＳＩ（半導体装置）の高集積化、高性能化に伴い、それを構成するＭＩＳＦＥＴの微細化が進み、ゲート長がスケーリングされることで、しきい電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。
【０００３】
これに対して、近年、完全空乏型（Full Depletion）ＳＯＩ構造が注目されている。この構造では、ゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み絶縁層との界面にまで到達するため、急峻なサブスレショルド特性（Ｓ特性）が得られる。一般に、ゲート長１００ｎｍ以下の素子に対して、埋め込み絶縁層上の薄い単結晶半導体層（ＳＯＩ層）は２０ｎｍ以下である必要がある。
【０００４】
このとき、ソースおよびドレインを構成する拡散層（半導体領域）も薄いＳＯＩ層内に形成されるため、ＭＩＳＦＥＴの外部抵抗が大きくなってしまう。また、抵抗低減のために拡散層上部にシリサイド層を形成する場合、シリサイド層が埋め込み絶縁層にまで到達し、拡散層とシリサイド層との接触面積が減少するため、接触抵抗が増大し電流が低下するという問題が生じる。
【０００５】
これらの問題を避けるため、ゲート（ゲート電極）の両側に積み上げられた半導体層でソース・ドレインを構成する、いわゆる積上げソース・ドレイン構造（以下、積上げられた半導体層を積上げ層という）を形成することが考えられる。これは、選択エピタキシャル成長法を用いて、下地となるＳＯＩ層上に半導体層をエレベートすなわち積上げることで、シリサイド層が埋め込み絶縁層にまで到達することを回避し、ＭＩＳＦＥＴの外部抵抗を低減することが可能となるからである。
【０００６】
ところで、ＳＯＩ基板上に作製されたＭＩＳＦＥＴは、ソース・ドレイン間耐圧が劣化するため、低電圧領域でしか使用できないという問題がある。そのため、高耐圧系の素子（例えば、ＭＩＳＦＥＴ）や、ＥＳＤ（静電破壊）を防止するためのＥＳＤ保護素子などは、ＳＯＩ基板でなく、バルク基板上に作製することが望ましい。
【０００７】
Hou-Yu Chen et al,“Novel 20nm Hybrid SOI/Bulk CMOS Technology with 0.183μm26T-SRAM Cell by Immersion Lithography”, Sypm. on VLSI Technology 2005（非特許文献１）では、ＳＯＩ基板のＳＯＩ層と埋め込み絶縁層を除去することで、同一の基板上にシリコン基板を露出させたバルク領域を形成している。これにより、膜厚が２０ｎｍと極薄の埋め込み絶縁層を有するＳＯＩ基板を用いることで、バルク領域とＳＯＩ領域との段差を低くし、プロセスを複雑化させることなく共通の工程により、ＳＯＩ領域にＭＩＳＦＥＴ（以下、ＳＯＩ−ＭＩＳＦＥＴという）と、バルク領域にＭＩＳＦＥＴ（以下、バルク−ＭＩＳＦＥＴという）を形成することが可能としている。
【非特許文献１】Hou-Yu Chen et al,“Novel 20nm Hybrid SOI/Bulk CMOS Technology with 0.183μm26T-SRAM Cell by Immersion Lithography”, Sypm. on VLSI Technology 2005
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳＯＩ−ＭＩＳＦＥＴやバルク−ＭＩＳＦＥＴが、積上げソース・ドレイン構造（積上げ層）を有する場合、積上げ層の膜厚はＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴそれぞれに適したものであることが望ましい。なぜなら、積上げ層の膜厚によって、拡散層を形成するための不純物注入条件を調整することとなるからである。また、ゲートに多結晶ポリシリコンを用いたＭＩＳＦＥＴにおけるゲート空乏化の問題を回避するため、ゲートの多結晶ポリシリコンをゲート絶縁膜まで完全にシリサイド化するフルシリサイド（ＦＵＳＩ）を行う場合では、シリサイド時にゲートとソースもしくはドレインが接続しないようにする必要がある。
【０００９】
本発明者らは、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを混載した半導体装置について検討を行っている。例えば、前記非特許文献１のように同一工程でＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴを形成する場合、選択エピタキシャル成長によってＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴの両方に積上げ層を形成する工程が考えられる。このような検討の過程で、本発明者らは選択エピタキシャル成長において、下地となる単結晶シリコンに含まれる不純物濃度に依存して、積上げ層の膜厚が異なる現象を見出した。具体的には、不純物濃度が低い場合ほど、積上げ層が厚くなることを見出した。
【００１０】
この現象のため、選択エピタキシャル成長によってＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴの両方に、単に積上げ層を形成した後、ゲートの多結晶ポリシリコンをゲート絶縁膜まで完全にシリサイド化するフルシリサイドを行う場合では、以下に説明する問題が生じる。
【００１１】
ゲートとソース・ドレインを同時にシリサイド化する場合、ＳＯＩ層上に形成するＳＯＩ−ＭＩＳＦＥＴのシリサイド層が埋め込み絶縁層に到達しないように、ＳＯＩ−ＭＩＳＦＥＴの積上げ層をゲートよりも高く積上げておく必要がある。また、高耐圧系素子等のバルク（半導体基板）上に形成するバルク−ＭＩＳＦＥＴにおいては、ソース・ドレイン間耐圧を高くするため、バルク−ＭＩＳＦＥＴの積上げ層の下地（単結晶シリコン）は５×１０１７／ｃｍ３から１×１０１９／ｃｍ３程度の不純物濃度となっている。一方、ＳＯＩ−ＭＩＳＦＥＴの積上げ層の下地（単結晶シリコン）においては、外部抵抗低減のため１×１０１９／ｃｍ３程度以上と、バルク−ＭＩＳＦＥＴよりも不純物濃度が高くなっている。
【００１２】
このような場合において、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの積上げ層を同時に形成すると、本発明者らが見出した現象により、一方のＳＯＩ−ＭＩＳＦＥＴの積上げ層の高さを最適に調整しても、他方にバルク−ＭＩＳＦＥＴにおいては、下地の半導体領域（単結晶シリコン）の不純物濃度が低いことから、バルク−ＭＩＳＦＥＴの積上げ層が高くなりすぎてしまう。
【００１３】
このようにバルク−ＭＩＳＦＥＴの積上げ層が高くなりすぎると、その後にバルク−ＭＩＳＦＥＴとＳＯＩ−ＭＩＳＦＥＴで拡散層を形成するにあたり、不純物注入の条件を調整する必要が生じ、工程が複雑になる。また、バルク−ＭＩＳＦＥＴの積上げ層がゲート側壁より高くなりすぎると、シリサイド時にゲートとソースもしくはドレインが接続してしまう場合がある。
【００１４】
このため、前述したように、積上げ層の膜厚はＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴそれぞれに適したものであることが望ましい。
【００１５】
本発明の目的は、半導体装置を高集積化および高性能化することのできる技術を提供する。
【００１６】
本発明の他の目的は、同一の半導体基板にＳＯＩ−ＭＩＳＦＥＴおよびバルク−ＭＩＳＦＥＴを備えた半導体装置を製造することのできる技術を提供する。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の一実施の形態の半導体装置は、ＳＯＩ領域と、その周辺のバルク領域とを有する半導体基板と、前記ＳＯＩ領域において設けられたＳＯＩ−ＭＩＳＦＥＴと、バルク領域において設けられた前記ＳＯＩ−ＭＩＳＦＥＴより高耐圧のバルク−ＭＩＳＦＥＴとを有する。
【００２０】
前記ＳＯＩ−ＭＩＳＦＥＴは、前記半導体基板に埋め込まれた絶縁層上に設けられた前記ＳＯＩ層と、前記ＳＯＩ層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の両側壁側の前記ＳＯＩ層上に、前記ＳＯＩ層からの高さが前記第１ゲート電極よりも高く設けられ、第１ソース・ドレインを構成する第１積上げ層とを有している。
【００２１】
また、前記バルク−ＭＩＳＦＥＴは、前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の両側壁側の前記半導体基板上に設けられた第２ソース・ドレインを構成する第２積上げ層とを有している。
【００２２】
ここで、前記第１積上げ層の厚さが、前記第２積上げ層の厚さよりも厚く、前記第１ゲート電極および前記第２ゲート電極の全体がシリサイド化されており、前記第１ソース・ドレインおよび前記第２ソース・ドレインの一部がシリサイド化されている。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
この一実施の形態によれば、前記第１積上げ層および前記第２積上げ層の厚さが最適化され、前記ＳＯＩ−ＭＩＳＦＥＴと前記バルク−ＭＩＳＦＥＴとを混載した半導体装置を高集積化および高性能化することができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００２６】
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２７】
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、本実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
以下、本発明の実施例を図面に基づいて詳細に説明する。各部の材質、導電型、および製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００３０】
（実施の形態１）
図１〜３に、本発明の実施の形態である半導体装置を示す。図１は、要部平面図、図２は、図１のＡ−Ａ’線に沿った要部断面図、図３は、図１のＢ−Ｂ’線に沿った要部断面図である。なお、図１の平面図では、図を見やすくするために、絶縁膜など、一部の部材の図示を省略してある。
【００３１】
本実施の形態の半導体装置は、シリコン基板１のＳＯＩ領域１００内に、全体がシリサイド化されたゲート電極３５ａと積上げソース・ドレイン構造を有するＳＯＩ−ＭＩＳＦＥＴと、ＳＯＩ層３と埋め込み絶縁層２を除去して露出させたシリコン基板１上のバルク領域２００内に、全体がシリサイド化されたゲート電極３５ｂと積上げソース・ドレイン構造を有するバルク−ＭＩＳＦＥＴ（高耐圧ＭＩＳＦＥＴ）とを備えている。
【００３２】
このように、本実施の形態の半導体装置は、ＳＯＩ領域１００と、ＳＯＩ領域の周辺の領域とを有するシリコン基板１と、ＳＯＩ領域１００においてシリコン基板１の主面に設けられたＳＯＩ−ＭＩＳＦＥＴと、バルク領域２００においてシリコン基板１の主面に設けられたＳＯＩ−ＭＩＳＦＥＴより高耐圧のバルク−ＭＩＳＦＥＴとを有している。
【００３３】
ＳＯＩ領域１００内のＳＯＩ−ＭＩＳＦＥＴでは、シリコン基板１、埋め込み絶縁層２、ＳＯＩ層３上にゲート絶縁膜１５を介してゲート電極３５ａが形成されている。このように、ＳＯＩ−ＭＩＳＦＥＴは、シリコン基板１に埋め込まれた埋め込み絶縁層２上のＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａを備えている。
【００３４】
また、ＳＯＩ−ＭＩＳＦＥＴは、ゲート電極３５ａ直下のＳＯＩ層３に形成されるチャネル領域と、チャネル領域の両側のＳＯＩ層３に形成されるソースおよびドレイン（拡散層２６または２９）を構成する半導体領域（拡散層）２６ａまたは２９ａと、半導体領域２６ａまたは２９ａと前記チャネル領域との間の、ＳＯＩ層３に形成されるエクステンション層（拡散層）３２または３３とを備えている。
【００３５】
また、ＳＯＩ−ＭＩＳＦＥＴは、ゲート電極３５ａの側部に形成された絶縁膜からなるサイドウォール３４と、このサイドウォール３４とゲート電極３５ａの間に形成されたシリコン酸化膜２２からなるオフセットスペーサと、ＳＯＩ層３（半導体領域２６ａまたは２９ａ）上に形成された単結晶半導体層からなる積上げ層２４と、積上げ層２４に形成されたシリサイド層３６とを備えている。この積上げ層２４はＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）を構成し、その際には注入された不純物が拡散された層（拡散層）となっている。このように、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）を構成する積上げ層２４と半導体領域２６ａまたは２９ａのうち、積上げ層２４の上部がシリサイド化されている。なお、積上げ層２４下のＳＯＩ層３がシリサイド化されていなければ、積上げ層２４全体がシリサイド化されていても良い。
【００３６】
また、ＳＯＩ−ＭＩＳＦＥＴは、ウエル６または８内において、同様にしてシリコン基板１を露出させたバックゲートコンタクト領域３００内に、ウエル６または８および埋め込み絶縁層２を介して、そのチャネルを変調するバックゲートコンタクト電極４１を備えている。
【００３７】
バルク領域２００内のバルク−ＭＩＳＦＥＴでは、前述のＳＯＩ−ＭＩＳＦＥＴが形成されている同一のシリコン基板１上に、ゲート絶縁膜１６を介してゲート電極３５ｂが形成されている。ここでのゲート絶縁膜１６はＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５より膜厚が厚い。このように、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂを備えている。
【００３８】
また、バルク−ＭＩＳＦＥＴは、このゲート電極３５ｂ直下のシリコン基板１に形成されるチャネル領域と、このチャネル領域の両側のシリコン基板１に形成されるソースおよびドレイン（拡散層２７または３０）を構成する半導体領域２７ａまたは３０ａと、この半導体領域２７ａまたは３０ａと前記チャネル領域との間の、シリコン基板１に形成されるエクステンション層（拡散層）２０または２１とを備えている。
【００３９】
また、バルク−ＭＩＳＦＥＴは、ゲート電極３５ｂの側部に形成された絶縁膜からなるサイドウォール３４と、このサイドウォール３４とゲート電極３５ｂの間に形成されたシリコン酸化膜２２からなるオフセットスペーサと、シリコン基板１（半導体領域２７ａまたは３０ａ）上に形成された単結晶半導体層からなる積上げ層２５と、積上げ層２５に形成されたシリサイド層３７とを備えている。この積上げ層２５はバルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）を構成し、その際には注入された不純物が拡散された層（拡散層）となっている。このように、バルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）を構成する積上げ層２５と半導体領域２７ａまたは３０ａのうち、積上げ層２５の全体と、半導体領域２７ａまたは３０ａの上部がシリサイド化されている。
【００４０】
また、ゲート電極３５ａ、３５ｂは全体がシリサイド化された層（シリサイド層）により構成されている。このため、シリサイド層の仕事関数によって所望のしきい電圧値が実現される。すなわち、多結晶ポリシリコンからなるゲート電極において問題となるゲート空乏化の抑制や、ゲート電極配線の低抵抗化が可能である。本実施の形態に基づく半導体装置では、ゲート電極材料はＮｉシリサイド膜を適用した場合について説明するが、それに限定されることなく、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属膜、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶シリコン薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４１】
また、本実施の形態における半導体装置では、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４の厚さが、バルク−ＭＩＳＦＥＴの積上げ層２５の厚さよりも厚くなるようにして、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）およびバルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）の一部がシリサイド化されている。
【００４２】
ここで、本実施の形態におけるＳＯＩ−ＭＩＳＦＥＴは、チャネルを構成する例えば１０ｎｍ程度と極薄のＳＯＩ層３上に積上げ層２４を有する。その積上げ層２４を含むＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン（拡散層２６または２９）の大半がシリサイド層３６で構成され、かつ、シリサイド層３６が埋め込み絶縁層２に到達しないように構成されている。このため、シリサイド層３６と拡散層２６または２９の接触抵抗を増大させることなく、ＳＯＩ−ＭＩＳＦＥＴの外部抵抗を低減し、駆動電流を増大させることが可能となる。
【００４３】
また、バルク−ＭＩＳＦＥＴにおいては、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４よりも膜厚の薄い積上げ層２５を有する。このため、ＳＯＩ−ＭＩＳＦＥＴと同一の工程で形成された拡散層２７または３０をシリコン基板１中に深くかつ上面から緩やかな不純物濃度分布にて形成することができ、拡散層２７または３０の抵抗低減と、拡散層２７または３０とシリコン基板１間のＰＮ接合を介して流れるリーク電流の低減を同時に実現することができる。さらには、シリサイド層３７が、バルク−ＭＩＳＦＥＴのソース・ドレイン（拡散層２７または３０）を構成する積上げ層２５からシリコン基板１（半導体領域２７ａまたは３０ａ）中にわたって形成できることから、シリサイド層３７と拡散層２７または３０の接触面積を増加させ接触抵抗の低減が可能となる。
【００４４】
また、本実施の形態においては、高性能のＳＯＩ−ＭＩＳＦＥＴと、高耐圧系素子やＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子等のバルク−ＭＩＳＦＥＴを、同一基板上にプロセスを複雑化させることなく製造できる。
【００４５】
また本実施の形態では、完全空乏型（Full Depletion）ＳＯＩ構造を有する基板（ＳＯＩ基板）を用いている。このＳＯＩ基板では、埋め込み絶縁層２の厚さが２０ｎｍ以下であり、ＳＯＩ層３の厚さが２０ｎｍ以下である。このＳＯＩ基板を用いることによって、ＳＯＩ−ＭＩＳＦＥＴでは、ゲート電極３５ａ直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み絶縁層２との界面にまで到達するため、急峻なサブスレショルド特性（Ｓ特性）が得られる。
【００４６】
このように、本実施の形態によれば、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４およびバルク−ＭＩＳＦＥＴの積上げ層２５の厚さが最適化されており、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴとを混載した半導体装置を高集積化および高性能化することができる。
【００４７】
次に、前述のように構成された本実施の形態における半導体装置の製造方法の一例を図面を用いて工程順に説明する。説明の都合上、半導体基板、および半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施の形態に記載の導電型に限定されない。
【００４８】
まず、図４に示すように、半導体基板、例えばＰ型単結晶のシリコン基板１、シリコン基板１に埋め込まれた１０ｎｍ厚の埋め込み絶縁層２、埋め込み絶縁層２上の１０ｎｍ厚の単結晶半導体層であるＳＯＩ層３から構成されるＳＯＩ構造を有する基板（以下、ＳＯＩ基板という）を準備する。ＳＯＩ層３は、例えば熱酸化法によりその上にシリコン酸化膜を形成した後、前記シリコン酸化膜を除去することで、所望の１０ｎｍ程度の厚さになるまで薄膜化することができる。なお、本実施の形態では、急峻なサブスレショルド特性（Ｓ特性）が得るために、完全空乏型（Full Depletion）ＳＯＩ構造のＳＯＩ基板を用いている。
【００４９】
続いて、図５に示すように、ＳＯＩ層３上にシリコン酸化膜４を形成し、ＳＯＩ基板に素子分離領域５を形成する。具体的には、まず、ＳＯＩ層３上に例えば熱酸化法により１０ｎｍの薄いシリコン酸化膜４を形成した後、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜を堆積する。次いで、リソグラフィ技術とドライエッチング技術により、所望領域の前記シリコン窒化膜、シリコン酸化膜４、ＳＯＩ層３、埋め込み絶縁層２と、シリコン基板１の一部（深さ２６０ｎｍ）を除去したパターン（溝）を形成する。次いで、パターニングされた領域（溝）を埋める程度の膜厚で厚いシリコン酸化膜を、例えばＣＶＤ法により全面堆積し、先に堆積した前記シリコン窒化膜を終点として、堆積したシリコン酸化膜を化学的機械的研磨（ＣＭＰ）法により平坦化する。次いで、ＣＭＰ法の終点として用いた前記シリコン窒化膜を、例えば熱燐酸により選択的に除去することで、ＳＴＩ（Shallow Trench Isolation）なる素子分離領域５が形成される。このとき前記シリコン窒化膜を除去する前に、平坦化されたシリコン酸化膜上部の一部を、例えばフッ酸洗浄により選択的に除去しておくことで、パターン（溝）中に埋め込まれたシリコン酸化膜厚を調整し、素子分離領域５とＳＯＩ層３との間の段差を制御することも可能である。
【００５０】
続いて、図６に示すように、ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１００に、リソグラフィ技術を用いて、薄いシリコン酸化膜４、薄いＳＯＩ層３および薄い埋め込み絶縁層２を介したイオン注入により、シリコン基板１の所望領域に選択的にＰ型ウエル６としきい電圧制御拡散層領域７を形成する。続いて同様に、シリコン基板１の所望領域に選択的にＮ型ウエル８としきい電圧制御拡散領域９を形成する。
【００５１】
続いて、図７に示すように、ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１００に、フォトレジストパターン１０を形成する。具体的には、ＳＯＩ基板上に、フォトレジストを塗布し、リソグラフィ技術によりバルク−ＭＩＳＦＥＴを形成するバルク領域２００と、バックゲートコンタクトを形成するバックゲートコンタクト領域３００を開口するようなフォトレジストパターン１０を形成する。このとき、ＳＯＩ領域１００とバルク領域２００の境界の素子分離領域５、およびＳＯＩ領域１００とバックゲートコンタクト領域３００の境界の素子分離領域５にかかるようにフォトレジストパターン１０を形成する。
【００５２】
続いて、図８および図９に示すように、開口されたバルク領域２００、バックゲートコンタクト領域３００のシリコン酸化膜４を、例えばフッ酸洗浄により除去する。このとき、シリコン酸化膜からなるバルク領域２００の素子分離領域５上部の一部も削れ、バルク領域２００において、シリコン基板１とＳＴＩ（素子分離領域５）との段差を調整することが可能であり、かつ、フォトレジスト境界部に発生するＳＴＩ上の段差をなだらかにすることが可能である。次いで、例えばドライエッチング技術により埋め込み絶縁層２をストッパーとしてＳＯＩ層３を選択的に除去した後、フォトレジストを除去する。
【００５３】
この後必要があれば、例えばフッ酸洗浄によりシリコン基板1上の埋め込み絶縁層２を除去した上、熱酸化法によりシリコン基板１の表面を１０ｎｍ程度酸化し、その形成されたシリコン酸化膜を除去する犠牲酸化法を用い、ＳＯＩ層３を除去したドライエッチングによってシリコン基板１に導入されたダメージ層を除去してもよい。その後、例えば熱酸化法によりシリコン基板１上に１０ｎｍ程度の薄いシリコン酸化膜を形成しなおすことで、図８、９と同じ状態が再現される。
【００５４】
以上の工程を経て形成されたバルク領域２００およびバックゲートコンタクト領域３００においては、シリコン基板１表面とＳＯＩ領域１００のＳＯＩ層３表面との段差が２０ｎｍ程度と小さい。これは、後のゲートとなる多結晶シリコン膜の堆積と加工において、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを同一の工程で形成することを可能にし、段差部の加工残りやゲート断線の防止に対して有効となる。
【００５５】
続いて、図１０に示すように、バルク領域２００では、リソグラフィ技術と薄い埋め込み絶縁層２を介したイオン注入により、シリコン基板１の所望領域に選択的にＰ型ウエル１１としきい電圧制御拡散層領域１２を形成する。続いて同様に、シリコン基板１の所望領域に選択的にＮ型ウエル１３としきい電圧制御拡散層領域１４を形成する。
【００５６】
続いて、図１１に示すように、ＳＯＩ領域１００でＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５、バルク領域２００でバルク−ＭＩＳＦＥＴのゲート絶縁膜１６を形成した後、例えばＣＶＤ法により４０ｎｍ厚の多結晶シリコン膜１７、５０ｎｍ厚のシリコン酸化膜１８、３０ｎｍ厚のシリコン窒化膜１９を順に積層し、リソグラフィ技術と異方性ドライエッチングにより、前記積層膜からなるゲート電極とゲート保護膜の形成を行う。
【００５７】
ここで、ＳＯＩ領域１００でのＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５、およびバルク領域２００でバルク−ＭＩＳＦＥＴのゲート絶縁膜１６は、具体的には以下のようにして形成する。まず、バルク領域２００の表面に露出している埋め込み絶縁層２を、例えばフッ酸洗浄により除去してシリコン基板１表面を露出させる。その後、例えば熱酸化法によりシリコン基板１上に７．５ｎｍの熱酸化膜を形成する。
【００５８】
このとき、ＳＯＩ領域１００も同様に、表面に露出していたシリコン酸化膜４が除去され、ＳＯＩ層３上に７．５ｎｍの熱酸化膜が形成されている。これを例えばリソグラフィ技術とフッ酸洗浄により選択的に除去し、例えば熱酸化法によりＳＯＩ層３上に１．９ｎｍの熱酸化膜を形成する。
【００５９】
これら７．５ｎｍ厚の熱酸化膜および１．９ｎｍ厚の熱酸化膜の表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、それぞれＳＯＩ層３上に形成された絶縁膜をゲート絶縁膜１５、シリコン基板１上に形成された絶縁膜をゲート絶縁膜１６とする。
【００６０】
このようにして、ＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜１５より、バルク−ＭＩＳＦＥＴのゲート絶縁膜１６を厚く形成することができる。これにより、バルク−ＭＩＳＦＥＴの耐圧を高くし、高電圧動作が可能となる。
【００６１】
また、本実施の形態では、前述したようにＳＯＩ領域１００とバルク領域２００との段差が２０ｎｍ程度と低いため、リソグラフィ時において焦点深度の許容範囲内であり、両領域を同時に形成できる。また、ゲート材料膜としての４０ｎｍ厚の多結晶シリコン膜の堆積、加工の際、両領域をまたがる段差部においても、加工残りや断線をすることなく形成することが可能である。
【００６２】
続いて、リソグラフィ技術によりＮ型のバルク−ＭＩＳＦＥＴには、例えばＡｓイオンを、Ｐ型のバルク−ＭＩＳＦＥＴには、例えばＢＦ２イオンを、４５ｋｅＶの加速エネルギーにより、それぞれ注入量３×１０１３／ｃｍ２、５×１０１３／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっているシリコン窒化膜１９およびシリコン酸化膜１８によって、ゲート電極となる多結晶シリコン膜１７およびゲート下のチャネル領域には不純物が注入されず、自己整合的にシリコン基板１の表面領域に浅いＮ型拡散層（以下、エクステンション層という）２０と、浅いＰ型拡散層（同じく、エクステンション層という）２１が形成される（図１２）。なお、このイオン注入において、ＳＯＩ−ＭＩＳＦＥＴはフォトレジストにより保護されており、不純物は注入されない。
【００６３】
続いて、図１３に示すように、１０ｎｍ厚のシリコン酸化膜２２、４０ｎｍ厚のシリコン窒化膜を、例えばＣＶＤ法により順に堆積し、シリコン酸化膜２２をストッパーとしてシリコン窒化膜を選択的に異方性エッチングすることで、シリコン窒化膜からなるサイドウォール２３を形成する（図１３）。本手法では、薄いＳＯＩ層３はシリコン酸化膜２２によって保護されているため、ドライエッチングによる膜厚の減少やダメージの導入を防ぐことが可能である。
【００６４】
続いて、例えばフッ酸洗浄により、露出しているシリコン酸化膜２２を除去し、図１４に示すように、ソース・ドレイン領域となるＳＯＩ−ＭＩＳＦＥＴのＳＯＩ層３およびバルク−ＭＩＳＦＥＴのシリコン基板１を露出する。このとき必要であれば、イオン注入またはドライエッチング等により導入されたＳＯＩ層３およびシリコン基板１表面のダメージ層を除去するため、ＣＤＥ（Chemical Dry Etching）を行っても良い。
【００６５】
続いて、選択エピタキシャル成長法を用いて、露出した単結晶シリコン（ＳＯＩ層３、シリコン基板１）上にシリコンあるいはシリコンゲルマニウムからなる積上げ単結晶層を選択的に形成する。
【００６６】
選択エピタキシャル成長法においては、下地となる単結晶シリコンに含まれる不純物の濃度により、成長される単結晶半導体層の膜厚が異なることを本発明者らは実験により見出している。図１５に示すように、成長時間に対して、下地となるシリコン層に含まれる不純物濃度が濃くなるほど、成長されるエピタキシャル膜の膜厚が薄くなることがわかる。
【００６７】
そこで、本実施の形態では、選択エピタキシャル成長を行う際に、バルク−ＭＩＳＦＥＴにおいて下地となるエクステンション層２０および２１より、ＳＯＩ−ＭＩＳＦＥＴにおいて下地となるＳＯＩ層３の不純物濃度を低く形成していることを特徴とする。これにより、図１６に示すように、前述の下地となる単結晶シリコン層の不純物濃度に対するエピタキシャル膜厚の依存性より、一度のエピタキシャル成長によって、バルク−ＭＩＳＦＥＴの積上げ層２５の膜厚より、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４の膜厚を厚く形成できる。
【００６８】
例えば、ＳＯＩ−ＭＩＳＦＥＴに対しては、膜厚５０ｎｍの積上げ層２４を形成し、バルク−ＭＩＳＦＥＴに対しては、膜厚３０ｎｍの積上げ層２５を形成する。ここで、ＳＯＩ−ＭＩＳＦＥＴの積上げ層２４は、後のシリサイド工程において、シリサイド層が埋め込み絶縁層２に到達しないよう、ゲートとなる多結晶シリコン膜１７より高く形成しておく必要がある。
【００６９】
続いて、リソグラフィ技術を用いて、Ｎ型のＳＯＩ−ＭＩＳＦＥＴとＮ型のバルク−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー１１ｋｅＶ、注入量４×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっているシリコン窒化膜１９およびシリコン酸化膜１８によって、ゲート電極となる多結晶シリコン膜１７およびゲート下のチャネル領域には不純物が注入されず、自己整合的にＳＯＩ−ＭＩＳＦＥＴのＮ型拡散層２６およびバルク−ＭＩＳＦＥＴのＮ型拡散層２７が形成される（図１７）。すなわち、Ｎ型のＳＯＩ−ＭＩＳＦＥＴでは、積上げ層２４およびその下のＳＯＩ層３に不純物が注入されて、ソース・ドレインを構成するＮ型拡散層２６が形成される。この際、Ｎ型拡散層２６を構成するＳＯＩ層３の領域が半導体領域２６ａとして形成される。同様に、Ｎ型のバルク−ＭＩＳＦＥＴでは、積上げ層２５およびその下のシリコン基板１に不純物が注入されて、ソース・ドレインを構成するＮ型拡散層２７が形成される。この際、Ｎ型拡散層２７を構成するシリコン基板１の領域が半導体領域２７ａとして形成される。
【００７０】
また、追加で例えばＰイオンを、加速エネルギー１２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入することによって、ＳＯＩ−ＭＩＳＦＥＴにおける埋め込み絶縁層２下のシリコン基板１中にもＳＯＩ−ＭＩＳＦＥＴの拡散層不純物補償領域２８を形成してもよい。これは、ソース・ドレイン拡散層の接合容量低減を目的とするものであり、先に注入されたしきい電圧制御拡散層領域７を、反対導電型のイオンを注入することで補償し、真性不純物領域に近づける不純物補償領域を形成するためのものである。
【００７１】
以上のイオン注入においては、プロセス簡略化のため、注入条件を調整し、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対して共通の工程で行うことが可能である。
【００７２】
続いて、Ｐ型のＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対しても、前記と同様に、ＳＯＩ−ＭＩＳＦＥＴのＰ型拡散層２９およびバルク−ＭＩＳＦＥＴのＰ型拡散層３０と、ＳＯＩ−ＭＩＳＦＥＴの拡散層不純物補償領域３１を形成する（図１７）。すなわち、Ｐ型のＳＯＩ−ＭＩＳＦＥＴでは、積上げ層２４およびその下のＳＯＩ層３に不純物が注入されて、ソース・ドレインを構成するＰ型拡散層２９が形成される。この際、Ｐ型拡散層２９を構成するＳＯＩ層３の領域が半導体領域２９ａとして形成される。同様に、Ｐ型のバルク−ＭＩＳＦＥＴでは、積上げ層２５およびその下のシリコン基板１に不純物が注入されて、ソース・ドレインを構成するＰ型拡散層３０が形成される。この際、Ｐ型拡散層３０を構成するシリコン基板１の領域が半導体領域３０ａとして形成される。
【００７３】
続いて、例えば熱燐酸による洗浄により、シリコン窒化膜からなるサイドウォール２３と、ゲート保護膜のシリコン窒化膜１９を選択的に除去する（図１８）。
【００７４】
続いて、図１９に示すように、リソグラフィ技術を用いて、Ｎ型のＳＯＩ−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー４ｋｅＶ、注入量５×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっているシリコン酸化膜１８によって、ゲート電極となる多結晶シリコン膜１７およびゲート下のチャネル領域には不純物が注入されず、自己整合的にＮ型のエクステンション層３２が形成される。
【００７５】
同様に、Ｐ型のＳＯＩ−ＭＯＳＦＥＴに、例えばＢイオンを、加速エネルギー２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入し、Ｐ型のエクステンション層３３が形成される。
【００７６】
続いて、例えば窒素雰囲気中の１０５０℃のＲＴＡ（Rapid Thermal Anneal）により、注入された不純物を活性化かつ拡散させ、エクステンション層３２および３３とゲートとの距離を制御する。
【００７７】
このとき、あらかじめ堆積してあったゲート側壁のシリコン酸化膜２２がオフセットスペーサとして、イオン注入時におけるエクステンション層３２および３３とゲートとの距離を制御する役割を果たすことが可能である。
【００７８】
また、本実施の形態では、エクステンション層３２および３３を形成した後の熱負荷を減らすことが可能であるため、熱拡散によるエクステンション層の拡大を防ぎ、制御性良く形成することが可能となる。
【００７９】
さらには、高濃度のイオン注入によりエクステンション層３２および３３が非晶質化してしまったとしても、両脇のゲート直下のチャネル領域および半導体領域２６ａまたは２９ａは本工程の注入イオンが到達せず単結晶層であるため、これをシード層としてエクステンション層は単結晶化させることができ、外部抵抗の増大を防ぐことが可能である。
【００８０】
続いて、図２０に示すように、ＳＯＩ基板の全面に４０ｎｍ厚のシリコン窒化膜を堆積し、異方性エッチングを行うことで、ゲート脇にシリコン窒化膜からなるサイドウォール３４を形成する。このとき、積上げ層２４および２５と素子分離領域５との間にもサイドウォール３４が形成される。これは、後のシリサイド工程において、ＳＴＩ上に堆積されたＮｉ（ニッケル）が積上げ層にまで拡散し、過剰なシリサイド層を形成することを防ぐ役割を果たす。
【００８１】
続いて、ゲート保護膜のシリコン酸化膜１８を、例えばフッ酸洗浄により選択的に除去し、ゲートとなる多結晶シリコン膜１７を露出させる（図２１）。
【００８２】
続いて、例えばスパッタ法により金属膜、例えば２０ｎｍ厚のＮｉ膜をＳＯＩ基板の全面に被着（堆積）させ、３２０℃の熱処理によりシリコンと反応させシリサイド層を形成する。続いて、未反応のＮｉ膜を、例えば塩酸と過酸化水素水の混合水溶液により除去した後、５５０℃の熱処理を加えシリサイド層の位相を制御する。これにより、露出されていた多結晶シリコン膜１７からなるゲート電極の全領域およびＮ型およびＰ型の高濃度拡散層２６、２７、２９、３０の少なくとも上部領域にシリサイド層を形成し、フルシリサイド化されたゲート電極３５ａ、３５ｂ、シリサイド層３６、３７を形成する（図２２）。
【００８３】
前記シリサイド処理において、不純物未添加の多結晶シリコン膜１７は、ゲート絶縁膜１５および１６に接する領域まですべてシリサイド層（ゲート電極３５ａ、３５ｂ）に変換され、ゲート配線の低抵抗化と、そのシリサイド層の仕事関数によりＭＩＳＦＥＴの所望のしきい電圧値が実現される。また、多結晶シリコンゲート電極において問題となるゲート空乏化を抑制することが可能となる。
【００８４】
ＳＯＩ−ＭＩＳＦＥＴにおいては、図１６を参照して説明したように、積上げ層２４をゲート電極３５ａよりも高く形成してあるため、ソース・ドレインを構成する拡散層２６、２９上部のシリサイド層３６の下方境界面は、ゲート電極３５ａとゲート絶縁膜１５の界面よりも高く位置している。すなわち、シリサイド層３６は埋め込み絶縁層２に到達しないように形成されており、シリサイド層３６と拡散層２６、２９の接触面積を減少させることがなく、低い接触抵抗が実現できる。また、シリサイド層形成の熱処理において、シリサイド層が埋め込み絶縁層２に到達した後に起こりうる、ゲート下チャネル領域へのシリサイド層の異常拡散を妨げることが可能である。
【００８５】
一方のバルク−ＭＩＳＦＥＴにおいては、図１６を参照して説明したように、積上げ層２５はＳＯＩ−ＭＩＳＦＥＴのそれよりも低く形成されているため、シリサイド層３７の下方境界面は、シリコン基板１中に形成されていても良い。このとき、シリサイド層３７と拡散層２７、３０の境界面積は増加するため、さらなる接触抵抗の低減が可能である。
【００８６】
続いて、図２３に示すように、シリコン窒化膜からなるＣＥＳＬ（Contact Etch Stopper Layer）３８、シリコン酸化膜からなる層間絶縁膜３９の堆積と平坦化を行う。
【００８７】
続いて、ゲート、バックゲート、ソース・ドレインに至るコンタクト孔を形成することにより、前記図１〜図３に示す半導体装置構造が完成する。その後、図示は省略するが、金属膜の堆積とパターニングおよび配線間絶縁膜の堆積と平坦化研磨等を含む配線工程を経て、半導体装置が略完成する。
【００８８】
（実施の形態２）
本発明の実施の形態２である半導体装置の要部平面図は、例えば図１からなり、このときの図１のＡ−Ａ’線に沿った半導体基板の要部断面図は、図２４となる。
【００８９】
前記実施の形態１においては、一度の選択エピタキシャル成長工程によりＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの積上げ層を形成したが、実施の形態２では、選択エピタキシャル成長工程を２回行い、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴのそれぞれに対し、第１と第２の積上げ層を形成している点で相違する。
【００９０】
本実施の形態２におけるＳＯＩ−ＭＩＳＦＥＴにおいては、ゲート両側のサイドウォール３４直下に第１の積上げ層（最下層）４２が形成されている。このため、拡散層２６、２９は、２つ層が最下層の積上げ層４２から最上の積上げ層２４になるに従いゲート電極３５ａ側から離れるように設けられている。ＳＯＩ層３に加えてこの第１の積上げ層４２も導電領域となることから、ＳＯＩ−ＭＩＳＦＥＴの外部抵抗を更に低減することが可能であり、素子の高駆動電流化が可能である。また、この第１の積上げ層４２の膜厚を薄く形成することにより、ゲート電極３５ａとの間の寄生容量増加による、素子の高速性の劣化を防ぐことが可能である。
【００９１】
次に、前述のように構成された本実施の形態における半導体装置の製造方法の一例を図面を用いて工程順に説明する。説明の都合上、半導体基板、および半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施の形態に記載の導電型に限定されない。
【００９２】
基本的に前記実施の形態１に準じてゲートの形成を行った後（図１２）、図２５に示すように、１０ｎｍ厚のシリコン酸化膜２２、１０ｎｍ厚のシリコン窒化膜を、例えばＣＶＤ法により順に堆積し、シリコン酸化膜２２をストッパーとしてシリコン窒化膜を選択的に異方性エッチングすることで、シリコン窒化膜からなる薄いスペーサ層４４を形成する。
【００９３】
続いて、図２６に示すように、前記実施の形態１と同様に、選択エピタキシャル成長法によって積上げ層を形成するが、本実施の形態では成長時間を短くし、例えばＳＯＩ−ＭＩＳＦＥＴにおいて１０ｎｍ厚の薄い１段目の積上げ層（最下層）４２およびバルク−ＭＩＳＦＥＴにおいて６ｎｍ厚の薄い１段目の積上げ層（最下層）４３を形成する。
【００９４】
続いて、図２７に示すように、例えばＣＶＤ法により３０ｎｍ厚のシリコン窒化膜を堆積し、異方性エッチングすることで、シリコン窒化膜からなるサイドウォール２３を形成する。このとき、ＳＯＩ−ＭＩＳＦＥＴにおいては、ＳＯＩ層３上に１段目の積上げ層４２が形成され埋め込み絶縁層２までの膜厚が増加しているため、前記実施の形態１と相違して、ストッパーとなるシリコン酸化膜の堆積を省略してもよい。
【００９５】
続いて、図２８に示すように、前記実施の形態１と同様に、選択エピタキシャル成長により、上層となる積上げ層２４および２５を形成する。このとき、成長の下地となる半導体単結晶層は、１段目の積上げ層４２および４３となる。従って、１段目の積上げ層４２および４３に含まれる不純物濃度を、例えばイオン注入により調整しておくことで、図１５に示した不純物濃度に対する成長膜厚の依存性に基づき、本工程における成長膜厚をあらためて制御することが可能となる。
【００９６】
その後、前記実施の形態１の図１７〜２３を参照して説明した工程と同一の工程を経ることにより、図２４に示す半導体装置が略完成する。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
例えば、前記実施の形態では、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴとを混載した場合について説明したが、例えばＳＯＩ−ＭＩＳＦＥＴ同士、あるいはバルク−ＭＩＳＦＥＴ同士にも適用することができる。すなわち、例えば、ＳＯＩ−ＭＩＳＦＥＴ同士で異なる高さや不純物濃度の積上げ層を提供することができる。
【産業上の利用可能性】
【００９９】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施の形態である半導体装置を示す要部平面図である。
【図２】図１のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図９】図８と同一工程時の半導体装置の製造工程中の半導体基板の要部断面図である。
【図１０】図８および図９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１５】選択エピタキシャル成長法において、下地となる単結晶シリコン層に含まれる不純物濃度が異なる状態に対し、成長されるエピタキシャル膜の膜厚を、成長時間の関数として示した図である。
【図１６】図１４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２３】図２３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の製造工程中の半導体基板の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【符号の説明】
【０１０１】
１ シリコン基板（半導体基板）
２ 埋め込み絶縁層（絶縁層）
３ ＳＯＩ層（半導体層）
４ シリコン酸化膜
５ 素子分離領域
６ Ｐ型ウエル
７ 拡散層領域
８ Ｎ型ウエル
９ 拡散層領域
１０ フォトレジストパターン
１１ Ｐ型ウエル
１２ 拡散層領域
１３ Ｎ型ウエル
１４ 拡散層領域
１５ ゲート絶縁膜
１６ ゲート絶縁膜
１７ 多結晶シリコン膜
１８ シリコン酸化膜
１９ シリコン窒化膜
２０ エクステンション層（Ｎ型拡散層）
２１ エクステンション層（Ｐ型拡散層）
２２ シリコン酸化膜
２３ サイドウォール
２４ 積上げ層
２５ 積上げ層
２６ Ｎ型拡散層
２６ａ 半導体領域
２７ Ｎ型拡散層
２７ａ 半導体領域
２８ 拡散層不純物補償領域
２９ Ｐ型拡散層
２９ａ 半導体領域
３０ Ｐ型拡散層
３０ａ 半導体領域
３１ 拡散層不純物補償領域
３２ エクステンション層（Ｎ型拡散層）
３３ エクステンション層（Ｐ型拡散層）
３４ サイドウォール
３５ａ ゲート電極
３５ｂ ゲート電極
３６ シリサイド層
３７ シリサイド層
３８ ＣＥＳＬ
３９ 層間絶縁膜
４０ コンタクト孔
４１ バックゲートコンタクト電極
４２ 第１積上げ層（最下層）
４３ 第１積上げ層（最下層）
４４ スペーサ層
１００ ＳＯＩ領域
２００ バルク領域
３００ バックゲートコンタクト領域
【特許請求の範囲】
【請求項１】
第１領域と、前記第１領域の周辺の第２領域とを有する半導体基板と、
前記第１領域において前記半導体基板の主面に設けられた第１ＭＩＳＦＥＴと、
前記第２領域において前記半導体基板の主面に設けられた前記第１ＭＩＳＦＥＴより高耐圧の第２ＭＩＳＦＥＴとを有する半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記半導体基板に埋め込まれた絶縁層上の半導体層と、
前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第１ゲート電極の両側壁側の前記半導体層上に、前記半導体層からの高さが前記第１ゲート電極よりも高く設けられ、前記第１ＭＩＳＦＥＴの第１ソース・ドレインを構成する第１積上げ層と、
前記第１積上げ層下の前記半導体層に、前記第１積上げ層とともに前記第１ソース・ドレインを構成する第１半導体領域とを有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
前記第２ゲート電極の両側壁側の前記半導体基板上に設けられ、前記第２ＭＩＳＦＥＴの第２ソース・ドレインを構成する第２積上げ層と、
前記第２積上げ層下の前記半導体基板に、前記第２積上げ層とともに前記第２ソース・ドレインを構成する第２半導体領域とを有し、
前記第１積上げ層の厚さが、前記第２積上げ層の厚さよりも厚く、
前記第１ゲート電極および前記第２ゲート電極の全体がシリサイド化されており、
前記第１ソース・ドレインおよび前記第２ソース・ドレインの一部がシリサイド化されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁層の厚さが２０ｎｍ以下であり、
前記半導体層の厚さが２０ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１ソース・ドレインを構成する前記第１積上げ層と前記第１半導体領域のうち、前記第１積上げ層の上部または全体がシリサイド化されており、
前記第２ソース・ドレインを構成する前記第２積上げ層と前記第２半導体領域のうち、前記第２積上げ層の全体と前記第２半導体領域の上部がシリサイド化されていることを特徴とする半導体装置。
【請求項４】
請求項１または３記載の半導体装置において、
前記第１積上げ層は、複数の層が最下層から最上層になるに従い前記第１ゲート電極側から離れるように設けられていることを特徴とする半導体装置。
【請求項５】
請求項１または４記載の半導体装置において、
前記第１ゲート電極および第２ゲート電極は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、ＰａまたはＲｕのシリサイド化膜であることを特徴とする半導体装置。
【請求項６】
以下の工程を含む半導体装置の製造方法：
（ａ）第１ＭＩＳＦＥＴが形成される第１領域とその周辺の第２ＭＩＳＦＥＴが形成される第２領域とを有する半導体基板と、前記半導体基板に埋め込まれた絶縁層上の半導体層とからなる基板を準備する工程、
（ｂ）前記第２領域における前記半導体層および前記絶縁層を除去して、前記第２領域の前記半導体基板を露出する工程、
（ｃ）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第２領域の前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極の両側壁側の前記半導体基板に、前記半導体層より不純物濃度が高い第１エクステンション層を形成する工程、
（ｆ）前記工程（ｅ）の後、前記基板の全面に第１絶縁膜を堆積し、異方性エッチングすることによって、前記第１ゲート電極の両側壁および前記第２ゲート電極の両側壁に前記第１絶縁膜を残す工程、
（ｇ）前記工程（ｆ）の後、前記第１ゲート電極の両側壁側の前記半導体層上に、前記半導体層を下地とする選択エピタキシャル成長によって、第１積上げ層を形成する工程、
（ｈ）前記工程（ｆ）の後、前記第２ゲート電極の両側壁側の前記半導体基板上に、前記第１エクステンション層を下地とする選択エピタキシャル成長によって、第２積上げ層を形成する工程、
（ｉ）前記工程（ｇ）および（ｈ）の後、前記第１積上げ層およびその下の前記半導体層に第１不純物を注入して、前記第１不純物を拡散することにより、前記第１ＭＩＳＦＥＴの第１ソース・ドレインを構成する第１拡散層を形成する工程、
（ｊ）前記工程（ｇ）および（ｈ）の後、前記第２積上げ層およびその下の前記半導体基板に第２不純物を注入して、前記第２不純物を拡散することにより、前記第２ＭＩＳＦＥＴの第２ソース・ドレインを構成する第２拡散層を形成する工程、
（ｋ）前記工程（ｉ）および（ｊ）の後、前記第１絶縁膜を除去する工程、
（ｌ）前記第１ゲート電極の両側壁側の前記半導体層に、第２エクステンション層を形成する工程。
【請求項７】
更に以下の工程を含む請求項６記載の半導体装置の製造方法：
（ｍ）前記工程（ｌ）の後、前記基板の全面に第２絶縁膜を堆積し、異方性エッチングすることによって、前記第２ゲート電極の両側壁、前記第２ゲート電極、前記第１積上げ層および前記第２積上げ層の両側壁に前記第２絶縁膜を残す工程、
（ｎ）前記工程（ｍ）の後、前記基板の全面に金属膜を堆積し、熱処理を施すことによって、前記第１ゲート電極の全体、前記第２ゲート電極の全体、前記第１ソース・ドレインの一部および前記第２ソース・ドレインの一部をシリサイド化する工程。
【請求項８】
請求項６または７記載の半導体装置の製造方法において、
前記工程（ａ）では、前記絶縁層の厚さが２０ｎｍ以下であり、前記半導体層の厚さが２０ｎｍ以下である前記基板を準備することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７または８記載の半導体装置の製造方法において、
前記工程（ｎ）では、前記第１ソース・ドレインを構成する前記第１積上げ層の上部または全体をシリサイド化し、前記第２ソース・ドレインを構成する前記第２積上げ層の全体とその下の前記半導体基板をシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７または９記載の半導体装置の製造方法において、
前記工程（ｎ）では、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、ＰａまたはＲｕの前記金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１ＭＩＳＦＥＴが形成される第１領域とその周辺の第２ＭＩＳＦＥＴが形成される第２領域とを有する半導体基板と、前記半導体基板に埋め込まれた絶縁層上の半導体層とからなる基板を準備する工程、
（ｂ）前記第２領域における前記半導体層および前記絶縁層を除去して、前記第２領域の前記半導体基板を露出する工程、
（ｃ）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第２領域の前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極の両側壁側の前記半導体基板に、前記半導体層より不純物濃度が高い第１エクステンション層を形成する工程、
（ｆ）前記工程（ｅ）の後、前記基板の全面に第１絶縁膜を堆積し、異方性エッチングすることによって、前記第１ゲート電極の両側壁および前記第２ゲート電極の両側壁に前記第１絶縁膜を残す工程、
（ｇ）前記工程（ｆ）の後、前記第１ゲート電極の両側壁側の前記半導体層上に、前記半導体層を下地とする選択エピタキシャル成長によって、第１積上げ層を構成する第１最下層を形成する工程、
（ｈ）前記工程（ｆ）の後、前記第２ゲート電極の両側壁側の前記半導体基板上に、前記第１エクステンション層を下地とする選択エピタキシャル成長によって、第２積上げ層を構成する第２最下層を形成する工程、
（ｉ）前記工程（ｇ）および（ｈ）の後、前記基板の全面に第２絶縁膜を堆積し、異方性エッチングすることによって、前記第１ゲート電極の両側壁および前記第２ゲート電極の両側壁に前記第２絶縁膜を残す工程、
（ｊ）前記工程（ｉ）の後、前記第１ゲート電極の両側壁側の前記第１最下層上に、前記第１最下層を下地とする選択エピタキシャル成長によって、前記第１積上げ層を構成する第１上層を形成する工程、
（ｋ）前記工程（ｉ）の後、前記第２ゲート電極の両側壁側の前記第２最下層上に、前記第２最下層を下地とする選択エピタキシャル成長によって、前記第２積上げ層を構成する第２上層を形成する工程、
（ｌ）前記工程（ｊ）および（ｋ）の後、前記第１積上げ層およびその下の前記半導体層に第１不純物を注入して、前記第１不純物を拡散することにより、前記第１ＭＩＳＦＥＴの第１ソース・ドレインを構成する第１拡散層を形成する工程、
（ｍ）前記工程（ｊ）および（ｋ）の後、前記第２積上げ層およびその下の前記半導体基板に第２不純物を注入して、前記第２不純物を拡散することにより、前記第２ＭＩＳＦＥＴの第２ソース・ドレインを構成する第２拡散層を形成する工程、
（ｎ）前記工程（ｌ）および（ｍ）の後、前記第２絶縁膜および前記第１絶縁膜を除去する工程、
（ｏ）前記第１ゲート電極の両側壁側の前記半導体層に、第２エクステンション層を形成する工程。
【請求項１２】
更に以下の工程を含む請求項１１記載の半導体装置の製造方法：
（ｐ）前記工程（ｏ）の後、前記基板の全面に第３絶縁膜を堆積し、異方性エッチングすることによって、前記第２ゲート電極の両側壁、前記第２ゲート電極、前記第１積上げ層および前記第２積上げ層の両側壁に前記第３絶縁膜を残す工程、
（ｑ）前記工程（ｐ）の後、前記基板の全面に金属膜を堆積し、熱処理を施すことによって、前記第１ゲート電極の全体、前記第２ゲート電極の全体、前記第１ソース・ドレインの一部および前記第２ソース・ドレインの一部をシリサイド化する工程。
【請求項１３】
請求項１１または１２記載の半導体装置の製造方法において、
前記工程（ａ）では、前記絶縁層の厚さが２０ｎｍ以下であり、前記半導体層の厚さが２０ｎｍ以下である前記基板を準備することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３記載の半導体装置の製造方法において、
前記工程（ｑ）では、前記第１ソース・ドレインを構成する前記第１積上げ層の上部または全体をシリサイド化し、前記第２ソース・ドレインを構成する前記第２積上げ層の全体とその下の前記半導体基板をシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２または１４記載の半導体装置の製造方法において、
前記工程（ｑ）では、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、ＰａまたはＲｕの前記金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１】
第１領域と、前記第１領域の周辺の第２領域とを有する半導体基板と、
前記第１領域において前記半導体基板の主面に設けられた第１ＭＩＳＦＥＴと、
前記第２領域において前記半導体基板の主面に設けられた前記第１ＭＩＳＦＥＴより高耐圧の第２ＭＩＳＦＥＴとを有する半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記半導体基板に埋め込まれた絶縁層上の半導体層と、
前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第１ゲート電極の両側壁側の前記半導体層上に、前記半導体層からの高さが前記第１ゲート電極よりも高く設けられ、前記第１ＭＩＳＦＥＴの第１ソース・ドレインを構成する第１積上げ層と、
前記第１積上げ層下の前記半導体層に、前記第１積上げ層とともに前記第１ソース・ドレインを構成する第１半導体領域とを有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
前記第２ゲート電極の両側壁側の前記半導体基板上に設けられ、前記第２ＭＩＳＦＥＴの第２ソース・ドレインを構成する第２積上げ層と、
前記第２積上げ層下の前記半導体基板に、前記第２積上げ層とともに前記第２ソース・ドレインを構成する第２半導体領域とを有し、
前記第１積上げ層の厚さが、前記第２積上げ層の厚さよりも厚く、
前記第１ゲート電極および前記第２ゲート電極の全体がシリサイド化されており、
前記第１ソース・ドレインおよび前記第２ソース・ドレインの一部がシリサイド化されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁層の厚さが２０ｎｍ以下であり、
前記半導体層の厚さが２０ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１ソース・ドレインを構成する前記第１積上げ層と前記第１半導体領域のうち、前記第１積上げ層の上部または全体がシリサイド化されており、
前記第２ソース・ドレインを構成する前記第２積上げ層と前記第２半導体領域のうち、前記第２積上げ層の全体と前記第２半導体領域の上部がシリサイド化されていることを特徴とする半導体装置。
【請求項４】
請求項１または３記載の半導体装置において、
前記第１積上げ層は、複数の層が最下層から最上層になるに従い前記第１ゲート電極側から離れるように設けられていることを特徴とする半導体装置。
【請求項５】
請求項１または４記載の半導体装置において、
前記第１ゲート電極および第２ゲート電極は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、ＰａまたはＲｕのシリサイド化膜であることを特徴とする半導体装置。
【請求項６】
以下の工程を含む半導体装置の製造方法：
（ａ）第１ＭＩＳＦＥＴが形成される第１領域とその周辺の第２ＭＩＳＦＥＴが形成される第２領域とを有する半導体基板と、前記半導体基板に埋め込まれた絶縁層上の半導体層とからなる基板を準備する工程、
（ｂ）前記第２領域における前記半導体層および前記絶縁層を除去して、前記第２領域の前記半導体基板を露出する工程、
（ｃ）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第２領域の前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極の両側壁側の前記半導体基板に、前記半導体層より不純物濃度が高い第１エクステンション層を形成する工程、
（ｆ）前記工程（ｅ）の後、前記基板の全面に第１絶縁膜を堆積し、異方性エッチングすることによって、前記第１ゲート電極の両側壁および前記第２ゲート電極の両側壁に前記第１絶縁膜を残す工程、
（ｇ）前記工程（ｆ）の後、前記第１ゲート電極の両側壁側の前記半導体層上に、前記半導体層を下地とする選択エピタキシャル成長によって、第１積上げ層を形成する工程、
（ｈ）前記工程（ｆ）の後、前記第２ゲート電極の両側壁側の前記半導体基板上に、前記第１エクステンション層を下地とする選択エピタキシャル成長によって、第２積上げ層を形成する工程、
（ｉ）前記工程（ｇ）および（ｈ）の後、前記第１積上げ層およびその下の前記半導体層に第１不純物を注入して、前記第１不純物を拡散することにより、前記第１ＭＩＳＦＥＴの第１ソース・ドレインを構成する第１拡散層を形成する工程、
（ｊ）前記工程（ｇ）および（ｈ）の後、前記第２積上げ層およびその下の前記半導体基板に第２不純物を注入して、前記第２不純物を拡散することにより、前記第２ＭＩＳＦＥＴの第２ソース・ドレインを構成する第２拡散層を形成する工程、
（ｋ）前記工程（ｉ）および（ｊ）の後、前記第１絶縁膜を除去する工程、
（ｌ）前記第１ゲート電極の両側壁側の前記半導体層に、第２エクステンション層を形成する工程。
【請求項７】
更に以下の工程を含む請求項６記載の半導体装置の製造方法：
（ｍ）前記工程（ｌ）の後、前記基板の全面に第２絶縁膜を堆積し、異方性エッチングすることによって、前記第２ゲート電極の両側壁、前記第２ゲート電極、前記第１積上げ層および前記第２積上げ層の両側壁に前記第２絶縁膜を残す工程、
（ｎ）前記工程（ｍ）の後、前記基板の全面に金属膜を堆積し、熱処理を施すことによって、前記第１ゲート電極の全体、前記第２ゲート電極の全体、前記第１ソース・ドレインの一部および前記第２ソース・ドレインの一部をシリサイド化する工程。
【請求項８】
請求項６または７記載の半導体装置の製造方法において、
前記工程（ａ）では、前記絶縁層の厚さが２０ｎｍ以下であり、前記半導体層の厚さが２０ｎｍ以下である前記基板を準備することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７または８記載の半導体装置の製造方法において、
前記工程（ｎ）では、前記第１ソース・ドレインを構成する前記第１積上げ層の上部または全体をシリサイド化し、前記第２ソース・ドレインを構成する前記第２積上げ層の全体とその下の前記半導体基板をシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７または９記載の半導体装置の製造方法において、
前記工程（ｎ）では、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、ＰａまたはＲｕの前記金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１ＭＩＳＦＥＴが形成される第１領域とその周辺の第２ＭＩＳＦＥＴが形成される第２領域とを有する半導体基板と、前記半導体基板に埋め込まれた絶縁層上の半導体層とからなる基板を準備する工程、
（ｂ）前記第２領域における前記半導体層および前記絶縁層を除去して、前記第２領域の前記半導体基板を露出する工程、
（ｃ）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第２領域の前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極の両側壁側の前記半導体基板に、前記半導体層より不純物濃度が高い第１エクステンション層を形成する工程、
（ｆ）前記工程（ｅ）の後、前記基板の全面に第１絶縁膜を堆積し、異方性エッチングすることによって、前記第１ゲート電極の両側壁および前記第２ゲート電極の両側壁に前記第１絶縁膜を残す工程、
（ｇ）前記工程（ｆ）の後、前記第１ゲート電極の両側壁側の前記半導体層上に、前記半導体層を下地とする選択エピタキシャル成長によって、第１積上げ層を構成する第１最下層を形成する工程、
（ｈ）前記工程（ｆ）の後、前記第２ゲート電極の両側壁側の前記半導体基板上に、前記第１エクステンション層を下地とする選択エピタキシャル成長によって、第２積上げ層を構成する第２最下層を形成する工程、
（ｉ）前記工程（ｇ）および（ｈ）の後、前記基板の全面に第２絶縁膜を堆積し、異方性エッチングすることによって、前記第１ゲート電極の両側壁および前記第２ゲート電極の両側壁に前記第２絶縁膜を残す工程、
（ｊ）前記工程（ｉ）の後、前記第１ゲート電極の両側壁側の前記第１最下層上に、前記第１最下層を下地とする選択エピタキシャル成長によって、前記第１積上げ層を構成する第１上層を形成する工程、
（ｋ）前記工程（ｉ）の後、前記第２ゲート電極の両側壁側の前記第２最下層上に、前記第２最下層を下地とする選択エピタキシャル成長によって、前記第２積上げ層を構成する第２上層を形成する工程、
（ｌ）前記工程（ｊ）および（ｋ）の後、前記第１積上げ層およびその下の前記半導体層に第１不純物を注入して、前記第１不純物を拡散することにより、前記第１ＭＩＳＦＥＴの第１ソース・ドレインを構成する第１拡散層を形成する工程、
（ｍ）前記工程（ｊ）および（ｋ）の後、前記第２積上げ層およびその下の前記半導体基板に第２不純物を注入して、前記第２不純物を拡散することにより、前記第２ＭＩＳＦＥＴの第２ソース・ドレインを構成する第２拡散層を形成する工程、
（ｎ）前記工程（ｌ）および（ｍ）の後、前記第２絶縁膜および前記第１絶縁膜を除去する工程、
（ｏ）前記第１ゲート電極の両側壁側の前記半導体層に、第２エクステンション層を形成する工程。
【請求項１２】
更に以下の工程を含む請求項１１記載の半導体装置の製造方法：
（ｐ）前記工程（ｏ）の後、前記基板の全面に第３絶縁膜を堆積し、異方性エッチングすることによって、前記第２ゲート電極の両側壁、前記第２ゲート電極、前記第１積上げ層および前記第２積上げ層の両側壁に前記第３絶縁膜を残す工程、
（ｑ）前記工程（ｐ）の後、前記基板の全面に金属膜を堆積し、熱処理を施すことによって、前記第１ゲート電極の全体、前記第２ゲート電極の全体、前記第１ソース・ドレインの一部および前記第２ソース・ドレインの一部をシリサイド化する工程。
【請求項１３】
請求項１１または１２記載の半導体装置の製造方法において、
前記工程（ａ）では、前記絶縁層の厚さが２０ｎｍ以下であり、前記半導体層の厚さが２０ｎｍ以下である前記基板を準備することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３記載の半導体装置の製造方法において、
前記工程（ｑ）では、前記第１ソース・ドレインを構成する前記第１積上げ層の上部または全体をシリサイド化し、前記第２ソース・ドレインを構成する前記第２積上げ層の全体とその下の前記半導体基板をシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２または１４記載の半導体装置の製造方法において、
前記工程（ｑ）では、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、ＰａまたはＲｕの前記金属膜を堆積することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００９−９４３６９（Ｐ２００９−９４３６９Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００７−２６５０３７（Ｐ２００７−２６５０３７）
【出願日】平成１９年１０月１１日（２００７．１０．１１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成１９年１０月１１日（２００７．１０．１１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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