半導体集積回路装置およびその製造方法
【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造方法に関し、特にディジタル回路、アナログ回路および高耐圧回路を混載するパワーＩＣに適用して好適な半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、パワーＩＣに搭載されているロジック回路は小規模なものであり、メモリやロジックＬＳＩのような微細化プロセスは不要であった。しかし、近年、パワーＩＣに対するパワーマネージメントの分野などでは、電圧監視や充電機能の高性能化に伴い、ＣＰＵなどにより自己補正する必要が生じている。そのため、パワーＩＣに大規模なロジック回路を搭載する必要がある。
【０００３】一般に、メモリやロジックＬＳＩなどでは、高集積化のため、チャネル長が１μｍよりも短いサブミクロンＭＯＳトランジスタが用いられている。このような短チャネル型のＭＯＳトランジスタでは、ソース領域とドレイン領域との間のパンチスルーを抑制するため、パンチスルーストッパー層が設けられている。パンチスルーストッパー層を備えた半導体集積回路装置については、特開昭６１−１９０９８３号公報に記載されている。
【０００４】また、特開昭６０−１０７８０号公報には、パンチスルーストッパー層をイオン注入法により形成する方法が記載されている。また、特開昭６０−１０５２７７号公報には、ドレイン領域近傍での電界集中を緩和するため、ＰポケットつきのＬＤＤ構造を採用したＭＯＳトランジスタの製造方法が記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述したパンチスルーストッパー層を備えたサブミクロンＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードおよび拡散抵抗などと一緒に同一基板上に集積する場合、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードおよび拡散抵抗などにもパンチスルーストッパー層が形成されると、その拡散層の表面濃度のばらつきに起因してアナログＣＭＯＳトランジスタのしきい値電圧の精度が低下したり、高耐圧ＭＯＳトランジスタの耐圧が低下するなどの不具合を引き起こすという問題点がある。
【０００６】本発明は、上記問題点に鑑みてなされたものであって、サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載した半導体集積回路装置を提供することを目的とする。
【０００７】また、本発明の他の目的は、サブミクロンＣＭＯＳトランジスタ、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などを、それぞれの特性を劣化させることなく、同一基板上に混載することが可能な半導体集積回路装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため、本発明にかかる半導体集積回路装置は、半導体基板の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクし、サブミクロンＣＭＯＳトランジスタを形成する領域を露出させてたとえばイオン注入をおこなうことによって、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域にパンチスルーストッパー領域が形成されるのを防ぐ。
【０００９】この発明によれば、同一の半導体基板上に、パンチスルーストッパー領域を備えたサブミクロンＣＭＯＳトランジスタと、パンチスルーストッパー領域のないアナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗とが形成される。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態にかかる半導体集積回路装置について図面を参照しつつ詳細に説明する。
【００１１】実施の形態１．図１は、本発明の実施の形態１にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタル回路を構成するディジタルＣＭＯＳトランジスタと、アナログ回路を構成するアナログＣＭＯＳトランジスタとが形成されたものである。ただし、図１では、それぞれディジタルＮＭＯＳトランジスタ１０１（同図左側）とアナログＮＭＯＳトランジスタ１０２（同図右側）が示されており、ＰＭＯＳトランジスタについては省略している。
【００１２】ディジタルＮＭＯＳトランジスタ１０１は、Ｐ型の半導体基板１の一主面側に設けられたフィールド酸化膜２と、フィールド酸化膜２に囲まれた素子形成領域において半導体基板１の一主面側に設けられたＰウェル領域３を備えている。Ｐウェル領域３において半導体基板１の一主面側には、表面濃度が５×１０16〜２×１０17／ｃｍ3程度のＰ-パンチスルーストッパー領域４が設けられている。このＰ-パンチスルーストッパー領域４において半導体基板１の一主面側には、Ｎ+ソース領域５、ソース側のＮ-ＬＤＤ領域６、Ｐ-チャネル形成領域７、ドレイン側のＮ−ＬＤＤ領域８およびＮ+ドレイン領域９が設けられている。
【００１３】また、Ｐ-チャネル形成領域７上にはゲート絶縁膜１０を介してゲートポリシリコン１１が形成されている。ゲートポリシリコン１１の側部にはスペーサ酸化膜１２が形成されている。ソース電極１３、ゲート電極１４およびドレイン電極１５は、層間絶縁膜１６に開口されたコンタクト穴を介して、それぞれＮ+ソース領域５、ゲートポリシリコン１１およびＮ+ドレイン領域９に電気的に接続されている。さらにその上には、図示しない配線やパッシベーション膜などが積層される。
【００１４】上述した構成のディジタルＮＭＯＳトランジスタ１０１とともにディジタルＣＭＯＳトランジスタを構成するディジタルＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成はディジタルＮＭＯＳトランジスタ１０１と同様である。ただし、上述したディジタルＮＭＯＳトランジスタ１０１に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００１５】上述した構成のディジタルＣＭＯＳトランジスタにおいては、たとえば最小チャネル長は０．６μｍ程度である。また、しきい値電圧は０．８Ｖ程度である。このディジタルＣＭＯＳトランジスタはロジック回路に使用される。
【００１６】アナログＮＭＯＳトランジスタ１０２は、Ｐ型の半導体基板１の一主面側に設けられたフィールド酸化膜２２と、フィールド酸化膜２２に囲まれた素子形成領域において半導体基板１の一主面側に設けられたＰウェル領域２３を備えている。Ｐウェル領域２３において半導体基板１の一主面側には、Ｎ+ソース領域２５、ソース側のＮ−ＬＤＤ領域２６、Ｐ-チャネル形成領域２７、ドレイン側のＮ-ＬＤＤ領域２８およびＮ+ドレイン領域２９が設けられている。
【００１７】また、Ｐ-チャネル形成領域２７上にはゲート絶縁膜３０を介してゲートポリシリコン３１が形成されている。ゲートポリシリコン３１の側部にはスペーサ酸化膜３２が形成されている。ソース電極３３、ゲート電極３４およびドレイン電極３５は、層間絶縁膜３６に開口されたコンタクト穴を介してそれぞれＮ+ソース領域２５、ゲートポリシリコン３１およびＮ+ドレイン領域２９に電気的に接続されている。さらにその上には、図示しない配線やパッシベーション膜などが積層される。
【００１８】上述した構成のアナログＮＭＯＳトランジスタ１０２とともにアナログＣＭＯＳトランジスタを構成するアナログＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成はアナログＮＭＯＳトランジスタ１０２と同様である。ただし、上述したアナログＮＭＯＳトランジスタ１０２に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００１９】上述した構成のアナログＣＭＯＳトランジスタにおいては、たとえば最小チャネル長は１．０μｍ程度である。また、しきい値電圧はディジタルＣＭＯＳトランジスタよりも低く、０．６Ｖ程度である。このアナログＣＭＯＳトランジスタは、基準電圧回路、バイアス回路または各種オペアンプ回路など、しきい値電圧の高精度が要求される回路に使用される。そのため、ゲートポリシリコン３１の加工バラツキなどをできるだけ抑制する必要があるので、ゲート長は４μｍ程度以上である。したがって、アナログＣＭＯＳトランジスタにおいては微細化は不要である。
【００２０】つぎに、実施の形態１にかかる半導体集積回路装置の製造プロセスについて説明する。図２および図３は、実施の形態１にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図２に示すように、半導体基板１の一主面側にＰウェル領域３，２３、フィールド酸化膜２，２２およびゲート絶縁膜１０，３０をそれぞれ公知の方法により形成する。
【００２１】つづいて、アナログＮＭＯＳトランジスタ１０２の形成領域を被覆し、かつディジタルＮＭＯＳトランジスタ１０１の形成領域に対応する窓のパターンを有するマスク（図示せず）を用いて、イオン注入法によりディジタルＮＭＯＳトランジスタ１０１の形成領域にのみＰ-パンチスルーストッパー領域４を形成する。さらに、イオン注入法によりＰ-チャネル形成領域７，２７を形成する。ここまでの状態が図２に示されている。
【００２２】つづいて、図３に示すように、ゲートポリシリコン１１，３１を形成し、これらゲートポリシリコン１１，３１をマスクとしたセルフアラインにて、イオン注入法によりＮ−ＬＤＤ領域６，８，２６，２８を形成する。つづいて、ゲートポリシリコン１１，３１のそれぞれの側部にスペーサ酸化膜１２，３２を形成し、これらスペーサ酸化膜１２，３２をそれぞれマスクとしたセルフアラインにて、イオン注入法によりＮ+ソース領域５，２５およびＮ+ドレイン領域９，２９を形成する。なお、Ｐ-パンチスルーストッパー領域４を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図３に示されている。
【００２３】つづいて、層間絶縁膜１６（層間絶縁膜３６と同じ）を積層し、コンタクト穴を開口する。そして、ソース電極１３，３３、ゲート電極１４，３４およびドレイン電極１５，３５をそれぞれパターニングして形成し、図１に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００２４】上述した実施の形態１によれば、同一の半導体基板１上に、パンチスルーストッパー領域４を備えたディジタルＮＭＯＳトランジスタ１０１と、パンチスルーストッパー領域のないアナログＮＭＯＳトランジスタ１０２とが形成されるので、アナログＮＭＯＳトランジスタ１０２においてバラツキ要因となる拡散層を１層減らすことができる。したがって、アナログＮＭＯＳトランジスタ１０２のしきい値電圧の精度低下を防ぐことができる。また、アナログＮＭＯＳトランジスタ１０２のしきい値電圧を低く設定することができる。ディジタルＰＭＯＳトランジスタおよびアナログＰＭＯＳトランジスタにおいても同様である。
【００２５】実施の形態２．図４は、本発明の実施の形態２にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタルＣＭＯＳトランジスタを構成するディジタルＮＭＯＳトランジスタ１１１（同図左側）およびディジタルＰＭＯＳトランジスタ（図示省略）と、アナログＣＭＯＳトランジスタを構成するアナログＮＭＯＳトランジスタ１０２（同図右側）およびアナログＰＭＯＳトランジスタ（図示省略）とが形成されたものである。なお、実施の形態１と同じ構成については同一の符号を付してその説明を省略する。
【００２６】ディジタルＮＭＯＳトランジスタ１１１は、Ｐ型の半導体基板１の一主面側にフィールド酸化膜２、Ｐウェル領域３、Ｐ-パンチスルーストッパー領域４１、Ｎ+ソース領域５、ソース側のＮ−ＬＤＤ領域６、Ｐ-チャネル形成領域７、ドレイン側のＮ−ＬＤＤ領域８、Ｎ+ドレイン領域９、ゲート絶縁膜１０、ゲートポリシリコン１１、スペーサ酸化膜１２、層間絶縁膜１６、ソース電極１３、ゲート電極１４、およびドレイン電極１５を有する。
【００２７】Ｐ-パンチスルーストッパー領域４１は、その表面濃度が５×１０16〜２×１０17／ｃｍ3程度で、かつＮ−ＬＤＤ領域６，８を囲うポケット構造となっている。また、ディジタルＰＭＯＳトランジスタは、Ｐ型の半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成はディジタルＮＭＯＳトランジスタ１１１の説明においてＰとＮを読み替えた構成となる。
【００２８】上述した構成のディジタルＣＭＯＳトランジスタにおいては、たとえば最小チャネル長は０．６μｍ程度である。また、しきい値電圧は０．８Ｖ程度である。このディジタルＣＭＯＳトランジスタはロジック回路に使用される。
【００２９】実施の形態１と同様に、アナログＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は実施の形態１中のアナログＮＭＯＳトランジスタ１０２の説明においてＰとＮを読み替えた構成となる。
【００３０】つぎに、実施の形態２にかかる半導体集積回路装置の製造プロセスについて説明する。図５および図６は、実施の形態２にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図５に示すように、半導体基板１の一主面側にＰウェル領域３，２３、フィールド酸化膜２，２２およびゲート絶縁膜１０，３０をそれぞれ公知の方法により形成する。
【００３１】つづいて、イオン注入法によりＰ-チャネル形成領域７，２７を形成した後、ゲートポリシリコン１１，３１を形成する。そして、ディジタルＮＭＯＳトランジスタ１１１の形成領域にのみ、ゲートポリシリコン１１をマスクとしたセルフアラインにて、イオン注入法によりポケット構造のＰ-パンチスルーストッパー領域４１を形成する。その際、アナログＮＭＯＳトランジスタ１０２の形成領域に不純物が打ち込まれないようにマスクしておく。ここまでの状態が図５に示されている。
【００３２】つづいて、図６に示すように、ゲートポリシリコン１１，３１をマスクとしたセルフアラインにて、イオン注入法によりＮ−ＬＤＤ領域６，８，２６，２８を形成し、以後、実施の形態１と同様にしてスペーサ酸化膜１２，３２、Ｎ+ソース領域５，２５およびＮ+ドレイン領域９，２９を形成する。Ｐ-パンチスルーストッパー領域４１を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図６に示されている。
【００３３】しかる後、実施の形態１と同様にして、層間絶縁膜１６，３６、ソース電極１３，３３、ゲート電極１４，３４およびドレイン電極１５，３５を形成し、図４に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００３４】上述した実施の形態２によれば、同一の半導体基板１上に、パンチスルーストッパー領域４１を備えたディジタルＮＭＯＳトランジスタ１１１と、パンチスルーストッパー領域のないアナログＮＭＯＳトランジスタ１０２とが形成されるので、アナログＮＭＯＳトランジスタ１０２においてバラツキ要因となる拡散層を１層減らすことができる。したがって、アナログＮＭＯＳトランジスタ１０２のしきい値電圧の精度低下を防ぐことができる。また、アナログＮＭＯＳトランジスタ１０２のしきい値電圧を低く設定することができる。ディジタルＰＭＯＳトランジスタおよびアナログＰＭＯＳトランジスタにおいても同様である。
【００３５】実施の形態３．図７は、本発明の実施の形態３にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタル回路を構成するディジタルＣＭＯＳトランジスタと、高耐圧回路を構成する高耐圧ＣＭＯＳトランジスタとが形成されたものである。ただし、図７では、それぞれディジタルＮＭＯＳトランジスタ１０１（同図左側）と高耐圧ＮＭＯＳトランジスタ１２２（同図右側）が示されており、ＰＭＯＳトランジスタについては省略している。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００３６】高耐圧ＮＭＯＳトランジスタ１２２は、Ｐ型の半導体基板１の一主面側に設けられたフィールド酸化膜５２と、フィールド酸化膜５２に囲まれた素子形成領域において半導体基板１の一主面側に設けられたＰウェル領域５３を備えている。Ｐウェル領域５３において半導体基板１の一主面側には、Ｎ+ソース領域５５、ソース側のＮ-ＬＤＤ領域５６、Ｐ-チャネル形成領域５７およびＮ-オフセットドレイン領域６７が設けられている。Ｎ-オフセットドレイン領域６７において半導体基板１の一主面側には、選択酸化（ＬＯＣＯＳ）領域６８によりＰ-チャネル形成領域５７から隔絶されたＮ+ドレイン領域５９が設けられている。
【００３７】また、Ｐ-チャネル形成領域５７上にはゲート絶縁膜６０を介してゲートポリシリコン６１が形成されている。ゲートポリシリコン６１の側部にはスペーサ酸化膜６２が形成されている。ソース電極６３、ゲート電極６４およびドレイン電極６５は、層間絶縁膜６６に開口されたコンタクト穴を介してそれぞれＮ+ソース領域５５、ゲートポリシリコン６１およびＮ+ドレイン領域５９に電気的に接続されている。さらにその上には、図示しない配線やパッシベーション膜などが積層される。
【００３８】上述した構成の高耐圧ＮＭＯＳトランジスタ１２２とともに高耐圧ＣＭＯＳトランジスタを構成する高耐圧ＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は高耐圧ＮＭＯＳトランジスタ１２２と同様である。ただし、上述した高耐圧ＮＭＯＳトランジスタ１２２に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００３９】上述した構成の高耐圧ＣＭＯＳトランジスタにおいては、その不純物濃度およびｘｊは、要求される耐圧に応じて決まる。たとえば、耐圧が３０Ｖ〜６０Ｖクラスでは、ｘｊは１μｍ程度であり、表面濃度は１×１０17／ｃｍ3程度である。
【００４０】実施の形態１と同様に、ディジタルＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は実施の形態１中のディジタルＮＭＯＳトランジスタ１０１の説明においてＰとＮを読み替えた構成となる。
【００４１】つぎに、実施の形態３にかかる半導体集積回路装置の製造プロセスについて説明する。図８および図９は、実施の形態３にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図８に示すように、半導体基板１の一主面側にＰウェル領域３，５３、Ｎ-オフセットドレイン領域６７、フィールド酸化膜２，５２と選択酸化（ＬＯＣＯＳ）領域６８、およびゲート絶縁膜１０，６０をそれぞれ公知の方法により形成する。
【００４２】つづいて、高耐圧ＮＭＯＳトランジスタ１２２の形成領域を被覆し、かつディジタルＮＭＯＳトランジスタ１０１の形成領域に対応する窓のパターンを有するマスク（図示せず）を用いて、イオン注入法によりディジタルＮＭＯＳトランジスタ１０１の形成領域にのみＰ-パンチスルーストッパー領域４を形成する。さらに、イオン注入法によりＰ-チャネル形成領域７，５７を形成する。ここまでの状態が図８に示されている。
【００４３】つづいて、図９に示すように、ゲートポリシリコン１１，６１を形成し、これらゲートポリシリコン１１，６１をマスクとしたセルフアラインにて、イオン注入法によりＮ−ＬＤＤ領域６，８，５６を形成する。つづいて、ゲートポリシリコン１１，６１のそれぞれの側部にスペーサ酸化膜１２，６２を形成し、これらスペーサ酸化膜１２，６２をそれぞれマスクとしたセルフアラインにて、イオン注入法によりＮ+ソース領域５，５５およびＮ+ドレイン領域９を形成する。
【００４４】このとき、Ｎ+ドレイン領域５９の形成領域にもイオン注入がおこなわれ、それによってＮ+ドレイン領域５９が形成される。なお、Ｐ-パンチスルーストッパー領域４を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図９に示されている。
【００４５】つづいて、層間絶縁膜１６（層間絶縁膜６６と同じ）を積層し、それにコンタクト穴を開口して、ソース電極１３，６３、ゲート電極１４，６４およびドレイン電極１５，６５を形成し、図７に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００４６】上述した実施の形態３によれば、同一の半導体基板１上に、パンチスルーストッパー領域４を備えたディジタルＮＭＯＳトランジスタ１０１と、パンチスルーストッパー領域のない高耐圧ＮＭＯＳトランジスタ１２２とが形成されるので、高耐圧ＮＭＯＳトランジスタ１２２の耐圧の低下を防ぐことができる。ディジタルＰＭＯＳトランジスタおよび高耐圧ＰＭＯＳトランジスタにおいても同様である。
【００４７】なお、実施の形態３において、ディジタルＮＭＯＳトランジスタ１０１のパンチスルーストッパー領域４を、実施の形態２と同様に、ゲートポリシリコン１１をマスクとしたセルフアラインで形成し、ポケット構造とすることもできる。
【００４８】実施の形態４．図１０は、本発明の実施の形態４にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタル回路を構成するディジタルＣＭＯＳトランジスタと、高耐圧回路を構成する高耐圧ＣＭＯＳトランジスタとが形成されたものである。
【００４９】ただし、図１０では、それぞれディジタルＮＭＯＳトランジスタ１０１（同図左側）と高耐圧ＮＭＯＳトランジスタ１３２（同図右側）が示されており、ＰＭＯＳトランジスタについては省略している。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００５０】高耐圧ＮＭＯＳトランジスタ１３２は、実施の形態３にかかる半導体集積回路装置の高耐圧ＮＭＯＳトランジスタ１２２のソース部にＰ-パンチスルーストッパー領域７１を追加した構成となっている。したがって、実施の形態３と同じ構成については同一の符号を付して説明を省略する。Ｐ-パンチスルーストッパー領域７１は、Ｐウェル領域５３において半導体基板１の一主面側で、かつＮ+ソース領域５５およびソース側のＮ−ＬＤＤ領域５６を囲うように形成されている。
【００５１】上述した構成の高耐圧ＮＭＯＳトランジスタ１３２とともに高耐圧ＣＭＯＳトランジスタを構成する高耐圧ＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は高耐圧ＮＭＯＳトランジスタ１３２と同様である。ただし、上述した高耐圧ＮＭＯＳトランジスタ１３２に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００５２】上述した構成の高耐圧ＣＭＯＳトランジスタの不純物濃度およびｘｊは、要求される耐圧に応じて決まるが、たとえば、耐圧が３０Ｖ〜６０Ｖクラスでは、ｘｊは１μｍ程度であり、表面濃度は１×１０17／ｃｍ3程度である。
【００５３】実施の形態１と同様に、ディジタルＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は実施の形態１中のディジタルＮＭＯＳトランジスタ１０１の説明においてＰとＮを読み替えた構成となる。
【００５４】つぎに、実施の形態４にかかる半導体集積回路装置の製造プロセスについて説明する。図１１および図１２は、実施の形態４にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図１１に示すように、半導体基板１の一主面側にＰウェル領域３，５３、Ｎ-オフセットドレイン領域６７、フィールド酸化膜２，５２と選択酸化（ＬＯＣＯＳ）領域６８、およびゲート絶縁膜１０，６０をそれぞれ公知の方法により形成する。
【００５５】つづいて、高耐圧ＮＭＯＳトランジスタ１３２のドレイン形成領域を被覆し、かつ高耐圧ＮＭＯＳトランジスタ１３２のソース形成領域とディジタルＮＭＯＳトランジスタ１０１の形成領域に対応する窓のパターンを有するマスク（図示せず）を用いて、イオン注入法により、高耐圧ＮＭＯＳトランジスタ１３２のソース形成領域にＰ-パンチスルーストッパー領域７１を形成するとともに、ディジタルＮＭＯＳトランジスタ１０１の形成領域にＰ-パンチスルーストッパー領域４を形成する。さらに、イオン注入法によりＰ-チャネル形成領域７，５７を形成する。ここまでの状態が図１１に示されている。
【００５６】つづいて、図１２に示すように、ゲートポリシリコン１１，６１を形成し、これらゲートポリシリコン１１，６１をマスクとしたセルフアラインにて、イオン注入法によりＮ-ＬＤＤ領域６，８，５６を形成する。つづいて、ゲートポリシリコン１１，６１のそれぞれの側部にスペーサ酸化膜１２，６２を形成し、これらスペーサ酸化膜１２，６２をそれぞれマスクとしたセルフアラインにて、イオン注入法によりＮ+ソース領域５，５５およびＮ+ドレイン領域９を形成する。
【００５７】このとき、Ｎ+ドレイン領域５９の形成領域にもイオン注入がおこなわれ、それによってＮ+ドレイン領域５９が形成される。なお、Ｐ-パンチスルーストッパー領域４，７１を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図１２に示されている。
【００５８】つづいて、層間絶縁膜１６（層間絶縁膜６６と同じ）を積層し、それにコンタクト穴を開口して、ソース電極１３，６３、ゲート電極１４，６４およびドレイン電極１５，６５を形成し、図１０に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００５９】上述した実施の形態４によれば、同一の半導体基板１上に、パンチスルーストッパー領域４を備えたディジタルＮＭＯＳトランジスタ１０１と、ドレイン部にパンチスルーストッパー領域がなく、かつソース部にパンチスルーストッパー領域７１を有する高耐圧ＮＭＯＳトランジスタ１３２とが形成されるので、高耐圧ＮＭＯＳトランジスタ１３２の耐圧の低下を防ぐことができるのに加えて、高耐圧ＮＭＯＳトランジスタ１３２のチャネル長をより短くする、すなわち微細化することができる。ディジタルＰＭＯＳトランジスタおよび高耐圧ＰＭＯＳトランジスタにおいても同様である。
【００６０】なお、実施の形態４において、ディジタルＮＭＯＳトランジスタ１０１のパンチスルーストッパー領域４を、実施の形態２と同様に、ゲートポリシリコン１１をマスクとしたセルフアラインで形成し、ポケット構造とすることもできる。
【００６１】以上において本発明は、ディジタルＣＭＯＳトランジスタと、アナログＣＭＯＳトランジスタまたは高耐圧ＣＭＯＳトランジスタとを同一基板上に集積する場合に限らず、ディジタルＣＭＯＳトランジスタおよびアナログＣＭＯＳトランジスタとバイポーラトランジスタとを集積する場合にも適用可能である。この場合には、たとえば図１３に示すように、ウェル領域８３をバイポーラトランジスタ２０１のコレクタ領域とし、ウェル領域８３内の、ウェル領域８３と反対の導電型の半導体領域８７をベース領域とし、さらにそのベース領域となる半導体領域８７内のソース・ドレイン領域に該当する半導体領域８９をエミッタ領域とすればよい。たとえばｎｐｎトランジスタの場合には、ウェル領域８３はＮ型、ベース領域となる半導体領域８７はＰ型、エミッタ領域となる半導体領域８９はＮ型となる。そして、パンチスルーストッパー領域はディジタルＣＭＯＳトランジスタにのみ設けられる。ベース領域となる半導体領域８７は、たとえば実施の形態３においてオフセットドレイン６７を形成する際に同時形成される。なお、図１３において、符号８２は選択酸化領域、符号８４および符号８５はコンタクト用の高濃度不純物領域、符号８６は層間絶縁膜、符号９０はコレクタ電極、符号９１はベース電極、符号９２はエミッタ電極である。
【００６２】また、本発明は、ディジタルＣＭＯＳトランジスタおよびアナログＣＭＯＳトランジスタとダイオードとを集積する場合にも適用可能である。この場合には、たとえば図１３に示す構成において、ウェル領域８３とベース領域となる半導体領域８７とのＰＮ接合、あるいはベース領域となる半導体領域８７とエミッタ領域となる半導体領域８９とのＰＮ接合を用いてダイオードを構成し、ディジタルＣＭＯＳトランジスタにのみパンチスルーストッパー領域を設ければよい。
【００６３】さらには、ディジタルＣＭＯＳトランジスタおよびアナログＣＭＯＳトランジスタと拡散抵抗とを集積する場合にも適用可能である。この場合には、たとえば図１４に示すように、ウェル領域９３上に形成した不純物拡散領域９７を利用して拡散抵抗２１１を構成し、ディジタルＣＭＯＳトランジスタにのみパンチスルーストッパー領域を設ければよい。この不純物拡散領域９７は、たとえば実施の形態３においてオフセットドレイン６７を形成する際に同時形成される。ここで、拡散抵抗２１１は、たとえばｘｊが０．５〜２．５μｍ程度であり、表面の不純物濃度が１×１０16〜５×１０18／ｃｍ3程度である。なお、図１４において、符号９４は選択酸化領域、符号９５はコンタクト用の高濃度不純物領域、符号９６は層間絶縁膜、符号９８は電極である。
【００６４】
【発明の効果】本発明によれば、同一の半導体基板上に、パンチスルーストッパー領域を備えたサブミクロンＣＭＯＳトランジスタと、パンチスルーストッパー領域のないアナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗とが形成されるので、それぞれの特性を劣化させることなく、サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に混載した半導体集積回路装置が得られるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体集積回路装置の要部を示す縦断面図である。
【図２】本発明の実施の形態１にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図３】本発明の実施の形態１にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図４】本発明の実施の形態２にかかる半導体集積回路装置の要部を示す縦断面図である。
【図５】本発明の実施の形態２にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図６】本発明の実施の形態２にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図７】本発明の実施の形態３にかかる半導体集積回路装置の要部を示す縦断面図である。
【図８】本発明の実施の形態３にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図９】本発明の実施の形態３にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図１０】本発明の実施の形態４にかかる半導体集積回路装置の要部を示す縦断面図である。
【図１１】本発明の実施の形態４にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図１２】本発明の実施の形態４にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図１３】本発明にかかる半導体集積回路装置においてバイポーラトランジスタが集積された部分の要部を示す縦断面図である。
【図１４】本発明にかかる半導体集積回路装置において拡散抵抗が集積された部分の要部を示す縦断面図である。
【符号の説明】
１ 半導体基板
４，４１，７１ パンチスルーストッパー領域
５，５５ ソース領域
９，５９ ドレイン領域
６７ オフセットドレイン領域
１０１，１１１ ディジタルＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１０２ アナログＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
１２２，１３２ 高耐圧ＮＭＯＳトランジスタ
２０１ バイポーラトランジスタ
２１１ 拡散抵抗
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造方法に関し、特にディジタル回路、アナログ回路および高耐圧回路を混載するパワーＩＣに適用して好適な半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、パワーＩＣに搭載されているロジック回路は小規模なものであり、メモリやロジックＬＳＩのような微細化プロセスは不要であった。しかし、近年、パワーＩＣに対するパワーマネージメントの分野などでは、電圧監視や充電機能の高性能化に伴い、ＣＰＵなどにより自己補正する必要が生じている。そのため、パワーＩＣに大規模なロジック回路を搭載する必要がある。
【０００３】一般に、メモリやロジックＬＳＩなどでは、高集積化のため、チャネル長が１μｍよりも短いサブミクロンＭＯＳトランジスタが用いられている。このような短チャネル型のＭＯＳトランジスタでは、ソース領域とドレイン領域との間のパンチスルーを抑制するため、パンチスルーストッパー層が設けられている。パンチスルーストッパー層を備えた半導体集積回路装置については、特開昭６１−１９０９８３号公報に記載されている。
【０００４】また、特開昭６０−１０７８０号公報には、パンチスルーストッパー層をイオン注入法により形成する方法が記載されている。また、特開昭６０−１０５２７７号公報には、ドレイン領域近傍での電界集中を緩和するため、ＰポケットつきのＬＤＤ構造を採用したＭＯＳトランジスタの製造方法が記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述したパンチスルーストッパー層を備えたサブミクロンＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードおよび拡散抵抗などと一緒に同一基板上に集積する場合、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードおよび拡散抵抗などにもパンチスルーストッパー層が形成されると、その拡散層の表面濃度のばらつきに起因してアナログＣＭＯＳトランジスタのしきい値電圧の精度が低下したり、高耐圧ＭＯＳトランジスタの耐圧が低下するなどの不具合を引き起こすという問題点がある。
【０００６】本発明は、上記問題点に鑑みてなされたものであって、サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載した半導体集積回路装置を提供することを目的とする。
【０００７】また、本発明の他の目的は、サブミクロンＣＭＯＳトランジスタ、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などを、それぞれの特性を劣化させることなく、同一基板上に混載することが可能な半導体集積回路装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため、本発明にかかる半導体集積回路装置は、半導体基板の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクし、サブミクロンＣＭＯＳトランジスタを形成する領域を露出させてたとえばイオン注入をおこなうことによって、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域にパンチスルーストッパー領域が形成されるのを防ぐ。
【０００９】この発明によれば、同一の半導体基板上に、パンチスルーストッパー領域を備えたサブミクロンＣＭＯＳトランジスタと、パンチスルーストッパー領域のないアナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗とが形成される。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態にかかる半導体集積回路装置について図面を参照しつつ詳細に説明する。
【００１１】実施の形態１．図１は、本発明の実施の形態１にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタル回路を構成するディジタルＣＭＯＳトランジスタと、アナログ回路を構成するアナログＣＭＯＳトランジスタとが形成されたものである。ただし、図１では、それぞれディジタルＮＭＯＳトランジスタ１０１（同図左側）とアナログＮＭＯＳトランジスタ１０２（同図右側）が示されており、ＰＭＯＳトランジスタについては省略している。
【００１２】ディジタルＮＭＯＳトランジスタ１０１は、Ｐ型の半導体基板１の一主面側に設けられたフィールド酸化膜２と、フィールド酸化膜２に囲まれた素子形成領域において半導体基板１の一主面側に設けられたＰウェル領域３を備えている。Ｐウェル領域３において半導体基板１の一主面側には、表面濃度が５×１０16〜２×１０17／ｃｍ3程度のＰ-パンチスルーストッパー領域４が設けられている。このＰ-パンチスルーストッパー領域４において半導体基板１の一主面側には、Ｎ+ソース領域５、ソース側のＮ-ＬＤＤ領域６、Ｐ-チャネル形成領域７、ドレイン側のＮ−ＬＤＤ領域８およびＮ+ドレイン領域９が設けられている。
【００１３】また、Ｐ-チャネル形成領域７上にはゲート絶縁膜１０を介してゲートポリシリコン１１が形成されている。ゲートポリシリコン１１の側部にはスペーサ酸化膜１２が形成されている。ソース電極１３、ゲート電極１４およびドレイン電極１５は、層間絶縁膜１６に開口されたコンタクト穴を介して、それぞれＮ+ソース領域５、ゲートポリシリコン１１およびＮ+ドレイン領域９に電気的に接続されている。さらにその上には、図示しない配線やパッシベーション膜などが積層される。
【００１４】上述した構成のディジタルＮＭＯＳトランジスタ１０１とともにディジタルＣＭＯＳトランジスタを構成するディジタルＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成はディジタルＮＭＯＳトランジスタ１０１と同様である。ただし、上述したディジタルＮＭＯＳトランジスタ１０１に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００１５】上述した構成のディジタルＣＭＯＳトランジスタにおいては、たとえば最小チャネル長は０．６μｍ程度である。また、しきい値電圧は０．８Ｖ程度である。このディジタルＣＭＯＳトランジスタはロジック回路に使用される。
【００１６】アナログＮＭＯＳトランジスタ１０２は、Ｐ型の半導体基板１の一主面側に設けられたフィールド酸化膜２２と、フィールド酸化膜２２に囲まれた素子形成領域において半導体基板１の一主面側に設けられたＰウェル領域２３を備えている。Ｐウェル領域２３において半導体基板１の一主面側には、Ｎ+ソース領域２５、ソース側のＮ−ＬＤＤ領域２６、Ｐ-チャネル形成領域２７、ドレイン側のＮ-ＬＤＤ領域２８およびＮ+ドレイン領域２９が設けられている。
【００１７】また、Ｐ-チャネル形成領域２７上にはゲート絶縁膜３０を介してゲートポリシリコン３１が形成されている。ゲートポリシリコン３１の側部にはスペーサ酸化膜３２が形成されている。ソース電極３３、ゲート電極３４およびドレイン電極３５は、層間絶縁膜３６に開口されたコンタクト穴を介してそれぞれＮ+ソース領域２５、ゲートポリシリコン３１およびＮ+ドレイン領域２９に電気的に接続されている。さらにその上には、図示しない配線やパッシベーション膜などが積層される。
【００１８】上述した構成のアナログＮＭＯＳトランジスタ１０２とともにアナログＣＭＯＳトランジスタを構成するアナログＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成はアナログＮＭＯＳトランジスタ１０２と同様である。ただし、上述したアナログＮＭＯＳトランジスタ１０２に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００１９】上述した構成のアナログＣＭＯＳトランジスタにおいては、たとえば最小チャネル長は１．０μｍ程度である。また、しきい値電圧はディジタルＣＭＯＳトランジスタよりも低く、０．６Ｖ程度である。このアナログＣＭＯＳトランジスタは、基準電圧回路、バイアス回路または各種オペアンプ回路など、しきい値電圧の高精度が要求される回路に使用される。そのため、ゲートポリシリコン３１の加工バラツキなどをできるだけ抑制する必要があるので、ゲート長は４μｍ程度以上である。したがって、アナログＣＭＯＳトランジスタにおいては微細化は不要である。
【００２０】つぎに、実施の形態１にかかる半導体集積回路装置の製造プロセスについて説明する。図２および図３は、実施の形態１にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図２に示すように、半導体基板１の一主面側にＰウェル領域３，２３、フィールド酸化膜２，２２およびゲート絶縁膜１０，３０をそれぞれ公知の方法により形成する。
【００２１】つづいて、アナログＮＭＯＳトランジスタ１０２の形成領域を被覆し、かつディジタルＮＭＯＳトランジスタ１０１の形成領域に対応する窓のパターンを有するマスク（図示せず）を用いて、イオン注入法によりディジタルＮＭＯＳトランジスタ１０１の形成領域にのみＰ-パンチスルーストッパー領域４を形成する。さらに、イオン注入法によりＰ-チャネル形成領域７，２７を形成する。ここまでの状態が図２に示されている。
【００２２】つづいて、図３に示すように、ゲートポリシリコン１１，３１を形成し、これらゲートポリシリコン１１，３１をマスクとしたセルフアラインにて、イオン注入法によりＮ−ＬＤＤ領域６，８，２６，２８を形成する。つづいて、ゲートポリシリコン１１，３１のそれぞれの側部にスペーサ酸化膜１２，３２を形成し、これらスペーサ酸化膜１２，３２をそれぞれマスクとしたセルフアラインにて、イオン注入法によりＮ+ソース領域５，２５およびＮ+ドレイン領域９，２９を形成する。なお、Ｐ-パンチスルーストッパー領域４を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図３に示されている。
【００２３】つづいて、層間絶縁膜１６（層間絶縁膜３６と同じ）を積層し、コンタクト穴を開口する。そして、ソース電極１３，３３、ゲート電極１４，３４およびドレイン電極１５，３５をそれぞれパターニングして形成し、図１に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００２４】上述した実施の形態１によれば、同一の半導体基板１上に、パンチスルーストッパー領域４を備えたディジタルＮＭＯＳトランジスタ１０１と、パンチスルーストッパー領域のないアナログＮＭＯＳトランジスタ１０２とが形成されるので、アナログＮＭＯＳトランジスタ１０２においてバラツキ要因となる拡散層を１層減らすことができる。したがって、アナログＮＭＯＳトランジスタ１０２のしきい値電圧の精度低下を防ぐことができる。また、アナログＮＭＯＳトランジスタ１０２のしきい値電圧を低く設定することができる。ディジタルＰＭＯＳトランジスタおよびアナログＰＭＯＳトランジスタにおいても同様である。
【００２５】実施の形態２．図４は、本発明の実施の形態２にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタルＣＭＯＳトランジスタを構成するディジタルＮＭＯＳトランジスタ１１１（同図左側）およびディジタルＰＭＯＳトランジスタ（図示省略）と、アナログＣＭＯＳトランジスタを構成するアナログＮＭＯＳトランジスタ１０２（同図右側）およびアナログＰＭＯＳトランジスタ（図示省略）とが形成されたものである。なお、実施の形態１と同じ構成については同一の符号を付してその説明を省略する。
【００２６】ディジタルＮＭＯＳトランジスタ１１１は、Ｐ型の半導体基板１の一主面側にフィールド酸化膜２、Ｐウェル領域３、Ｐ-パンチスルーストッパー領域４１、Ｎ+ソース領域５、ソース側のＮ−ＬＤＤ領域６、Ｐ-チャネル形成領域７、ドレイン側のＮ−ＬＤＤ領域８、Ｎ+ドレイン領域９、ゲート絶縁膜１０、ゲートポリシリコン１１、スペーサ酸化膜１２、層間絶縁膜１６、ソース電極１３、ゲート電極１４、およびドレイン電極１５を有する。
【００２７】Ｐ-パンチスルーストッパー領域４１は、その表面濃度が５×１０16〜２×１０17／ｃｍ3程度で、かつＮ−ＬＤＤ領域６，８を囲うポケット構造となっている。また、ディジタルＰＭＯＳトランジスタは、Ｐ型の半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成はディジタルＮＭＯＳトランジスタ１１１の説明においてＰとＮを読み替えた構成となる。
【００２８】上述した構成のディジタルＣＭＯＳトランジスタにおいては、たとえば最小チャネル長は０．６μｍ程度である。また、しきい値電圧は０．８Ｖ程度である。このディジタルＣＭＯＳトランジスタはロジック回路に使用される。
【００２９】実施の形態１と同様に、アナログＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は実施の形態１中のアナログＮＭＯＳトランジスタ１０２の説明においてＰとＮを読み替えた構成となる。
【００３０】つぎに、実施の形態２にかかる半導体集積回路装置の製造プロセスについて説明する。図５および図６は、実施の形態２にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図５に示すように、半導体基板１の一主面側にＰウェル領域３，２３、フィールド酸化膜２，２２およびゲート絶縁膜１０，３０をそれぞれ公知の方法により形成する。
【００３１】つづいて、イオン注入法によりＰ-チャネル形成領域７，２７を形成した後、ゲートポリシリコン１１，３１を形成する。そして、ディジタルＮＭＯＳトランジスタ１１１の形成領域にのみ、ゲートポリシリコン１１をマスクとしたセルフアラインにて、イオン注入法によりポケット構造のＰ-パンチスルーストッパー領域４１を形成する。その際、アナログＮＭＯＳトランジスタ１０２の形成領域に不純物が打ち込まれないようにマスクしておく。ここまでの状態が図５に示されている。
【００３２】つづいて、図６に示すように、ゲートポリシリコン１１，３１をマスクとしたセルフアラインにて、イオン注入法によりＮ−ＬＤＤ領域６，８，２６，２８を形成し、以後、実施の形態１と同様にしてスペーサ酸化膜１２，３２、Ｎ+ソース領域５，２５およびＮ+ドレイン領域９，２９を形成する。Ｐ-パンチスルーストッパー領域４１を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図６に示されている。
【００３３】しかる後、実施の形態１と同様にして、層間絶縁膜１６，３６、ソース電極１３，３３、ゲート電極１４，３４およびドレイン電極１５，３５を形成し、図４に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００３４】上述した実施の形態２によれば、同一の半導体基板１上に、パンチスルーストッパー領域４１を備えたディジタルＮＭＯＳトランジスタ１１１と、パンチスルーストッパー領域のないアナログＮＭＯＳトランジスタ１０２とが形成されるので、アナログＮＭＯＳトランジスタ１０２においてバラツキ要因となる拡散層を１層減らすことができる。したがって、アナログＮＭＯＳトランジスタ１０２のしきい値電圧の精度低下を防ぐことができる。また、アナログＮＭＯＳトランジスタ１０２のしきい値電圧を低く設定することができる。ディジタルＰＭＯＳトランジスタおよびアナログＰＭＯＳトランジスタにおいても同様である。
【００３５】実施の形態３．図７は、本発明の実施の形態３にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタル回路を構成するディジタルＣＭＯＳトランジスタと、高耐圧回路を構成する高耐圧ＣＭＯＳトランジスタとが形成されたものである。ただし、図７では、それぞれディジタルＮＭＯＳトランジスタ１０１（同図左側）と高耐圧ＮＭＯＳトランジスタ１２２（同図右側）が示されており、ＰＭＯＳトランジスタについては省略している。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００３６】高耐圧ＮＭＯＳトランジスタ１２２は、Ｐ型の半導体基板１の一主面側に設けられたフィールド酸化膜５２と、フィールド酸化膜５２に囲まれた素子形成領域において半導体基板１の一主面側に設けられたＰウェル領域５３を備えている。Ｐウェル領域５３において半導体基板１の一主面側には、Ｎ+ソース領域５５、ソース側のＮ-ＬＤＤ領域５６、Ｐ-チャネル形成領域５７およびＮ-オフセットドレイン領域６７が設けられている。Ｎ-オフセットドレイン領域６７において半導体基板１の一主面側には、選択酸化（ＬＯＣＯＳ）領域６８によりＰ-チャネル形成領域５７から隔絶されたＮ+ドレイン領域５９が設けられている。
【００３７】また、Ｐ-チャネル形成領域５７上にはゲート絶縁膜６０を介してゲートポリシリコン６１が形成されている。ゲートポリシリコン６１の側部にはスペーサ酸化膜６２が形成されている。ソース電極６３、ゲート電極６４およびドレイン電極６５は、層間絶縁膜６６に開口されたコンタクト穴を介してそれぞれＮ+ソース領域５５、ゲートポリシリコン６１およびＮ+ドレイン領域５９に電気的に接続されている。さらにその上には、図示しない配線やパッシベーション膜などが積層される。
【００３８】上述した構成の高耐圧ＮＭＯＳトランジスタ１２２とともに高耐圧ＣＭＯＳトランジスタを構成する高耐圧ＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は高耐圧ＮＭＯＳトランジスタ１２２と同様である。ただし、上述した高耐圧ＮＭＯＳトランジスタ１２２に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００３９】上述した構成の高耐圧ＣＭＯＳトランジスタにおいては、その不純物濃度およびｘｊは、要求される耐圧に応じて決まる。たとえば、耐圧が３０Ｖ〜６０Ｖクラスでは、ｘｊは１μｍ程度であり、表面濃度は１×１０17／ｃｍ3程度である。
【００４０】実施の形態１と同様に、ディジタルＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は実施の形態１中のディジタルＮＭＯＳトランジスタ１０１の説明においてＰとＮを読み替えた構成となる。
【００４１】つぎに、実施の形態３にかかる半導体集積回路装置の製造プロセスについて説明する。図８および図９は、実施の形態３にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図８に示すように、半導体基板１の一主面側にＰウェル領域３，５３、Ｎ-オフセットドレイン領域６７、フィールド酸化膜２，５２と選択酸化（ＬＯＣＯＳ）領域６８、およびゲート絶縁膜１０，６０をそれぞれ公知の方法により形成する。
【００４２】つづいて、高耐圧ＮＭＯＳトランジスタ１２２の形成領域を被覆し、かつディジタルＮＭＯＳトランジスタ１０１の形成領域に対応する窓のパターンを有するマスク（図示せず）を用いて、イオン注入法によりディジタルＮＭＯＳトランジスタ１０１の形成領域にのみＰ-パンチスルーストッパー領域４を形成する。さらに、イオン注入法によりＰ-チャネル形成領域７，５７を形成する。ここまでの状態が図８に示されている。
【００４３】つづいて、図９に示すように、ゲートポリシリコン１１，６１を形成し、これらゲートポリシリコン１１，６１をマスクとしたセルフアラインにて、イオン注入法によりＮ−ＬＤＤ領域６，８，５６を形成する。つづいて、ゲートポリシリコン１１，６１のそれぞれの側部にスペーサ酸化膜１２，６２を形成し、これらスペーサ酸化膜１２，６２をそれぞれマスクとしたセルフアラインにて、イオン注入法によりＮ+ソース領域５，５５およびＮ+ドレイン領域９を形成する。
【００４４】このとき、Ｎ+ドレイン領域５９の形成領域にもイオン注入がおこなわれ、それによってＮ+ドレイン領域５９が形成される。なお、Ｐ-パンチスルーストッパー領域４を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図９に示されている。
【００４５】つづいて、層間絶縁膜１６（層間絶縁膜６６と同じ）を積層し、それにコンタクト穴を開口して、ソース電極１３，６３、ゲート電極１４，６４およびドレイン電極１５，６５を形成し、図７に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００４６】上述した実施の形態３によれば、同一の半導体基板１上に、パンチスルーストッパー領域４を備えたディジタルＮＭＯＳトランジスタ１０１と、パンチスルーストッパー領域のない高耐圧ＮＭＯＳトランジスタ１２２とが形成されるので、高耐圧ＮＭＯＳトランジスタ１２２の耐圧の低下を防ぐことができる。ディジタルＰＭＯＳトランジスタおよび高耐圧ＰＭＯＳトランジスタにおいても同様である。
【００４７】なお、実施の形態３において、ディジタルＮＭＯＳトランジスタ１０１のパンチスルーストッパー領域４を、実施の形態２と同様に、ゲートポリシリコン１１をマスクとしたセルフアラインで形成し、ポケット構造とすることもできる。
【００４８】実施の形態４．図１０は、本発明の実施の形態４にかかる半導体集積回路装置の要部を示す縦断面図である。この半導体集積回路装置は、同一の半導体基板１上に、ディジタル回路を構成するディジタルＣＭＯＳトランジスタと、高耐圧回路を構成する高耐圧ＣＭＯＳトランジスタとが形成されたものである。
【００４９】ただし、図１０では、それぞれディジタルＮＭＯＳトランジスタ１０１（同図左側）と高耐圧ＮＭＯＳトランジスタ１３２（同図右側）が示されており、ＰＭＯＳトランジスタについては省略している。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００５０】高耐圧ＮＭＯＳトランジスタ１３２は、実施の形態３にかかる半導体集積回路装置の高耐圧ＮＭＯＳトランジスタ１２２のソース部にＰ-パンチスルーストッパー領域７１を追加した構成となっている。したがって、実施の形態３と同じ構成については同一の符号を付して説明を省略する。Ｐ-パンチスルーストッパー領域７１は、Ｐウェル領域５３において半導体基板１の一主面側で、かつＮ+ソース領域５５およびソース側のＮ−ＬＤＤ領域５６を囲うように形成されている。
【００５１】上述した構成の高耐圧ＮＭＯＳトランジスタ１３２とともに高耐圧ＣＭＯＳトランジスタを構成する高耐圧ＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は高耐圧ＮＭＯＳトランジスタ１３２と同様である。ただし、上述した高耐圧ＮＭＯＳトランジスタ１３２に関する説明の中で、半導体基板１を除いて、ＰをＮに読み替え、またＮをＰに読み替える必要がある。
【００５２】上述した構成の高耐圧ＣＭＯＳトランジスタの不純物濃度およびｘｊは、要求される耐圧に応じて決まるが、たとえば、耐圧が３０Ｖ〜６０Ｖクラスでは、ｘｊは１μｍ程度であり、表面濃度は１×１０17／ｃｍ3程度である。
【００５３】実施の形態１と同様に、ディジタルＰＭＯＳトランジスタは、半導体基板１の一主面側に設けられた図示しないＮウェル領域において作製され、その構成は実施の形態１中のディジタルＮＭＯＳトランジスタ１０１の説明においてＰとＮを読み替えた構成となる。
【００５４】つぎに、実施の形態４にかかる半導体集積回路装置の製造プロセスについて説明する。図１１および図１２は、実施の形態４にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。まず、図１１に示すように、半導体基板１の一主面側にＰウェル領域３，５３、Ｎ-オフセットドレイン領域６７、フィールド酸化膜２，５２と選択酸化（ＬＯＣＯＳ）領域６８、およびゲート絶縁膜１０，６０をそれぞれ公知の方法により形成する。
【００５５】つづいて、高耐圧ＮＭＯＳトランジスタ１３２のドレイン形成領域を被覆し、かつ高耐圧ＮＭＯＳトランジスタ１３２のソース形成領域とディジタルＮＭＯＳトランジスタ１０１の形成領域に対応する窓のパターンを有するマスク（図示せず）を用いて、イオン注入法により、高耐圧ＮＭＯＳトランジスタ１３２のソース形成領域にＰ-パンチスルーストッパー領域７１を形成するとともに、ディジタルＮＭＯＳトランジスタ１０１の形成領域にＰ-パンチスルーストッパー領域４を形成する。さらに、イオン注入法によりＰ-チャネル形成領域７，５７を形成する。ここまでの状態が図１１に示されている。
【００５６】つづいて、図１２に示すように、ゲートポリシリコン１１，６１を形成し、これらゲートポリシリコン１１，６１をマスクとしたセルフアラインにて、イオン注入法によりＮ-ＬＤＤ領域６，８，５６を形成する。つづいて、ゲートポリシリコン１１，６１のそれぞれの側部にスペーサ酸化膜１２，６２を形成し、これらスペーサ酸化膜１２，６２をそれぞれマスクとしたセルフアラインにて、イオン注入法によりＮ+ソース領域５，５５およびＮ+ドレイン領域９を形成する。
【００５７】このとき、Ｎ+ドレイン領域５９の形成領域にもイオン注入がおこなわれ、それによってＮ+ドレイン領域５９が形成される。なお、Ｐ-パンチスルーストッパー領域４，７１を含む各不純物拡散領域は熱処理により活性化される。ここまでの状態が図１２に示されている。
【００５８】つづいて、層間絶縁膜１６（層間絶縁膜６６と同じ）を積層し、それにコンタクト穴を開口して、ソース電極１３，６３、ゲート電極１４，６４およびドレイン電極１５，６５を形成し、図１０に示す状態となる。さらにその上に配線およびパッシベーション膜などを形成し、半導体集積回路装置ができあがる。なお、ＰＭＯＳトランジスタも同様にして製造される。
【００５９】上述した実施の形態４によれば、同一の半導体基板１上に、パンチスルーストッパー領域４を備えたディジタルＮＭＯＳトランジスタ１０１と、ドレイン部にパンチスルーストッパー領域がなく、かつソース部にパンチスルーストッパー領域７１を有する高耐圧ＮＭＯＳトランジスタ１３２とが形成されるので、高耐圧ＮＭＯＳトランジスタ１３２の耐圧の低下を防ぐことができるのに加えて、高耐圧ＮＭＯＳトランジスタ１３２のチャネル長をより短くする、すなわち微細化することができる。ディジタルＰＭＯＳトランジスタおよび高耐圧ＰＭＯＳトランジスタにおいても同様である。
【００６０】なお、実施の形態４において、ディジタルＮＭＯＳトランジスタ１０１のパンチスルーストッパー領域４を、実施の形態２と同様に、ゲートポリシリコン１１をマスクとしたセルフアラインで形成し、ポケット構造とすることもできる。
【００６１】以上において本発明は、ディジタルＣＭＯＳトランジスタと、アナログＣＭＯＳトランジスタまたは高耐圧ＣＭＯＳトランジスタとを同一基板上に集積する場合に限らず、ディジタルＣＭＯＳトランジスタおよびアナログＣＭＯＳトランジスタとバイポーラトランジスタとを集積する場合にも適用可能である。この場合には、たとえば図１３に示すように、ウェル領域８３をバイポーラトランジスタ２０１のコレクタ領域とし、ウェル領域８３内の、ウェル領域８３と反対の導電型の半導体領域８７をベース領域とし、さらにそのベース領域となる半導体領域８７内のソース・ドレイン領域に該当する半導体領域８９をエミッタ領域とすればよい。たとえばｎｐｎトランジスタの場合には、ウェル領域８３はＮ型、ベース領域となる半導体領域８７はＰ型、エミッタ領域となる半導体領域８９はＮ型となる。そして、パンチスルーストッパー領域はディジタルＣＭＯＳトランジスタにのみ設けられる。ベース領域となる半導体領域８７は、たとえば実施の形態３においてオフセットドレイン６７を形成する際に同時形成される。なお、図１３において、符号８２は選択酸化領域、符号８４および符号８５はコンタクト用の高濃度不純物領域、符号８６は層間絶縁膜、符号９０はコレクタ電極、符号９１はベース電極、符号９２はエミッタ電極である。
【００６２】また、本発明は、ディジタルＣＭＯＳトランジスタおよびアナログＣＭＯＳトランジスタとダイオードとを集積する場合にも適用可能である。この場合には、たとえば図１３に示す構成において、ウェル領域８３とベース領域となる半導体領域８７とのＰＮ接合、あるいはベース領域となる半導体領域８７とエミッタ領域となる半導体領域８９とのＰＮ接合を用いてダイオードを構成し、ディジタルＣＭＯＳトランジスタにのみパンチスルーストッパー領域を設ければよい。
【００６３】さらには、ディジタルＣＭＯＳトランジスタおよびアナログＣＭＯＳトランジスタと拡散抵抗とを集積する場合にも適用可能である。この場合には、たとえば図１４に示すように、ウェル領域９３上に形成した不純物拡散領域９７を利用して拡散抵抗２１１を構成し、ディジタルＣＭＯＳトランジスタにのみパンチスルーストッパー領域を設ければよい。この不純物拡散領域９７は、たとえば実施の形態３においてオフセットドレイン６７を形成する際に同時形成される。ここで、拡散抵抗２１１は、たとえばｘｊが０．５〜２．５μｍ程度であり、表面の不純物濃度が１×１０16〜５×１０18／ｃｍ3程度である。なお、図１４において、符号９４は選択酸化領域、符号９５はコンタクト用の高濃度不純物領域、符号９６は層間絶縁膜、符号９８は電極である。
【００６４】
【発明の効果】本発明によれば、同一の半導体基板上に、パンチスルーストッパー領域を備えたサブミクロンＣＭＯＳトランジスタと、パンチスルーストッパー領域のないアナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗とが形成されるので、それぞれの特性を劣化させることなく、サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に混載した半導体集積回路装置が得られるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体集積回路装置の要部を示す縦断面図である。
【図２】本発明の実施の形態１にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図３】本発明の実施の形態１にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図４】本発明の実施の形態２にかかる半導体集積回路装置の要部を示す縦断面図である。
【図５】本発明の実施の形態２にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図６】本発明の実施の形態２にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図７】本発明の実施の形態３にかかる半導体集積回路装置の要部を示す縦断面図である。
【図８】本発明の実施の形態３にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図９】本発明の実施の形態３にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図１０】本発明の実施の形態４にかかる半導体集積回路装置の要部を示す縦断面図である。
【図１１】本発明の実施の形態４にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図１２】本発明の実施の形態４にかかる半導体集積回路装置の製造段階における要部を示す縦断面図である。
【図１３】本発明にかかる半導体集積回路装置においてバイポーラトランジスタが集積された部分の要部を示す縦断面図である。
【図１４】本発明にかかる半導体集積回路装置において拡散抵抗が集積された部分の要部を示す縦断面図である。
【符号の説明】
１ 半導体基板
４，４１，７１ パンチスルーストッパー領域
５，５５ ソース領域
９，５９ ドレイン領域
６７ オフセットドレイン領域
１０１，１１１ ディジタルＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１０２ アナログＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
１２２，１３２ 高耐圧ＮＭＯＳトランジスタ
２０１ バイポーラトランジスタ
２１１ 拡散抵抗
【特許請求の範囲】
【請求項１】 同一半導体基板上に第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが集積され、前記第２のＭＯＳトランジスタは前記第１のＭＯＳトランジスタよりもしきい値電圧が低く、一方、前記第１のＭＯＳトランジスタは前記第２のＭＯＳトランジスタよりもチャネル長が短く、かつ前記第１のＭＯＳトランジスタのソース領域およびドレイン領域を囲み、前記ソース領域と前記ドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域を有することを特徴とする半導体集積回路装置。
【請求項２】 前記第１のＭＯＳトランジスタはディジタル回路を構成し、一方、前記第２のＭＯＳトランジスタはアナログ回路を構成することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】 前記半導体基板上に、ドレイン領域が該ドレイン領域よりも不純物濃度が低いオフセットドレイン領域により囲まれ、かつ少なくとも前記オフセットドレイン領域にはパンチスルーストッパー領域を備えていない高耐圧ＭＯＳトランジスタがさらに集積されていることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】 前記高耐圧ＭＯＳトランジスタのソース領域を囲み、前記高耐圧ＭＯＳトランジスタのソース領域と前記オフセットドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域が設けられていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】 前記半導体基板上に、パンチスルーストッパー領域を備えていないバイポーラトランジスタがさらに集積されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体集積回路装置。
【請求項６】 前記半導体基板上に、パンチスルーストッパー領域を備えていないダイオードがさらに集積されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体集積回路装置。
【請求項７】 前記半導体基板上に、パンチスルーストッパー領域を備えていない拡散抵抗がさらに集積されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体集積回路装置。
【請求項８】 ソース領域とドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域を備えたＭＯＳトランジスタと、一部または全部の領域にパンチスルーストッパー領域が不要な半導体素子とが、同一半導体基板上に集積された半導体集積回路装置を製造するにあたり、前記ＭＯＳトランジスタのゲート電極となるゲートポリシリコンを形成する前に、前記半導体素子をマスクしながらイオン注入法により、前記ＭＯＳトランジスタの形成領域に前記パンチスルーストッパー領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】 ソース領域とドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域を備えたＭＯＳトランジスタと、一部または全部の領域にパンチスルーストッパー領域が不要な半導体素子とが、同一半導体基板上に集積された半導体集積回路装置を製造するにあたり、前記ＭＯＳトランジスタのゲート電極となるゲートポリシリコンを形成した後、前記半導体素子をマスクしながら、前記ゲートポリシリコンをマスクとしたセルフアラインによるイオン注入法により、前記ＭＯＳトランジスタの形成領域の一部に前記パンチスルーストッパー領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１】 同一半導体基板上に第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが集積され、前記第２のＭＯＳトランジスタは前記第１のＭＯＳトランジスタよりもしきい値電圧が低く、一方、前記第１のＭＯＳトランジスタは前記第２のＭＯＳトランジスタよりもチャネル長が短く、かつ前記第１のＭＯＳトランジスタのソース領域およびドレイン領域を囲み、前記ソース領域と前記ドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域を有することを特徴とする半導体集積回路装置。
【請求項２】 前記第１のＭＯＳトランジスタはディジタル回路を構成し、一方、前記第２のＭＯＳトランジスタはアナログ回路を構成することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】 前記半導体基板上に、ドレイン領域が該ドレイン領域よりも不純物濃度が低いオフセットドレイン領域により囲まれ、かつ少なくとも前記オフセットドレイン領域にはパンチスルーストッパー領域を備えていない高耐圧ＭＯＳトランジスタがさらに集積されていることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】 前記高耐圧ＭＯＳトランジスタのソース領域を囲み、前記高耐圧ＭＯＳトランジスタのソース領域と前記オフセットドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域が設けられていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】 前記半導体基板上に、パンチスルーストッパー領域を備えていないバイポーラトランジスタがさらに集積されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体集積回路装置。
【請求項６】 前記半導体基板上に、パンチスルーストッパー領域を備えていないダイオードがさらに集積されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体集積回路装置。
【請求項７】 前記半導体基板上に、パンチスルーストッパー領域を備えていない拡散抵抗がさらに集積されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体集積回路装置。
【請求項８】 ソース領域とドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域を備えたＭＯＳトランジスタと、一部または全部の領域にパンチスルーストッパー領域が不要な半導体素子とが、同一半導体基板上に集積された半導体集積回路装置を製造するにあたり、前記ＭＯＳトランジスタのゲート電極となるゲートポリシリコンを形成する前に、前記半導体素子をマスクしながらイオン注入法により、前記ＭＯＳトランジスタの形成領域に前記パンチスルーストッパー領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】 ソース領域とドレイン領域との間のパンチスルー耐圧を確保するためのパンチスルーストッパー領域を備えたＭＯＳトランジスタと、一部または全部の領域にパンチスルーストッパー領域が不要な半導体素子とが、同一半導体基板上に集積された半導体集積回路装置を製造するにあたり、前記ＭＯＳトランジスタのゲート電極となるゲートポリシリコンを形成した後、前記半導体素子をマスクしながら、前記ゲートポリシリコンをマスクとしたセルフアラインによるイオン注入法により、前記ＭＯＳトランジスタの形成領域の一部に前記パンチスルーストッパー領域を形成することを特徴とする半導体集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００２−２２２８６７（Ｐ２００２−２２２８６７Ａ）
【公開日】平成１４年８月９日（２００２．８．９）
【国際特許分類】
【出願番号】特願２００１−１５０４２（Ｐ２００１−１５０４２）
【出願日】平成１３年１月２３日（２００１．１．２３）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成１４年８月９日（２００２．８．９）
【国際特許分類】
【出願日】平成１３年１月２３日（２００１．１．２３）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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