デュアルメタルゲートデバイスの形成方法
異種金属により形成されるデュアルメタルゲートを備えるＭＯＳトランジスタ（１０）を形成する方法を提供する。ＨｆＯ２のようなゲート誘電体（３４）を半導体基板（３１）の上に堆積させる。次に、犠牲層（３５）をゲート誘電体（３４）を覆うように堆積させる。犠牲層（３５）をパターニングして、基板（３１）の第１領域（３２）（例えばｐＭＯＳ）の上のゲート誘電体（３４）が露出し、かつ基板（３１）の第２領域（３３）（例えばｎＭＯＳ）の上のゲート誘電体（３４）が犠牲層（３５）によって保護されたままになるようにする。第１ゲート導体材料（５１）を残りの犠牲領域（３５）の上に、かつ露出したゲート誘電体（３４）の上に堆積させる。基板（３１）の第２領域（３３）の上の第１ゲート導体材料（５１）がエッチングにより全て除去されるように第１ゲート導体材料（５１）をパターニングする。第１ゲート導体材料（５１）を取り除く際に、第２領域（３３）上の犠牲層（３５）は、下層の誘電体材料（３４）にダメージが加わるのを防止するように機能することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体デバイスの設計及び形成に関し、特にデュアルメタルゲートを有し、デュアルメタルゲートの形成をゲート下の誘電体材料へのダメージが緩和されるように行なうことができる金属酸化物半導体（ＭＯＳ）デバイスの設計及び形成に関する。
【背景技術】
【０００２】
半導体デバイス技術は、サブミクロンパターンサイズの領域に向かって高性能化し続けざるを得ない。パターンサイズが小さくなる結果として、長チャネルデバイスに２次効果しかもたらすことができなかったことにより一度は無視されたデバイス設計及び形成の局面が今では重要になっており、かつ従来のデバイス設計及び形成技術に加える非常に多くの変更を有効にした。例えば、従来のＭＯＳトランジスタのチャネル長及びゲート酸化膜厚の縮小を過度に行なうと、ポリシリコンゲートの空乏化、ゲート抵抗の上昇、ゲートトンネル電流の増大、及びドーパント（すなわちボロン）のデバイスチャネル領域への突き抜けの問題を悪化させる。特に、これまでポリシリコンをゲート導体として、かつ二酸化シリコンをゲート誘電体として使用してきたＣＭＯＳ技術では現在、デュアルメタルゲート導体及び金属酸化物（ＭｅＯｘ）ゲート誘電体の使用が検討されている。
【０００３】
ＭｅＯｘゲート誘電体材料は、これらの材料がかなり高い誘電率（Ｋ）を示し、厚いゲート誘電体層を堆積誘電体層の物理特性及び電気特性に悪影響を及ぼすことなく堆積させることができるので有利である。例えば、薄い酸化膜は大きな電界によってストレスが加えられると、破壊をもたらすブレークダウンを起こし易い。ＳｉＯ２は特に、約１２ｍｖ／ｃｍの最大電界に耐えることができる。多くの遷移金属酸化物がこの用途におけるＳｉＯ２の代替物として適切であることが判明しており、このような遷移金属酸化物としては、例えばジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、チタン、及びこれらの金属の組合せの酸化物が挙げられる。
【０００４】
ゲート誘電体の高性能化に加えて、メタルゲートをポリシリコンの代わりに使用する手法が大きな注目を集めている。メタルゲートはゲートの空乏化及びボロンの突き抜け現象を防止するだけでなく、非常に低いシート抵抗を実現する。一つの手法では、モノリシックゲート構造をＣＭＯＳ設計に取り入れることができる。この手法では一貫して、シリコンの価電子帯と伝導帯との間のほぼ中央に仕事関数を有する金属を用いている。しかしながら、金属の仕事関数をこのような値にすると、結果として得られるデバイスのしきい値電圧ＶＴが高くなり過ぎてチャネルドーピングを容易に制御する、ということができない。ＶＴを下げるためのチャネルにカウンター（打ち返し）ドーピングを行なうと他の問題、例えば短チャネル特性及びターンオフ特性の悪化が生じる。従って、高密度デュアルメタルゲートの構成において一つの解決方法をＣＭＯＳ設計に適用することが提案されている。ＭｅＯｘゲート誘電体及び高密度デュアルメタルゲート導体に関して予測されるＣＭＯＳトランジスタ設計について以下に記載する。
【０００５】
図１は、ＭｅＯｘゲート誘電体１１及び高密度デュアルメタルゲート導体１２を組み込んだ先行技術によるＣＭＯＳトランジスタ１０の簡易断面図である。ＣＭＯＳトランジスタ自体は、通常ｎウェル（図示せず）に形成されるｐＭＯＳトランジスタ１０１及びｐウェル（図示せず）に形成されるｎＭＯＳトランジスタ１０２を含む。デバイス設計者は、ＣＭＯＳトランジスタ１０がトレンチアイソレーション（図１には示さず）を基板に含んでｐＭＯＳトランジスタ１０１をｎＭＯＳトランジスタ１０２から分離するということをアプリオリにわかっている（論理や認識に先立って絶対的かつ自明なものとしてわかっている）。ゲート誘電体１１は、ｐＭＯＳトランジスタ１０１及びｎＭＯＳトランジスタ１０２の両方を覆うように半導体基板表面の上に堆積させる。上に提案したように、ＣＭＯＳトランジスタ１０はまた、デュアルメタルゲート導体１２を第１メタルゲート導体１２１及び第２メタルゲート導体１２２の形で組み込む。第１メタルゲート導体１２１はｐＭＯＳ領域１０１を覆うようにゲート誘電体１１の上に堆積させて、形成する。第２メタルゲート導体１２２は第１メタルゲート導体１２１を覆うように堆積させ、かつｎＭＯＳ領域１０２を覆うようにゲート誘電体１１の上に堆積させる。
【０００６】
上に示したように、かつ今から説明する理由により、デュアルメタルゲート導体１２１及び１２２は異種金属材料により形成される。詳細には、第１メタル導体１２１（ｐＭＯＳ領域１０１の上に形成される）の仕事関数がシリコンの価電子帯に近く、かつ第２メタル導体１２２（ｎＭＯＳ領域１０２の上に形成される）の仕事関数がシリコンの伝導帯に近い場合、好ましい性能が得られることが判明している。実際、ゲート長が５０ナノメートル未満のバルクＣＭＯＳに関して、それぞれの仕事関数をシリコンのバンド端（価電子帯及び伝導帯）の約０．２ｅＶの内側に有する２つの異なるゲート金属があることがかなり良く知られている。従って、メタルゲート導体１２１の候補として、レニウム、イリジウム、白金、モリブデン、ルテニウム、及びルテニウム酸化物が挙げられ、メタルゲート導体１２２の候補として、チタン、バナジウム、ジルコニウム、タンタル、アルミニウム、ニオビウム、及び窒化タンタルが挙げられる。しかしながら、上に列挙した物質が全てを網羅していると考えるべきではなく、他の金属、合金、または化合物がデュアルメタルゲート構造のゲート導体として使用するために適する、または適することが分かっている。
【０００７】
通常、ＣＭＯＳトランジスタ１０のゲート構造を形成するための既存のプロセスは図２に概略を示すように進行する。基板表面上にＭｅＯｘゲート誘電体１１を堆積させた後、第１メタルゲート導体１２１を、好適には化学気相成長（ＣＶＤ）法により堆積させるが、物理気相成長（ＰＶＤ）または原子層堆積（ＡＬＤ）のような他の堆積法も利用することができる。次に、第１金属材料をフォトリソグラフィ法によりパターニングしてｐＭＯＳ領域１０１上の第１金属材料をフォトレジスト２１によって保護する。次に図２に示すように、金属除去エッチングを行ってｎＭＯＳ領域１０２上の覆う第１金属材料を誘電体層１１の位置まで取り除く。一の実施形態では、金属除去は、硫酸、過酸化水素、及び水から成る溶液の中でウェットエッチングすることにより行なうことができる。次に第２金属材料を堆積させると、図１に具体的に示す構造が得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上のプロセスによってｎＭＯＳ領域１０２上の領域のゲート誘電体１１にダメージが加わる恐れがある。ゲート誘電体１１のダメージに弱い領域は図２の破線領域１１１で示す。この問題の原因は図２を参照すれば理解することができる。まず、ｎＭＯＳ領域１０２を覆う領域のゲート誘電体１１は２つの金属堆積工程に送られる。すなわち、最初に第１金属材料を堆積させ、次に第２金属材料を堆積させる。しかしながら恐らくは更に有害な形で、ｎＭＯＳ部分のゲート誘電体１１が、ｎＭＯＳ領域上の第１金属材料の選択エッチングに適用される金属除去エッチングプロセスに晒される。ｎＭＯＳ領域１０２上の第１金属１２１を除去すると、ほとんど間違いなく露出ゲート誘電体にダメージが加わる。
【０００９】
上記プロセスは、或る強固なＭｅＯｘ材料（例えばＨｆＯ２）をゲート誘電体材料として使用する場合に適用が可能であることが示されてきたが、他のゲート誘電体は上述のデュアルメタル集積化プロセスを実施するとダメージを受けると予想することができる。従って、必要なのは、ＭｅＯｘ誘電体層に損傷を与えることなくデュアルメタルゲートデバイスを形成する方法である。
【課題を解決するための手段】
【００１０】
以下において一層明瞭になるように、本発明は一の態様では、例えばＣＭＯＳトランジスタのような半導体デバイスを形成する方法であり、この半導体デバイスは、少なくとも２つのそれぞれ異なる金属材料により形成される高密度ゲート導体を有する。今まで、ＭｅＯｘゲート誘電体を高密度にＣＭＯＳデバイスに形成するためには、ＭｅＯｘ層で停止する金属除去エッチングが必要であり、このエッチングによって、第２ゲート導体材料を堆積させるために第１ゲート導体材料の一部を除去することができる。第１ゲート導体材料を除去するエッチングによって下層のＭｅＯｘにダメージが加わることが分かっている。ここに記載する形成プロセスによって下層のゲート誘電体に加わる可能性のあるダメージを未然に防止するが、これはゲート誘電体を犠牲層（例えばＳｉＯ２）で保護することにより行なわれる。
【発明を実施するための最良の形態】
【００１１】
デュアルメタルゲートデバイスを形成するための本方法については、この技術分野の当業者が、直ぐ下に簡単な形で示し、かつここに添付する図を参照することにより、より一層深く理解することができ、更に本方法の多くの特徴、利点、及び機能が当業者に明らかになるが、これらの図の幾つかの図においては、同じ参照番号（あるとすれば）は同じ、または同様な構成要素を指す。
【００１２】
当業者であれば、図の構成要素は説明を簡単かつ明瞭にするために示され、必ずしも寸法通りには描かれていない（記述において特に断らない限り）。例えば、図の幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態に対する理解を容易にし、かつ深めることができる。
【００１３】
デュアルメタルゲートデバイスを形成するための本方法を完全に理解するために、添付の請求項を含む詳細な記述を添付の図と関連付けながら参照する。
以下において一層明瞭になるように、本発明は一の態様では、例えばＣＭＯＳトランジスタのような半導体デバイスを形成する方法であり、この半導体デバイスは、少なくとも２つのそれぞれ異なる金属材料により形成される高密度ゲート導体を有する。今まで、ＭｅＯｘゲート誘電体を高密度にＣＭＯＳデバイスに形成するためには、ＭｅＯｘ層で停止する金属除去エッチングが必要であり、このエッチングによって、第２ゲート導体材料を堆積させるために第１ゲート導体材料の一部を除去することができる。第１ゲート導体材料を除去するエッチングによって下層のＭｅＯｘにダメージが加わることが分かっている。ここに記載する形成プロセスによって下層のゲート誘電体に加わる可能性のあるダメージを未然に防止するが、これはゲート誘電体を犠牲層（例えばＳｉＯ２）で保護することにより行なわれる。
【００１４】
本発明を理解するためには図３〜図６を分析すると便利であり、これらの図はいずれも、デュアルメタルゲートＣＭＯＳトランジスタの形成を模式的に示すプロセスフローの核心となる局面を構成する。しかしながらここで、本明細書に記載する本発明に関して、ＣＭＯＳデバイスの形成に発明の適用可能性が限定されるのではないことを理解されたい。
【００１５】
次に図３に注目すると、従来の方法に従って半導体基板３１が設けられる。基板３１にはｐＭＯＳトランジスタ３２及びｎＭＯＳトランジスタ３３を形成することができる。能動素子領域を基板３１に形成する方法はこの技術分野の当業者には公知であるので、図３に詳細は示さない。一般的に基板３１は低不純物濃度ｎ型またはｐ型単結晶シリコンを構成する、と説明するだけで十分である。基板に不純物を導入した後、ｐＭＯＳトランジスタ３２を収容するためにｎウェル（図示せず）を基板３１に形成し、そしてｎＭＯＳトランジスタ３３を収容するためにｐウェル（図示せず）を形成する。普通、ここに提案するようなツインウェル構造に関連する説明を行なうと、ｎウェルは、ｐＭＯＳトランジスタ３２を形成することになる基板３１の領域に注入を選択的に行なうことによって形成し、そしてｐウェルは、ｎＭＯＳトランジスタ３３を形成することになる基板３１の領域に注入を選択的に行なうことによって形成する。一の実施形態では、ｎウェルはそれ自体を、ｐ型導電性を有するタブ（ｔｕｂ：図示せず）の内部に閉じ込めることができる。別の実施形態では、基板３１は低不純物濃度エピタキシャル層を含むことができ、このエピタキシャル層は高不純物濃度バルクシリコンを覆うように形成される。すなわち、基板３１は実際にはＰ＋バルクシリコンに形成されるＰ−エピタキシャル層とすることができる。公知のように、ｎ型導電領域はリンまたは砒素の注入により形成することができ、ｐ型導電領域はボロンまたはアンチモンの注入により形成することができる。実際には、デバイスのｐＭＯＳ領域及びｎＭＯＳ領域は絶縁構造（図示せず）によって分離される。種々の絶縁方法が知られており、この方法にはＬＯＣＯＳ分離、シャロートレンチアイソレーション、ディープトレンチアイソレーションなどが含まれる。絶縁分離方法に関する図及び記載はここでは改めて示すものでもないと考えられるので、説明を明瞭かつ簡単にするために省略している。更に、シリコンオンインシュレータ（ＳＯＩ）構造をＣＭＯＳデバイスの形成に用いることもできるので、本発明をＳＯＩ技術に同じように適用することができる。
【００１６】
図３を続いて参照すると、ゲート誘電体材料３４が基板３１の表面３１１の上に形成されることが分かる。好適な実施形態では、誘電体材料３４はＭｅＯｘである。好適な実施形態では、ＭｅＯｘ３４はＨｆＯ２とすることができる。しかしながら、他の適切な金属酸化物として、ジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、チタン、シリコン、及びこれらの材料の組合せの酸化物または酸窒化物が挙げられる。ＭｅＯｘゲート誘電体の利点は上に列挙してきた。次に、犠牲層３５を、一の実施形態では、５０〜５００オングストロームの厚さに、ゲート誘電体層３４を覆うように形成する。犠牲層３５は、公知の方法により堆積させるＳｉＯ２とすることができる。しかしながら、有機ポリマー、フォトレジスト、Ｓｉ３Ｎ４などのような他の材料も使用することができる。層３５が重要であることが以下に明らかになる。
【００１７】
この時点で、フォトレジスト層３６を犠牲層３５の上に形成し、そして犠牲層３５の内のｐＭＯＳ領域の上の部分３５１が露出し、そして犠牲層３５の内のｎＭＯＳ領域の上の部分３５２がフォトレジスト３６によって保護されるようにパターニングする。図３を参照されたし。好適な実施形態では、ウェット化学エッチング工程において、犠牲酸化物の内のｐＭＯＳ領域の上の誘電体材料を覆う部分３５１を除去する。詳細には、犠牲酸化物層３５がＳｉＯ２の場合、除去は、下層のＭｅＯｘ層３４を侵食しないＨＦ溶液を使用して行なうことができる。このプロセス工程を実施した結果を図４に示す。ここで、誘電体材料３４上の犠牲層３５の残留部分３５２がｎＭＯＳ領域を覆うことに注目されたい。
【００１８】
残留犠牲層３５２が正規の位置に形成されると、第１ゲート導体材料５１を、ｐＭＯＳ領域を覆う誘電体材料３４の上、及び残留犠牲層３５２の上に堆積させる。一の実施形態では、第１ゲート導体材料５１は、例えばＩｒとすることができ、かつ５０〜５００オングストロームの厚さを有することができる。第１メタルゲート導体材料５１の他の候補としては、レニウム、白金、モリブデン、ルテニウム、及びルテニウム酸化物が挙げられる。プロセスのこの段階で得られる結果は、図５に示す初期ゲート構造である。
【００１９】
次のプロセス工程では、第１ゲート導体材料５１を、フォトレジスト６１を使用してパターニングする。すなわち、フォトレジスト層６１は、第１ゲート導体材料の内のｐＭＯＳ領域の上に位置する部分を覆うように形成される。次に、第１ゲート導体５１の内、デバイスのｎＭＯＳ領域の上の露出部分に対して金属除去工程を実施して露出部分を犠牲層の位置まで、恐らくは犠牲層にまで食い込む形で除去する。ゲート導体の除去は、ガスを使用するプラズマドライエッチングにより行なうことが好ましい。先行技術では、プラズマエッチングによって下層のＭｅＯｘ層が必ずアタックされる。図２を参照されたし。しかしながら、本発明に関しては、犠牲層３５２によってこのような有害な効果を排除することができ、かつゲート誘電体を劣化させることなく露出ゲート導体材料を完全に取り除くことができる。この時点で得られる結果を図６に示す。次に残留犠牲層３５２を適切なウェット化学エッチングにより全て除去し、そしてレジスト６１を除去する。
【００２０】
図７において、第２ゲート導体材料７１を、（ｉ）誘電体３４の上、かつｐＭＯＳ領域３２の上に位置する第１ゲート導体材料５１を覆い、かつ（ｉｉ）ｎＭＯＳ領域３３の上の誘電体材料３４を覆うように堆積させる。第２ゲート導体材料７１はＴａＳｉＮとすることができ、かつ５０〜５００オングストロームの厚さを有することもできる。第２ゲート導体材料７１の他の候補としては、チタン、バナジウム、ジルコニウム、タンタル、アルミニウム、ニオビウム、及び窒化タンタルが挙げられる。その結果、ゲート誘電体の完全性を維持する形成プロセスによりもたらされる非常に優れた性能特性を有する高密度デュアルメタルゲート（ＭＯＳ）デバイスが得られる。
【００２１】
従って、今まで、高密度デュアルメタルゲートＣＭＯＳトランジスタを形成するためのプロセスによって、ゲート誘電体材料にダメージが加えられる機会が生じると考えられてきた。先行技術による一の実施形態では、ダメージは主として、ｎＭＯＳトランジスタのゲート誘電体を覆う第１ゲート導体を除去するために使用する金属エッチングプロセスに選択性が無い結果、加えられることになる。特に、メタルゲート導体材料を除去するために一般的に使用されるガスプラズマエッチング工程によって、下層のＭｅＯｘゲート誘電体も直接アタックされる。金属除去工程を実施するために、ゲート誘電体材料のこの部分を覆う犠牲層を挟む形で設ける手法は、単純で分かり易い効果的な対策となる。ゲート誘電体は、犠牲層の除去に使用するウェット化学エッチング（例えばＨＦ溶液中で）による侵食に対して容易に耐える。
【００２２】
ここで、本発明について本明細書では、第１ゲート導体がまずＣＭＯＳトランジスタのｐＭＯＳ領域の上に形成され、続いて第２ゲート導体がｎＭＯＳ領域の上に形成される特定の実施形態を参照しながら記載してきた。別の実施形態では、第１ゲート導体はトランジスタのｎＭＯＳ領域の上に形成することができる。この場合、ｎＭＯＳ特性に一層適合する金属（例えばＴａＳｉＮ）をまず堆積させる。上に記載した形成プロセスに正確に類似する方法で、第２ゲート導体を続いて、ｎＭＯＳデバイスを覆う第１ゲート導体の上、及びｐＭＯＳデバイスを覆うゲート誘電体の上に形成する。本例の第２金属導体も、例えばＩｒとすることができる。ここでの重要な点は、本発明が高密度デュアルメタルゲート導体を形成するために、犠牲層を設けてゲート誘電体を保護する別のプロセスシーケンスを含むことである。しかしながら、ゲート導体を堆積させるシーケンスに関係なく、該当するゲート導体材料を上に特定した方法により、導体を形成するための下地となるデバイス領域の導電型に一致させる必要があることが重要な点である。
【００２３】
更に、金属除去のための多くのドライまたはウェットエッチングまたはプロセスを使用して金属層をデュアルメタルゲートの形成過程において除去することができる。同様に、本発明ではＳｉＯ２を犠牲層として使用することを考えているが、有機ポリマー、フォトレジスト、Ｓｉ３Ｎ４などを含むがこれらの材料に限定されない他の材料を犠牲層３５として使用すれば良好な結果が得られる。この点に関して、犠牲層自体の除去は、犠牲層３５の除去に使用する工程によって下層の誘電体に検出できるほどの劣化が生じないとすると、ドライエッチングまたはウェットエッチングまたは別の利用可能な除去プロセスによって行なうことができる。
【００２４】
上の記載に従って形成されるデュアルメタルＣＭＯＳデバイスから得られる実験データを収集すると、ゲート容量及びゲートリーク電流のようなデバイス特性が本発明によって大きく改善されることが分かる。詳細には、特に−１．０〜＋１．０ボルトのゲート電圧が印加されているときのゲート容量は、本発明の利点を用いることなく形成されるデュアルメタルゲートデバイスが示すゲート容量よりもかなり小さい。同様に、ゲートリーク電流が０〜２．０ボルトのゲート電圧範囲の大部分に渡ってほぼ２桁小さいことが判明した。
【００２５】
更に、賢明な製造業者は、例えばｎＭＯＳ領域の上の犠牲層の堆積及びそれに続く除去自体が、下層のゲート誘電体へのダメージをもたらし得るのではないかと疑念を抱くが、実験による分析によれば、犠牲層の除去によってゲート特性の劣化が全く生じることがないことが判明している。すなわち、ＭｅＯｘゲート誘電体はウェット化学エッチング（例えばＨＦ溶液中における）を使用する犠牲層の除去の影響を受けない。単一のメタルゲート導体をＭｅＯｘゲート誘電体の上に堆積させる構成であって、犠牲層を除去する中間工程のないごく単純な構成のプロセスに従って形成された基準デバイスと比較すると、本発明に従って形成されるデバイスは、ほぼ同等のゲート容量及びゲートリーク特性を有することが判明した。
【００２６】
従って、上の記述においては、本発明について、例示的な形で、かつ本発明を完全に理解できるような形で、特定の多くの実施形態に関連して示してきた。しかしながら、半導体不揮発性メモリデバイスの設計及び形成に関与するこの技術分野の当業者であれば、種々の変形及び変更を、特定の形で記載した実施形態に、本発明の技術範囲から逸脱しない範囲において加え得ることが理解できるであろう。従って、本発明は、添付の請求項の表現上の技術範囲に含まれる全ての主要事項のみならずこれらの主要事項の等価物を包含するものとして捉えられるべきである。例えば、本発明は本明細書において指定される特定の材料及び厚さに限定されるものとして解釈されるべきではない。同様に、この技術分野の当業者であれば、必須の一貫性が維持されると仮定すると、導電型（Ｐ型、Ｎ型）は普通、逆にすることができることが理解できる。従って、記述及び図は、制限的な意味ではなく、本発明の例示として正しく解釈され、その結果、記述及び図に対する全ての変形、または記述及び図の波生物が本発明の技術範囲に含まれるものであると理解される。
【００２７】
同様に、効果、利点、機能、及び動作上の問題、または他の技術的問題に対する解決法について、本明細書に提示したように本発明の特定の実施形態に関して列挙してきた。しかしながら、効果、利点、機能、及び問題解決法、及びこのような効果、利点、機能、及び問題解決法をもたらし、またはさらに顕著にし得る、或いは顕著にさせるすべての要素（群）または制限事項（群）が、明示的な形で、或いは黙示または禁反言によるかを問わず、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な要素、或いは制限事項であると考えられる、または解釈されるべきではない。更に、本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他のすべてのこれらの変形は包括的な意味で適用されるものであり、引用した一連の要素を備えるプロセス、方法、製品、または装置がこれらの引用要素のみを含むだけでなく、明らかには引用されていない、または列挙されていないがそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２８】
【図１】先行技術によるＭｅＯｘゲート誘電体（１１）及び高密度デュアルメタルゲート（１２１，１２２）導体を組み込んだＣＭＯＳトランジスタの簡易断面図。
【図２】図１のデバイスの形成過程において行われる金属除去エッチング工程を図に表わしたものであり、ダメージが先行技術によるゲート誘電体に加わる様子を示す断面図。
【図３】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図４】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図５】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図６】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図７】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【技術分野】
【０００１】
本発明は概して半導体デバイスの設計及び形成に関し、特にデュアルメタルゲートを有し、デュアルメタルゲートの形成をゲート下の誘電体材料へのダメージが緩和されるように行なうことができる金属酸化物半導体（ＭＯＳ）デバイスの設計及び形成に関する。
【背景技術】
【０００２】
半導体デバイス技術は、サブミクロンパターンサイズの領域に向かって高性能化し続けざるを得ない。パターンサイズが小さくなる結果として、長チャネルデバイスに２次効果しかもたらすことができなかったことにより一度は無視されたデバイス設計及び形成の局面が今では重要になっており、かつ従来のデバイス設計及び形成技術に加える非常に多くの変更を有効にした。例えば、従来のＭＯＳトランジスタのチャネル長及びゲート酸化膜厚の縮小を過度に行なうと、ポリシリコンゲートの空乏化、ゲート抵抗の上昇、ゲートトンネル電流の増大、及びドーパント（すなわちボロン）のデバイスチャネル領域への突き抜けの問題を悪化させる。特に、これまでポリシリコンをゲート導体として、かつ二酸化シリコンをゲート誘電体として使用してきたＣＭＯＳ技術では現在、デュアルメタルゲート導体及び金属酸化物（ＭｅＯｘ）ゲート誘電体の使用が検討されている。
【０００３】
ＭｅＯｘゲート誘電体材料は、これらの材料がかなり高い誘電率（Ｋ）を示し、厚いゲート誘電体層を堆積誘電体層の物理特性及び電気特性に悪影響を及ぼすことなく堆積させることができるので有利である。例えば、薄い酸化膜は大きな電界によってストレスが加えられると、破壊をもたらすブレークダウンを起こし易い。ＳｉＯ２は特に、約１２ｍｖ／ｃｍの最大電界に耐えることができる。多くの遷移金属酸化物がこの用途におけるＳｉＯ２の代替物として適切であることが判明しており、このような遷移金属酸化物としては、例えばジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、チタン、及びこれらの金属の組合せの酸化物が挙げられる。
【０００４】
ゲート誘電体の高性能化に加えて、メタルゲートをポリシリコンの代わりに使用する手法が大きな注目を集めている。メタルゲートはゲートの空乏化及びボロンの突き抜け現象を防止するだけでなく、非常に低いシート抵抗を実現する。一つの手法では、モノリシックゲート構造をＣＭＯＳ設計に取り入れることができる。この手法では一貫して、シリコンの価電子帯と伝導帯との間のほぼ中央に仕事関数を有する金属を用いている。しかしながら、金属の仕事関数をこのような値にすると、結果として得られるデバイスのしきい値電圧ＶＴが高くなり過ぎてチャネルドーピングを容易に制御する、ということができない。ＶＴを下げるためのチャネルにカウンター（打ち返し）ドーピングを行なうと他の問題、例えば短チャネル特性及びターンオフ特性の悪化が生じる。従って、高密度デュアルメタルゲートの構成において一つの解決方法をＣＭＯＳ設計に適用することが提案されている。ＭｅＯｘゲート誘電体及び高密度デュアルメタルゲート導体に関して予測されるＣＭＯＳトランジスタ設計について以下に記載する。
【０００５】
図１は、ＭｅＯｘゲート誘電体１１及び高密度デュアルメタルゲート導体１２を組み込んだ先行技術によるＣＭＯＳトランジスタ１０の簡易断面図である。ＣＭＯＳトランジスタ自体は、通常ｎウェル（図示せず）に形成されるｐＭＯＳトランジスタ１０１及びｐウェル（図示せず）に形成されるｎＭＯＳトランジスタ１０２を含む。デバイス設計者は、ＣＭＯＳトランジスタ１０がトレンチアイソレーション（図１には示さず）を基板に含んでｐＭＯＳトランジスタ１０１をｎＭＯＳトランジスタ１０２から分離するということをアプリオリにわかっている（論理や認識に先立って絶対的かつ自明なものとしてわかっている）。ゲート誘電体１１は、ｐＭＯＳトランジスタ１０１及びｎＭＯＳトランジスタ１０２の両方を覆うように半導体基板表面の上に堆積させる。上に提案したように、ＣＭＯＳトランジスタ１０はまた、デュアルメタルゲート導体１２を第１メタルゲート導体１２１及び第２メタルゲート導体１２２の形で組み込む。第１メタルゲート導体１２１はｐＭＯＳ領域１０１を覆うようにゲート誘電体１１の上に堆積させて、形成する。第２メタルゲート導体１２２は第１メタルゲート導体１２１を覆うように堆積させ、かつｎＭＯＳ領域１０２を覆うようにゲート誘電体１１の上に堆積させる。
【０００６】
上に示したように、かつ今から説明する理由により、デュアルメタルゲート導体１２１及び１２２は異種金属材料により形成される。詳細には、第１メタル導体１２１（ｐＭＯＳ領域１０１の上に形成される）の仕事関数がシリコンの価電子帯に近く、かつ第２メタル導体１２２（ｎＭＯＳ領域１０２の上に形成される）の仕事関数がシリコンの伝導帯に近い場合、好ましい性能が得られることが判明している。実際、ゲート長が５０ナノメートル未満のバルクＣＭＯＳに関して、それぞれの仕事関数をシリコンのバンド端（価電子帯及び伝導帯）の約０．２ｅＶの内側に有する２つの異なるゲート金属があることがかなり良く知られている。従って、メタルゲート導体１２１の候補として、レニウム、イリジウム、白金、モリブデン、ルテニウム、及びルテニウム酸化物が挙げられ、メタルゲート導体１２２の候補として、チタン、バナジウム、ジルコニウム、タンタル、アルミニウム、ニオビウム、及び窒化タンタルが挙げられる。しかしながら、上に列挙した物質が全てを網羅していると考えるべきではなく、他の金属、合金、または化合物がデュアルメタルゲート構造のゲート導体として使用するために適する、または適することが分かっている。
【０００７】
通常、ＣＭＯＳトランジスタ１０のゲート構造を形成するための既存のプロセスは図２に概略を示すように進行する。基板表面上にＭｅＯｘゲート誘電体１１を堆積させた後、第１メタルゲート導体１２１を、好適には化学気相成長（ＣＶＤ）法により堆積させるが、物理気相成長（ＰＶＤ）または原子層堆積（ＡＬＤ）のような他の堆積法も利用することができる。次に、第１金属材料をフォトリソグラフィ法によりパターニングしてｐＭＯＳ領域１０１上の第１金属材料をフォトレジスト２１によって保護する。次に図２に示すように、金属除去エッチングを行ってｎＭＯＳ領域１０２上の覆う第１金属材料を誘電体層１１の位置まで取り除く。一の実施形態では、金属除去は、硫酸、過酸化水素、及び水から成る溶液の中でウェットエッチングすることにより行なうことができる。次に第２金属材料を堆積させると、図１に具体的に示す構造が得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上のプロセスによってｎＭＯＳ領域１０２上の領域のゲート誘電体１１にダメージが加わる恐れがある。ゲート誘電体１１のダメージに弱い領域は図２の破線領域１１１で示す。この問題の原因は図２を参照すれば理解することができる。まず、ｎＭＯＳ領域１０２を覆う領域のゲート誘電体１１は２つの金属堆積工程に送られる。すなわち、最初に第１金属材料を堆積させ、次に第２金属材料を堆積させる。しかしながら恐らくは更に有害な形で、ｎＭＯＳ部分のゲート誘電体１１が、ｎＭＯＳ領域上の第１金属材料の選択エッチングに適用される金属除去エッチングプロセスに晒される。ｎＭＯＳ領域１０２上の第１金属１２１を除去すると、ほとんど間違いなく露出ゲート誘電体にダメージが加わる。
【０００９】
上記プロセスは、或る強固なＭｅＯｘ材料（例えばＨｆＯ２）をゲート誘電体材料として使用する場合に適用が可能であることが示されてきたが、他のゲート誘電体は上述のデュアルメタル集積化プロセスを実施するとダメージを受けると予想することができる。従って、必要なのは、ＭｅＯｘ誘電体層に損傷を与えることなくデュアルメタルゲートデバイスを形成する方法である。
【課題を解決するための手段】
【００１０】
以下において一層明瞭になるように、本発明は一の態様では、例えばＣＭＯＳトランジスタのような半導体デバイスを形成する方法であり、この半導体デバイスは、少なくとも２つのそれぞれ異なる金属材料により形成される高密度ゲート導体を有する。今まで、ＭｅＯｘゲート誘電体を高密度にＣＭＯＳデバイスに形成するためには、ＭｅＯｘ層で停止する金属除去エッチングが必要であり、このエッチングによって、第２ゲート導体材料を堆積させるために第１ゲート導体材料の一部を除去することができる。第１ゲート導体材料を除去するエッチングによって下層のＭｅＯｘにダメージが加わることが分かっている。ここに記載する形成プロセスによって下層のゲート誘電体に加わる可能性のあるダメージを未然に防止するが、これはゲート誘電体を犠牲層（例えばＳｉＯ２）で保護することにより行なわれる。
【発明を実施するための最良の形態】
【００１１】
デュアルメタルゲートデバイスを形成するための本方法については、この技術分野の当業者が、直ぐ下に簡単な形で示し、かつここに添付する図を参照することにより、より一層深く理解することができ、更に本方法の多くの特徴、利点、及び機能が当業者に明らかになるが、これらの図の幾つかの図においては、同じ参照番号（あるとすれば）は同じ、または同様な構成要素を指す。
【００１２】
当業者であれば、図の構成要素は説明を簡単かつ明瞭にするために示され、必ずしも寸法通りには描かれていない（記述において特に断らない限り）。例えば、図の幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態に対する理解を容易にし、かつ深めることができる。
【００１３】
デュアルメタルゲートデバイスを形成するための本方法を完全に理解するために、添付の請求項を含む詳細な記述を添付の図と関連付けながら参照する。
以下において一層明瞭になるように、本発明は一の態様では、例えばＣＭＯＳトランジスタのような半導体デバイスを形成する方法であり、この半導体デバイスは、少なくとも２つのそれぞれ異なる金属材料により形成される高密度ゲート導体を有する。今まで、ＭｅＯｘゲート誘電体を高密度にＣＭＯＳデバイスに形成するためには、ＭｅＯｘ層で停止する金属除去エッチングが必要であり、このエッチングによって、第２ゲート導体材料を堆積させるために第１ゲート導体材料の一部を除去することができる。第１ゲート導体材料を除去するエッチングによって下層のＭｅＯｘにダメージが加わることが分かっている。ここに記載する形成プロセスによって下層のゲート誘電体に加わる可能性のあるダメージを未然に防止するが、これはゲート誘電体を犠牲層（例えばＳｉＯ２）で保護することにより行なわれる。
【００１４】
本発明を理解するためには図３〜図６を分析すると便利であり、これらの図はいずれも、デュアルメタルゲートＣＭＯＳトランジスタの形成を模式的に示すプロセスフローの核心となる局面を構成する。しかしながらここで、本明細書に記載する本発明に関して、ＣＭＯＳデバイスの形成に発明の適用可能性が限定されるのではないことを理解されたい。
【００１５】
次に図３に注目すると、従来の方法に従って半導体基板３１が設けられる。基板３１にはｐＭＯＳトランジスタ３２及びｎＭＯＳトランジスタ３３を形成することができる。能動素子領域を基板３１に形成する方法はこの技術分野の当業者には公知であるので、図３に詳細は示さない。一般的に基板３１は低不純物濃度ｎ型またはｐ型単結晶シリコンを構成する、と説明するだけで十分である。基板に不純物を導入した後、ｐＭＯＳトランジスタ３２を収容するためにｎウェル（図示せず）を基板３１に形成し、そしてｎＭＯＳトランジスタ３３を収容するためにｐウェル（図示せず）を形成する。普通、ここに提案するようなツインウェル構造に関連する説明を行なうと、ｎウェルは、ｐＭＯＳトランジスタ３２を形成することになる基板３１の領域に注入を選択的に行なうことによって形成し、そしてｐウェルは、ｎＭＯＳトランジスタ３３を形成することになる基板３１の領域に注入を選択的に行なうことによって形成する。一の実施形態では、ｎウェルはそれ自体を、ｐ型導電性を有するタブ（ｔｕｂ：図示せず）の内部に閉じ込めることができる。別の実施形態では、基板３１は低不純物濃度エピタキシャル層を含むことができ、このエピタキシャル層は高不純物濃度バルクシリコンを覆うように形成される。すなわち、基板３１は実際にはＰ＋バルクシリコンに形成されるＰ−エピタキシャル層とすることができる。公知のように、ｎ型導電領域はリンまたは砒素の注入により形成することができ、ｐ型導電領域はボロンまたはアンチモンの注入により形成することができる。実際には、デバイスのｐＭＯＳ領域及びｎＭＯＳ領域は絶縁構造（図示せず）によって分離される。種々の絶縁方法が知られており、この方法にはＬＯＣＯＳ分離、シャロートレンチアイソレーション、ディープトレンチアイソレーションなどが含まれる。絶縁分離方法に関する図及び記載はここでは改めて示すものでもないと考えられるので、説明を明瞭かつ簡単にするために省略している。更に、シリコンオンインシュレータ（ＳＯＩ）構造をＣＭＯＳデバイスの形成に用いることもできるので、本発明をＳＯＩ技術に同じように適用することができる。
【００１６】
図３を続いて参照すると、ゲート誘電体材料３４が基板３１の表面３１１の上に形成されることが分かる。好適な実施形態では、誘電体材料３４はＭｅＯｘである。好適な実施形態では、ＭｅＯｘ３４はＨｆＯ２とすることができる。しかしながら、他の適切な金属酸化物として、ジルコニウム、ハフニウム、アルミニウム、ランタン、ストロンチウム、チタン、シリコン、及びこれらの材料の組合せの酸化物または酸窒化物が挙げられる。ＭｅＯｘゲート誘電体の利点は上に列挙してきた。次に、犠牲層３５を、一の実施形態では、５０〜５００オングストロームの厚さに、ゲート誘電体層３４を覆うように形成する。犠牲層３５は、公知の方法により堆積させるＳｉＯ２とすることができる。しかしながら、有機ポリマー、フォトレジスト、Ｓｉ３Ｎ４などのような他の材料も使用することができる。層３５が重要であることが以下に明らかになる。
【００１７】
この時点で、フォトレジスト層３６を犠牲層３５の上に形成し、そして犠牲層３５の内のｐＭＯＳ領域の上の部分３５１が露出し、そして犠牲層３５の内のｎＭＯＳ領域の上の部分３５２がフォトレジスト３６によって保護されるようにパターニングする。図３を参照されたし。好適な実施形態では、ウェット化学エッチング工程において、犠牲酸化物の内のｐＭＯＳ領域の上の誘電体材料を覆う部分３５１を除去する。詳細には、犠牲酸化物層３５がＳｉＯ２の場合、除去は、下層のＭｅＯｘ層３４を侵食しないＨＦ溶液を使用して行なうことができる。このプロセス工程を実施した結果を図４に示す。ここで、誘電体材料３４上の犠牲層３５の残留部分３５２がｎＭＯＳ領域を覆うことに注目されたい。
【００１８】
残留犠牲層３５２が正規の位置に形成されると、第１ゲート導体材料５１を、ｐＭＯＳ領域を覆う誘電体材料３４の上、及び残留犠牲層３５２の上に堆積させる。一の実施形態では、第１ゲート導体材料５１は、例えばＩｒとすることができ、かつ５０〜５００オングストロームの厚さを有することができる。第１メタルゲート導体材料５１の他の候補としては、レニウム、白金、モリブデン、ルテニウム、及びルテニウム酸化物が挙げられる。プロセスのこの段階で得られる結果は、図５に示す初期ゲート構造である。
【００１９】
次のプロセス工程では、第１ゲート導体材料５１を、フォトレジスト６１を使用してパターニングする。すなわち、フォトレジスト層６１は、第１ゲート導体材料の内のｐＭＯＳ領域の上に位置する部分を覆うように形成される。次に、第１ゲート導体５１の内、デバイスのｎＭＯＳ領域の上の露出部分に対して金属除去工程を実施して露出部分を犠牲層の位置まで、恐らくは犠牲層にまで食い込む形で除去する。ゲート導体の除去は、ガスを使用するプラズマドライエッチングにより行なうことが好ましい。先行技術では、プラズマエッチングによって下層のＭｅＯｘ層が必ずアタックされる。図２を参照されたし。しかしながら、本発明に関しては、犠牲層３５２によってこのような有害な効果を排除することができ、かつゲート誘電体を劣化させることなく露出ゲート導体材料を完全に取り除くことができる。この時点で得られる結果を図６に示す。次に残留犠牲層３５２を適切なウェット化学エッチングにより全て除去し、そしてレジスト６１を除去する。
【００２０】
図７において、第２ゲート導体材料７１を、（ｉ）誘電体３４の上、かつｐＭＯＳ領域３２の上に位置する第１ゲート導体材料５１を覆い、かつ（ｉｉ）ｎＭＯＳ領域３３の上の誘電体材料３４を覆うように堆積させる。第２ゲート導体材料７１はＴａＳｉＮとすることができ、かつ５０〜５００オングストロームの厚さを有することもできる。第２ゲート導体材料７１の他の候補としては、チタン、バナジウム、ジルコニウム、タンタル、アルミニウム、ニオビウム、及び窒化タンタルが挙げられる。その結果、ゲート誘電体の完全性を維持する形成プロセスによりもたらされる非常に優れた性能特性を有する高密度デュアルメタルゲート（ＭＯＳ）デバイスが得られる。
【００２１】
従って、今まで、高密度デュアルメタルゲートＣＭＯＳトランジスタを形成するためのプロセスによって、ゲート誘電体材料にダメージが加えられる機会が生じると考えられてきた。先行技術による一の実施形態では、ダメージは主として、ｎＭＯＳトランジスタのゲート誘電体を覆う第１ゲート導体を除去するために使用する金属エッチングプロセスに選択性が無い結果、加えられることになる。特に、メタルゲート導体材料を除去するために一般的に使用されるガスプラズマエッチング工程によって、下層のＭｅＯｘゲート誘電体も直接アタックされる。金属除去工程を実施するために、ゲート誘電体材料のこの部分を覆う犠牲層を挟む形で設ける手法は、単純で分かり易い効果的な対策となる。ゲート誘電体は、犠牲層の除去に使用するウェット化学エッチング（例えばＨＦ溶液中で）による侵食に対して容易に耐える。
【００２２】
ここで、本発明について本明細書では、第１ゲート導体がまずＣＭＯＳトランジスタのｐＭＯＳ領域の上に形成され、続いて第２ゲート導体がｎＭＯＳ領域の上に形成される特定の実施形態を参照しながら記載してきた。別の実施形態では、第１ゲート導体はトランジスタのｎＭＯＳ領域の上に形成することができる。この場合、ｎＭＯＳ特性に一層適合する金属（例えばＴａＳｉＮ）をまず堆積させる。上に記載した形成プロセスに正確に類似する方法で、第２ゲート導体を続いて、ｎＭＯＳデバイスを覆う第１ゲート導体の上、及びｐＭＯＳデバイスを覆うゲート誘電体の上に形成する。本例の第２金属導体も、例えばＩｒとすることができる。ここでの重要な点は、本発明が高密度デュアルメタルゲート導体を形成するために、犠牲層を設けてゲート誘電体を保護する別のプロセスシーケンスを含むことである。しかしながら、ゲート導体を堆積させるシーケンスに関係なく、該当するゲート導体材料を上に特定した方法により、導体を形成するための下地となるデバイス領域の導電型に一致させる必要があることが重要な点である。
【００２３】
更に、金属除去のための多くのドライまたはウェットエッチングまたはプロセスを使用して金属層をデュアルメタルゲートの形成過程において除去することができる。同様に、本発明ではＳｉＯ２を犠牲層として使用することを考えているが、有機ポリマー、フォトレジスト、Ｓｉ３Ｎ４などを含むがこれらの材料に限定されない他の材料を犠牲層３５として使用すれば良好な結果が得られる。この点に関して、犠牲層自体の除去は、犠牲層３５の除去に使用する工程によって下層の誘電体に検出できるほどの劣化が生じないとすると、ドライエッチングまたはウェットエッチングまたは別の利用可能な除去プロセスによって行なうことができる。
【００２４】
上の記載に従って形成されるデュアルメタルＣＭＯＳデバイスから得られる実験データを収集すると、ゲート容量及びゲートリーク電流のようなデバイス特性が本発明によって大きく改善されることが分かる。詳細には、特に−１．０〜＋１．０ボルトのゲート電圧が印加されているときのゲート容量は、本発明の利点を用いることなく形成されるデュアルメタルゲートデバイスが示すゲート容量よりもかなり小さい。同様に、ゲートリーク電流が０〜２．０ボルトのゲート電圧範囲の大部分に渡ってほぼ２桁小さいことが判明した。
【００２５】
更に、賢明な製造業者は、例えばｎＭＯＳ領域の上の犠牲層の堆積及びそれに続く除去自体が、下層のゲート誘電体へのダメージをもたらし得るのではないかと疑念を抱くが、実験による分析によれば、犠牲層の除去によってゲート特性の劣化が全く生じることがないことが判明している。すなわち、ＭｅＯｘゲート誘電体はウェット化学エッチング（例えばＨＦ溶液中における）を使用する犠牲層の除去の影響を受けない。単一のメタルゲート導体をＭｅＯｘゲート誘電体の上に堆積させる構成であって、犠牲層を除去する中間工程のないごく単純な構成のプロセスに従って形成された基準デバイスと比較すると、本発明に従って形成されるデバイスは、ほぼ同等のゲート容量及びゲートリーク特性を有することが判明した。
【００２６】
従って、上の記述においては、本発明について、例示的な形で、かつ本発明を完全に理解できるような形で、特定の多くの実施形態に関連して示してきた。しかしながら、半導体不揮発性メモリデバイスの設計及び形成に関与するこの技術分野の当業者であれば、種々の変形及び変更を、特定の形で記載した実施形態に、本発明の技術範囲から逸脱しない範囲において加え得ることが理解できるであろう。従って、本発明は、添付の請求項の表現上の技術範囲に含まれる全ての主要事項のみならずこれらの主要事項の等価物を包含するものとして捉えられるべきである。例えば、本発明は本明細書において指定される特定の材料及び厚さに限定されるものとして解釈されるべきではない。同様に、この技術分野の当業者であれば、必須の一貫性が維持されると仮定すると、導電型（Ｐ型、Ｎ型）は普通、逆にすることができることが理解できる。従って、記述及び図は、制限的な意味ではなく、本発明の例示として正しく解釈され、その結果、記述及び図に対する全ての変形、または記述及び図の波生物が本発明の技術範囲に含まれるものであると理解される。
【００２７】
同様に、効果、利点、機能、及び動作上の問題、または他の技術的問題に対する解決法について、本明細書に提示したように本発明の特定の実施形態に関して列挙してきた。しかしながら、効果、利点、機能、及び問題解決法、及びこのような効果、利点、機能、及び問題解決法をもたらし、またはさらに顕著にし得る、或いは顕著にさせるすべての要素（群）または制限事項（群）が、明示的な形で、或いは黙示または禁反言によるかを問わず、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な要素、或いは制限事項であると考えられる、または解釈されるべきではない。更に、本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他のすべてのこれらの変形は包括的な意味で適用されるものであり、引用した一連の要素を備えるプロセス、方法、製品、または装置がこれらの引用要素のみを含むだけでなく、明らかには引用されていない、または列挙されていないがそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２８】
【図１】先行技術によるＭｅＯｘゲート誘電体（１１）及び高密度デュアルメタルゲート（１２１，１２２）導体を組み込んだＣＭＯＳトランジスタの簡易断面図。
【図２】図１のデバイスの形成過程において行われる金属除去エッチング工程を図に表わしたものであり、ダメージが先行技術によるゲート誘電体に加わる様子を示す断面図。
【図３】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図４】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図５】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図６】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【図７】本発明による模式的なプロセスフローを構成する図であり、かつ犠牲層を使用してゲート誘電体へのダメージを回避することができる様子を示す断面図。
【特許請求の範囲】
【請求項１】
表面を有し、かつ第１領域及び第２領域を有する半導体基板を設けるステップと、
第１領域を覆い、かつ第２領域を覆う表面の上にゲート誘電体を形成するステップと、
犠牲層をゲート誘電体の上に形成するステップと、
第１領域上のゲート誘電体が露出し、かつ残りの犠牲層が第２領域上のゲート誘電体を保護すべく前記犠牲層をパターニングするステップと、
第１ゲート導体材料を露出ゲート誘電体の上に、かつ残りの犠牲層の上に堆積させるステップと、
第１ゲート導体材料をパターニングして残りの犠牲層が露出するようにするステップと、
残りの犠牲層を除去して第２領域上のゲート誘電体を露出させるステップと、
第２ゲート導体材料をパターニング済みの第１ゲート導体材料を覆い、かつ第１ゲート導体材料をパターニングしたことにより露出したゲート誘電体を覆うように堆積させるステップとを備える、半導体デバイスの製造方法。
【請求項２】
表面を有し、かつ第１領域及び第２領域を有する半導体基板を設けるステップと、
第１領域を覆い、かつ第２領域を覆う表面の上にゲート誘電体を形成するステップと、
ゲート誘電体を保護して後続の金属エッチングの影響を受けないようにするステップと、
第１金属を第１領域上の露出したゲート誘電体の上に堆積させるステップと、
第２領域上の第１金属をエッチングして全て除去するステップとを備える、半導体デバイスの製造方法。
【請求項３】
第１導電型の第１領域及び第２導電型の第２領域を有する半導体基板を設ける工程と、
誘電体材料を、第１領域を覆い、かつ第２領域を覆う基板の表面の上に形成する工程と、
犠牲層を形成して、第１領域上の誘電体材料が露出し、かつ第２領域上の誘電体材料が残りの犠牲層によって保護されるようにする工程と、
第１ゲート導体材料を露出誘電体材料の上に堆積させる工程と、
残りの犠牲層を除去して第２領域上のゲート誘電体（第１ゲート導体材料）を露出させる工程と、
第２ゲート導体材料を、第２領域を覆う露出したゲート誘電体（第１ゲート導体材料）の上に堆積させる工程とを備える方法によって製造された半導体デバイス。
【請求項１】
表面を有し、かつ第１領域及び第２領域を有する半導体基板を設けるステップと、
第１領域を覆い、かつ第２領域を覆う表面の上にゲート誘電体を形成するステップと、
犠牲層をゲート誘電体の上に形成するステップと、
第１領域上のゲート誘電体が露出し、かつ残りの犠牲層が第２領域上のゲート誘電体を保護すべく前記犠牲層をパターニングするステップと、
第１ゲート導体材料を露出ゲート誘電体の上に、かつ残りの犠牲層の上に堆積させるステップと、
第１ゲート導体材料をパターニングして残りの犠牲層が露出するようにするステップと、
残りの犠牲層を除去して第２領域上のゲート誘電体を露出させるステップと、
第２ゲート導体材料をパターニング済みの第１ゲート導体材料を覆い、かつ第１ゲート導体材料をパターニングしたことにより露出したゲート誘電体を覆うように堆積させるステップとを備える、半導体デバイスの製造方法。
【請求項２】
表面を有し、かつ第１領域及び第２領域を有する半導体基板を設けるステップと、
第１領域を覆い、かつ第２領域を覆う表面の上にゲート誘電体を形成するステップと、
ゲート誘電体を保護して後続の金属エッチングの影響を受けないようにするステップと、
第１金属を第１領域上の露出したゲート誘電体の上に堆積させるステップと、
第２領域上の第１金属をエッチングして全て除去するステップとを備える、半導体デバイスの製造方法。
【請求項３】
第１導電型の第１領域及び第２導電型の第２領域を有する半導体基板を設ける工程と、
誘電体材料を、第１領域を覆い、かつ第２領域を覆う基板の表面の上に形成する工程と、
犠牲層を形成して、第１領域上の誘電体材料が露出し、かつ第２領域上の誘電体材料が残りの犠牲層によって保護されるようにする工程と、
第１ゲート導体材料を露出誘電体材料の上に堆積させる工程と、
残りの犠牲層を除去して第２領域上のゲート誘電体（第１ゲート導体材料）を露出させる工程と、
第２ゲート導体材料を、第２領域を覆う露出したゲート誘電体（第１ゲート導体材料）の上に堆積させる工程とを備える方法によって製造された半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００７−５２４９９２（Ｐ２００７−５２４９９２Ａ）
【公表日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−５０８７３８（Ｐ２００６−５０８７３８）
【出願日】平成１６年２月１３日（２００４．２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／００４３２６
【国際公開番号】ＷＯ２００４／０９５５２７
【国際公開日】平成１６年１１月４日（２００４．１１．４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１６年２月１３日（２００４．２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／００４３２６
【国際公開番号】ＷＯ２００４／０９５５２７
【国際公開日】平成１６年１１月４日（２００４．１１．４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
[ Back to top ]