半導体装置とその製造方法
【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその製造方法に関し、更に言えば、ＬＯＣＯＳ法を用いたＣＭＯＳプロセスにおけるＣＭＯＳトランジスタ構造とその製造方法に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【０００３】図１９において、５１は半導体基板（Ｐ−ｓｕｂ）で、当該基板５１内にＮ型ウエル（ＮＷ）５２とＰ型ウエル（ＰＷ）５３が形成され、当該Ｎ型ウエル５２上に第１のゲート酸化膜５４Ａを介して第１のゲート電極５５Ａが形成され、当該ゲート電極５５Ａの近傍に第１の（Ｐ型の）ソース・ドレイン層５６が形成された第１の（Ｐチャネル型の）ＭＯＳトランジスタが構成され、前記Ｐ型ウエル５３上に第２のゲート酸化膜５４Ｂを介して第２のゲート電極５５Ｂが形成され、当該ゲート電極５５Ｂの近傍に第２の（Ｎ型の）ソース・ドレイン層５７が形成された第２の（Ｎチャネル型の）ＭＯＳトランジスタが構成されている。また、５８は素子分離膜である。
【０００４】以下、上記半導体装置の製造方法について説明すると、先ず、図２０に示すように前記基板５１の所定領域（Ｐ型ウエル５３形成領域）にパッド酸化膜６０及びシリコン窒化膜６１を形成した後に、当該パッド酸化膜６０及びシリコン窒化膜６１をマスクに基板表面にリンイオン（31Ｐ+）をイオン注入してイオン注入層６２を形成する。
【０００５】続いて、図２１に示すように前記シリコン窒化膜６１をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜６３を形成する。このとき、ＬＯＣＯＳ膜６３形成領域下にイオン注入されていたリンイオンが基板内部に拡散されてＮ型層６４が形成される。
【０００６】次に、図２２に示すように前記パッド酸化膜６０及びシリコン窒化膜６１を除去した後に、前記ＬＯＣＯＳ膜６３をマスクに基板表面にボロンイオン（11Ｂ+）をイオン注入してイオン注入層６５を形成する。
【０００７】そして、図２３に示すように前記ＬＯＣＯＳ膜６３を除去した後に、前記基板５１に注入された各不純物イオンを熱拡散させて、Ｎ型ウエル５２及びＰ型ウエル５３を形成する。
【０００８】続いて、図２４に示すように前記Ｎ型ウエル５２とＰ型ウエル５３との境界線上に素子分離膜５８を形成した後に、当該素子分離膜５８以外の領域にゲート酸化膜５４を形成し、その上に導電膜５５を形成する。更に、当該導電膜５５をパターニングすることで前記Ｎ型ウエル５２上に第１のゲート酸化膜５４Ａを介して第１のゲート電極５５Ａを形成し、同様にして前記Ｐ型ウエル５３上に第２のゲート酸化膜５５Ｂを介して第２のゲート電極５５Ｂを形成する。
【０００９】そして、前記第２のＭＯＳトランジスタ形成領域上にレジスト膜を形成した状態で、前記第１のゲート電極５５Ａをマスクにイオン注入することで、当該第１のゲート電極５５Ａの近傍にＰ型のソース・ドレイン層５６を形成して第１のＭＯＳトランジスタを構成し、前記第２のゲート電極５５Ｂの近傍にＮ型のソース・ドレイン層５７を形成して第２のＭＯＳトランジスタを構成していた。
【００１０】
【発明が解決しようとする課題】ここで、上記ＣＭＯＳ構造において、Ｎ型ウエル５２及びＰ型ウエル５３を作り分けるためにＬＯＣＯＳ法を利用しているため、ＬＯＣＯＳ膜６３が除去された領域に形成されるＮ型ウエル５２は、Ｐ型ウエル５３位置よりも低くなってしまう（図２３参照）。
【００１１】そのため、図２４に示すようにこのような段差が発生した領域において、ゲート酸化膜５４上の導電膜５５をパターニングしてゲート電極を形成する際には、定在波による線幅ばらつきを防止するため、また段差部でのハレーションを防止するためにレジスト膜６７の下に反射防止膜として有機薄膜６６（ＢＡＲＣ:Bottom Anti Refrection Coating）を塗布していた。
【００１２】しかし、上記有機ＢＡＲＣは、スピンコートで塗布されるため、段差低部で厚く、段差高部で薄くなってしまう（図２４参照）。そのため、微細な（例えば、０．３５μｍ）ＢＡＲＣをドライエッチングで加工する場合、段差低部と段差高部でＢＡＲＣ厚が異なるため、段差低部のゲート電極と段差高部のゲート電極の線幅サイズに差ができてしまう。尚、図２５にはＢＡＲＣエッチング量の不足により段差低部にＢＡＲＣが残ってしまう状態を示し（有機薄膜６６Ａと有機薄膜６６Ｂの幅サイズは同等）、図２６にはＢＡＲＣエッチング量に差がある（有機薄膜６６Ｃに比べて有機薄膜６６Ｄの幅サイズが細い（有機薄膜６６の削れ量Ｘ１＜Ｘ２））ため、ゲート電極の線幅に差が出てしまう（段差高部の線幅が細くなってしまう）状態を示している。
【００１３】
【課題を解決するための手段】そこで、本発明の半導体装置は上記課題に鑑み為されたもので、例えば一導電型の半導体基板上の段差部を境にして一導電型及び逆導電型の半導体層が形成されたものにおいて、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１線幅を有する第１のトランジスタが形成され、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタが形成されていることを特徴とする。
【００１４】また、その製造方法は、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第１のゲート酸化膜を形成する工程と、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第２のゲート酸化膜を形成する工程と、前記第１及び第２のゲート酸化膜上に導電膜を形成した後に当該導電膜をパターニングして第１のゲート電極及び当該第１のゲート電極よりも線幅の太い第２のゲート電極を形成する工程と、前記第１のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第１のソース・ドレイン層を形成して第１のトランジスタを形成する工程と、前記第２のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第２のソース・ドレイン層を形成して第２のトランジスタを形成する工程とを具備したことを特徴とする。
【００１５】そして、前記第１のトランジスタは通常耐圧ＭＯＳトランジスタを構成し、前記第２のＭＯＳトランジスタは高耐圧ＭＯＳトランジスタを構成していることを特徴とする。
【００１６】また、前記一導電型の半導体基板に一導電型の半導体層及び逆導電型の半導体層を形成する工程が、ＬＯＣＯＳ法を利用することで前記基板上に段差部が形成されることを特徴とする。
【００１７】更に、前記導電膜をパターニングして第１及び第２のゲート電極を形成する工程では、当該導電膜上に有機膜及びレジスト膜を形成した後に、当該レジスト膜をマスクに前記有機膜をパターニングし、更にレジスト膜及び前記有機膜をマスクに導電膜をパターニングすることを特徴とする。
【００１８】これにより、前記基板上に段差がある場合において、段差低部には段差高部に形成される第２のゲート電極よりも線幅サイズの細い第１のゲート電極が形成されることで、加工マージンの少ない微細なゲート電極にも対応可能になる。
【００１９】
【発明の実施の形態】以下、本発明の半導体装置とその製造方法に係る第１の実施形態について図面を参照しながら説明する。
【００２０】ここで、本発明の特徴は、半導体基板上に段差があるような場合において、段差低部には段差高部に形成される第２のゲート電極よりも線幅サイズの細い第１のゲート電極を配置するようにしたことである。即ち、定在波による線幅ばらつきや段差部でのハレーションの発生を防止するために塗布する有機ＢＡＲＣの厚みの差から生じる段差低部に形成されるゲート電極と段差高部に形成されるゲート電極との線幅バラツキを抑制する。そのため、本実施形態では段差低部に形成されるゲート電極が段差高部に形成されるゲート電極の線幅よりも細いものを配置している。
【００２１】以下、本発明を線幅の細い第１のゲート電極（例えば、３Ｖロジック用：０．３５μｍ）を段差低部に形成し、線幅の太い第２のゲート電極（例えば、３０Ｖ耐圧を有する高電源用：５μｍ）を段差高部に形成する場合を例にして説明する。
【００２２】図１において、１は一導電型、例えばＰ型の半導体基板（Ｐ−ｓｕｂ）で、当該基板１内にＰ型ウエル（ＰＷ）２とＮ型ウエル（ＮＷ）３が形成され、当該Ｐ型ウエル２上に第１のゲート酸化膜４Ａを介して第１のゲート電極５Ａが形成され、当該ゲート電極５Ａの近傍に第１の（Ｎ型の）ソース・ドレイン層６が形成された第１の（Ｎチャネル型の）ＭＯＳトランジスタが構成され、前記Ｎ型ウエル３上に第２のゲート酸化膜４Ｂを介して第２のゲート電極５Ｂが形成され、当該ゲート電極５Ｂの近傍に第２の（Ｐ型の）ソース・ドレイン層７が形成された第２の（Ｐチャネル型の）ＭＯＳトランジスタが構成されている。また、８は素子分離膜である。
【００２３】図２において、半導体基板１（Ｐ−ｓｕｂ）の所定領域（Ｎ型ウエル３形成領域）にパッド酸化膜１０及びシリコン窒化膜１１を形成した後に、当該パッド酸化膜１０及びシリコン窒化膜１１をマスクに基板表面に、例えばボロンイオン（11Ｂ+）をおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層１２を形成する。
【００２４】その後、図３に示すように前記シリコン窒化膜１１をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜１３を形成する。このとき、ＬＯＣＯＳ膜１３形成領域下にイオン注入されていたボロンイオンが基板内部に拡散されてＰ型層１４が形成される。
【００２５】次に、図４に示すように前記パッド酸化膜１０及びシリコン窒化膜１１を除去した後に、前記ＬＯＣＯＳ膜１３をマスクに基板表面にリンイオン（31Ｐ+）をおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層１５を形成する。
【００２６】続いて、図５に示すように前記ＬＯＣＯＳ膜１３を除去した後に、前記基板１に注入された各不純物イオンを熱拡散させて、Ｐ型ウエル２及びＮ型ウエル３を形成する。
【００２７】続いて、図６に示すように前記Ｐ型ウエル２とＮ型ウエル３との境界線上に素子分離膜８を形成した後に、当該素子分離膜８以外の領域にゲート酸化膜４を形成し、その上に導電膜５（例えば、ポリシリコン膜やポリシリコン膜とタングステンシリサイド膜（ＷＳｉｘ膜）が積層されたポリサイド膜等）を形成する。
【００２８】次に、図７に示すように前記導電膜５上に有機ＢＡＲＣを塗布して有機薄膜１６を形成し、その上にレジスト膜１７を形成する。このとき、有機ＢＡＲＣがスピンコートされるため、有機薄膜１６の膜厚は段差高部に比べて段差低部側が厚くなる。
【００２９】そして、図８に示すように前記レジスト膜１７をマスクに前記導電膜５をパターニングして第１のゲート電極５Ａ及び第２のゲート電極５Ｂを形成する。
【００３０】即ち、先ず、レジスト膜１７下の有機薄膜１６がパターニングされた後に、当該レジスト膜１７及び有機薄膜１６をマスクにして前記導電膜５がパターニングされて第１のゲート電極５Ａ及び第２のゲート電極５Ｂが形成される（図１参照）。このとき、有機薄膜１６の厚さの違いから段差低部の有機薄膜１６Ａに比べて段差高部の有機薄膜１６Ｂがより削られて線幅が細る。しかし、例えば、段差低部の有機薄膜１６Ａの削れ量Ｘ１が０．０２μｍで、段差高部の有機薄膜１６Ｂの削れ量Ｘ２が０．０５μｍであったとしても、段差高部に形成される第１のゲート電極５Ｂの線幅サイズが設計上、５μｍと比較的太いため、このような線幅バラツキによる影響が小さくてすむ。
【００３１】従って、前記レジスト膜１７及び有機薄膜１６Ａ，１６Ｂをマスクに前記導電膜５をパターニングすることで、線幅バラツキの影響が低減された第１のゲート電極５Ａ及び第２のゲート電極５Ｂが形成される。
【００３２】以下、図１に示すように前記第１のゲート電極５Ａの近傍にＮ型不純物（例えば、リンイオン）をイオン注入してＮ型のソース・ドレイン層６を形成し、同様にして前記第２のゲート電極５Ｂの近傍にＰ型不純物（例えば、ボロンイオン）をイオン注入してＰ型のソース・ドレイン層７を形成し、図示した説明は省略するが、全面に層間絶縁膜を形成し、各ソース・ドレイン層６，７にコンタクトする金属配線を形成することで、微細な（例えば、３Ｖロジック用：０．３５μｍ）通常耐圧のＭＯＳトランジスタと高耐圧（例えば、高電源：５μｍ）ＭＯＳトランジスタが混載された半導体装置が完成する。
【００３３】尚、説明の便宜上、上述した説明では通常耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとも同一膜厚のゲート酸化膜４Ａ，４Ｂが形成されているかのごとく説明しているが、実際のゲート酸化膜４Ａ，４Ｂの膜厚は、例えば３Ｖ程度の通常耐圧ＭＯＳトランジスタ側のゲート酸化膜４Ａの膜厚はおよそ７ｎｍで、例えば３０Ｖ程度の高耐圧ＭＯＳトランジスタ側のゲート酸化膜４Ｂの膜厚はおよそ８０ｎｍ必要であり、それぞれ別工程で形成されるものである。また、同様に、実際の各ソース・ドレイン層６，７の構成も各種トランジスタ特性に応じて、いわゆるＬＤＤ構造であったり、ＤＤＤ構造であったり、図示したようなシングル構造であったりと種々異なる構造をしている。
【００３４】以上説明したように本発明では、半導体基板上に段差部を有したものであってもゲート電極の線幅バラツキを低減することができる。
【００３５】また、ゲート電極の線幅調整の自由度が上がるといった利点もある。更には、微細なＭＯＳトランジスタと、高電源ＭＯＳトランジスタの混載が容易になる。
【００３６】そして、本発明を液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置に適用した第２の実施形態について図面を参照しながら説明する。
【００３７】上記液晶駆動用ドライバは、図１８（ａ）の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図１８（ｂ）の左側から低オン抵抗化が図れられた高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，及び低オン抵抗化が図れられた高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタで構成される。尚、説明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを差別化するため、以下の説明では低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタをＳＬＥＤ（Slit channel by counter doping with extended shallow drain）ＭＯＳトランジスタと呼称する。
【００３８】このような液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置では、図１８に示すように上記高耐圧系のＰチャネル型ＭＯＳトランジスタと上記低オン抵抗化が図られた高耐圧系のＰチャネル型ＳＬＥＤＭＯＳトランジスタが構成されるＮ型ウエル２３が段差高部となり、その他の各種ＭＯＳトランジスタが構成されるＰ型ウエル２２が段差低部に構成される。言い換えれば、微細なロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタが段差低部に配置されるように構成されている。
【００３９】この場合においても、半導体基板上に段差低部に少なくとも微細なロジック系の（例えば、３Ｖ：０．３５μｍ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを構成するように配置することで、上述したようにゲート電極の線幅バラツキを低減することができる。
【００４０】以下、上記半導体装置の製造方法について説明する。尚、重複した説明を避けるため、第１の実施形態の説明で用いた図面を参照しながら説明する。
【００４１】先ず、図９において、各種ＭＯＳトランジスタを構成するための領域を画定するために、例えばＰ型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル（ＮＷ）２３を形成する（以下、図２乃至図５参照）。
【００４２】先ず、図２に示すように前記基板２１のＮ型ウエル形成領域上にパッド酸化膜１０及びシリコン窒化膜１１を形成し、当該パッド酸化膜１０及びシリコン窒化膜１１をマスクにして、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入して、イオン注入層１２を形成する。その後、図３に示すように前記シリコン窒化膜１１をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜１３を形成する。このとき、ＬＯＣＯＳ膜１３形成領域下にイオン注入されていたボロンイオンが基板内部に拡散されてＰ型層１４が形成される。
【００４３】次に、図４に示すように前記パッド酸化膜１０及びシリコン窒化膜１１を除去した後に、前記ＬＯＣＯＳ膜１３をマスクに基板表面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層１５を形成する。
【００４４】そして、図５に示すように前記ＬＯＣＯＳ膜１３を除去した後に、前記基板１に注入された各不純物イオンを熱拡散させて、Ｐ型ウエル及びＮ型ウエルを形成することで、図９に示すように前記基板２１内に形成されるＰ型ウエル２２は段差低部に配置され、Ｎ型ウエル２３は段差高部に配置される。
【００４５】次に、図１０において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜２４をＬＯＣＯＳ法により形成し、この素子分離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜２５を熱酸化により形成する。
【００４６】続いて、レジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層２６、ＬＰ層２７と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層２６を形成する。その後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入してＬＰ層２７を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層２７となる。
【００４７】続いて、図１１において、Ｐチャネル型及びＮチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域の形成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ層２９と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオン（49ＢＦ2+）をおよそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８または前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００４８】更に、図１２において、レジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＮ＋層３０を形成する。その後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ＋層３１を形成する。
【００４９】次に、図１３において、前記ＳＬＮ層２８及びＳＬＰ層２９の形成用のマスク開口径（図１１参照）よりも細い開口径を有するレジスト膜をマスクにして前記ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層２８及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型ボディ層３３を形成する。即ち、先ず、不図示のレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＰ型ボディ層３２を形成する。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層３３を形成する。尚、上記図１１〜図１３に示すイオン注入工程に関する作業工程順は、適宜変更可能なものであり、前記Ｐ型ボディ層３２及びＮ型ボディ層３３の表層部にチャネルが構成される。
【００５０】更に、図１４において、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５を形成する。
【００５１】即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０12／ｃｍ2の第２の注入条件でイオン注入して、第２のＰ型ウエル３４を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入して、第２のＮ型ウエル３５を形成する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合には、２価のリンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入するダブルチャージ方式でも良い。続いてリンイオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃｍ2の注入条件でイオン注入する。
【００５２】次に、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記ゲート酸化膜２５を除去した後に、図１５に示すように、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００５３】即ち、先ず、全面にレベルシフタ用のＮチャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度（この段階では、およそ７ｎｍ程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）のゲート酸化膜３６を熱酸化により形成する。続いて、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に形成された前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート酸化膜３６を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
【００５４】続いて、図１６において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド膜、更にはおよそ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング時のハードマスクとして働く。
【００５５】ここで、上記ゲート電極をパターニング形成する際には、各ゲート酸化膜２５，３６，３７を介して全面に導電膜５を形成した後に、その上に有機ＢＡＲＣを塗布して有機薄膜１６を形成する。このとき、有機ＢＡＲＣがスピンコートされるため、有機薄膜１６の膜厚は段差高部に比べて段差低部側が厚くなる（図７参照）。
【００５６】そして、前記有機薄膜１６上に形成したレジスト膜１７をマスクに前記導電膜５をパターニングして各ゲート電極ゲート電極（３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇ）を形成する（図８参照）。
【００５７】このとき、有機薄膜１６の厚さの違いから段差低部の有機薄膜１６に比べて段差高部の有機薄膜１６がより削られて線幅が細る。しかし、本実施形態では、段差高部には高耐圧のＰチャネル型ＭＯＳトランジスタと低オン抵抗化が図られた高耐圧のＰチャネル型ＳＬＥＤＭＯＳトランジスタ用の線幅サイズが設計上、５μｍと比較的太い各ゲート電極３８Ｅ，３８Ｇが形成されるため、線幅バラツキによる影響が小さくなっている。
【００５８】従って、前記レジスト膜１７及び有機薄膜１６をマスクに前記導電膜５をパターニングすることで、線幅バラツキの影響が低減されたゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇが形成される。
【００５９】続いて、図１７において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層を形成する。
【００６０】即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層３９を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜（ＰＲ）をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層４０を形成する。
【００６１】更に、図１８において、全面に前記ゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記ＴＥＯＳ膜４１を異方性エッチングする。これにより、図１８に示すように前記ゲート電極３８Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領域にはＴＥＯＳ膜４１がそのまま残る。
【００６２】そして、前記ゲート電極３８Ａとサイドウォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂとサイドウォールスペーサ膜４１Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層を形成する。
【００６３】即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層４２を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層４３を形成する。
【００６４】以下、図示した説明は省略するが、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層３０，３１，４２，４３にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ，低オン抵抗化が図られた高耐圧用のＮチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタが完成する。
【００６５】尚、以上の説明では、前記Ｐ型ウエル２，２２側が段差低部に形成される実施形態について説明しているが、これは微細なＭＯＳトランジスタがＰ型ウエル２，２２上に形成されるためであり、本発明はこれに限定されるものではなく、Ｎ型ウエル３，２３上に微細なＭＯＳトランジスタが形成される場合には、当該Ｎ型ウエル３，２３側が段差低部に形成されるものである。
【００６６】また、本発明は、例えば段差高低差データに基づいて各段差部に形成されるゲート電極の線幅サイズを調整することにも適用可能である。
【００６７】更に、本発明はゲート電極をパターニング形成するものに限らず、表面に段差を有する半導体基板上に、例えば配線等のパターンを構成する場合においても、段差低部に段差高部に比べて微細なパターンを形成することで、線幅バラツキの影響を低減するものに適用しても良い。
【００６８】
【発明の効果】本発明によれば、表面に段差を有する半導体基板上にあるパターンを構成する場合、段差低部に段差高部に比べて微細なパターンを形成することで、線幅バラツキの影響を低減することができる。
【００６９】従って、例えば、このような表面に段差を有する半導体基板上に第１及び第２のトランジスタを構成する場合、段差低部に微細なトランジスタを配置し、段差高部に比較的線幅サイズが太いトランジスタを配置することで、線幅バラツキの影響を低減することができ、微細化プロセスとの混載が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１３】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１４】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１５】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１６】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１７】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１８】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１９】従来の半導体装置の製造方法を示す断面図である。
【図２０】従来の半導体装置の製造方法を示す断面図である。
【図２１】従来の半導体装置の製造方法を示す断面図である。
【図２２】従来の半導体装置の製造方法を示す断面図である。
【図２３】従来の半導体装置の製造方法を示す断面図である。
【図２４】従来の半導体装置の製造方法を示す断面図である。
【図２５】従来の半導体装置の製造方法を示す断面図である。
【図２６】従来の半導体装置の製造方法を示す断面図である。
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその製造方法に関し、更に言えば、ＬＯＣＯＳ法を用いたＣＭＯＳプロセスにおけるＣＭＯＳトランジスタ構造とその製造方法に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【０００３】図１９において、５１は半導体基板（Ｐ−ｓｕｂ）で、当該基板５１内にＮ型ウエル（ＮＷ）５２とＰ型ウエル（ＰＷ）５３が形成され、当該Ｎ型ウエル５２上に第１のゲート酸化膜５４Ａを介して第１のゲート電極５５Ａが形成され、当該ゲート電極５５Ａの近傍に第１の（Ｐ型の）ソース・ドレイン層５６が形成された第１の（Ｐチャネル型の）ＭＯＳトランジスタが構成され、前記Ｐ型ウエル５３上に第２のゲート酸化膜５４Ｂを介して第２のゲート電極５５Ｂが形成され、当該ゲート電極５５Ｂの近傍に第２の（Ｎ型の）ソース・ドレイン層５７が形成された第２の（Ｎチャネル型の）ＭＯＳトランジスタが構成されている。また、５８は素子分離膜である。
【０００４】以下、上記半導体装置の製造方法について説明すると、先ず、図２０に示すように前記基板５１の所定領域（Ｐ型ウエル５３形成領域）にパッド酸化膜６０及びシリコン窒化膜６１を形成した後に、当該パッド酸化膜６０及びシリコン窒化膜６１をマスクに基板表面にリンイオン（31Ｐ+）をイオン注入してイオン注入層６２を形成する。
【０００５】続いて、図２１に示すように前記シリコン窒化膜６１をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜６３を形成する。このとき、ＬＯＣＯＳ膜６３形成領域下にイオン注入されていたリンイオンが基板内部に拡散されてＮ型層６４が形成される。
【０００６】次に、図２２に示すように前記パッド酸化膜６０及びシリコン窒化膜６１を除去した後に、前記ＬＯＣＯＳ膜６３をマスクに基板表面にボロンイオン（11Ｂ+）をイオン注入してイオン注入層６５を形成する。
【０００７】そして、図２３に示すように前記ＬＯＣＯＳ膜６３を除去した後に、前記基板５１に注入された各不純物イオンを熱拡散させて、Ｎ型ウエル５２及びＰ型ウエル５３を形成する。
【０００８】続いて、図２４に示すように前記Ｎ型ウエル５２とＰ型ウエル５３との境界線上に素子分離膜５８を形成した後に、当該素子分離膜５８以外の領域にゲート酸化膜５４を形成し、その上に導電膜５５を形成する。更に、当該導電膜５５をパターニングすることで前記Ｎ型ウエル５２上に第１のゲート酸化膜５４Ａを介して第１のゲート電極５５Ａを形成し、同様にして前記Ｐ型ウエル５３上に第２のゲート酸化膜５５Ｂを介して第２のゲート電極５５Ｂを形成する。
【０００９】そして、前記第２のＭＯＳトランジスタ形成領域上にレジスト膜を形成した状態で、前記第１のゲート電極５５Ａをマスクにイオン注入することで、当該第１のゲート電極５５Ａの近傍にＰ型のソース・ドレイン層５６を形成して第１のＭＯＳトランジスタを構成し、前記第２のゲート電極５５Ｂの近傍にＮ型のソース・ドレイン層５７を形成して第２のＭＯＳトランジスタを構成していた。
【００１０】
【発明が解決しようとする課題】ここで、上記ＣＭＯＳ構造において、Ｎ型ウエル５２及びＰ型ウエル５３を作り分けるためにＬＯＣＯＳ法を利用しているため、ＬＯＣＯＳ膜６３が除去された領域に形成されるＮ型ウエル５２は、Ｐ型ウエル５３位置よりも低くなってしまう（図２３参照）。
【００１１】そのため、図２４に示すようにこのような段差が発生した領域において、ゲート酸化膜５４上の導電膜５５をパターニングしてゲート電極を形成する際には、定在波による線幅ばらつきを防止するため、また段差部でのハレーションを防止するためにレジスト膜６７の下に反射防止膜として有機薄膜６６（ＢＡＲＣ:Bottom Anti Refrection Coating）を塗布していた。
【００１２】しかし、上記有機ＢＡＲＣは、スピンコートで塗布されるため、段差低部で厚く、段差高部で薄くなってしまう（図２４参照）。そのため、微細な（例えば、０．３５μｍ）ＢＡＲＣをドライエッチングで加工する場合、段差低部と段差高部でＢＡＲＣ厚が異なるため、段差低部のゲート電極と段差高部のゲート電極の線幅サイズに差ができてしまう。尚、図２５にはＢＡＲＣエッチング量の不足により段差低部にＢＡＲＣが残ってしまう状態を示し（有機薄膜６６Ａと有機薄膜６６Ｂの幅サイズは同等）、図２６にはＢＡＲＣエッチング量に差がある（有機薄膜６６Ｃに比べて有機薄膜６６Ｄの幅サイズが細い（有機薄膜６６の削れ量Ｘ１＜Ｘ２））ため、ゲート電極の線幅に差が出てしまう（段差高部の線幅が細くなってしまう）状態を示している。
【００１３】
【課題を解決するための手段】そこで、本発明の半導体装置は上記課題に鑑み為されたもので、例えば一導電型の半導体基板上の段差部を境にして一導電型及び逆導電型の半導体層が形成されたものにおいて、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１線幅を有する第１のトランジスタが形成され、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタが形成されていることを特徴とする。
【００１４】また、その製造方法は、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第１のゲート酸化膜を形成する工程と、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第２のゲート酸化膜を形成する工程と、前記第１及び第２のゲート酸化膜上に導電膜を形成した後に当該導電膜をパターニングして第１のゲート電極及び当該第１のゲート電極よりも線幅の太い第２のゲート電極を形成する工程と、前記第１のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第１のソース・ドレイン層を形成して第１のトランジスタを形成する工程と、前記第２のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第２のソース・ドレイン層を形成して第２のトランジスタを形成する工程とを具備したことを特徴とする。
【００１５】そして、前記第１のトランジスタは通常耐圧ＭＯＳトランジスタを構成し、前記第２のＭＯＳトランジスタは高耐圧ＭＯＳトランジスタを構成していることを特徴とする。
【００１６】また、前記一導電型の半導体基板に一導電型の半導体層及び逆導電型の半導体層を形成する工程が、ＬＯＣＯＳ法を利用することで前記基板上に段差部が形成されることを特徴とする。
【００１７】更に、前記導電膜をパターニングして第１及び第２のゲート電極を形成する工程では、当該導電膜上に有機膜及びレジスト膜を形成した後に、当該レジスト膜をマスクに前記有機膜をパターニングし、更にレジスト膜及び前記有機膜をマスクに導電膜をパターニングすることを特徴とする。
【００１８】これにより、前記基板上に段差がある場合において、段差低部には段差高部に形成される第２のゲート電極よりも線幅サイズの細い第１のゲート電極が形成されることで、加工マージンの少ない微細なゲート電極にも対応可能になる。
【００１９】
【発明の実施の形態】以下、本発明の半導体装置とその製造方法に係る第１の実施形態について図面を参照しながら説明する。
【００２０】ここで、本発明の特徴は、半導体基板上に段差があるような場合において、段差低部には段差高部に形成される第２のゲート電極よりも線幅サイズの細い第１のゲート電極を配置するようにしたことである。即ち、定在波による線幅ばらつきや段差部でのハレーションの発生を防止するために塗布する有機ＢＡＲＣの厚みの差から生じる段差低部に形成されるゲート電極と段差高部に形成されるゲート電極との線幅バラツキを抑制する。そのため、本実施形態では段差低部に形成されるゲート電極が段差高部に形成されるゲート電極の線幅よりも細いものを配置している。
【００２１】以下、本発明を線幅の細い第１のゲート電極（例えば、３Ｖロジック用：０．３５μｍ）を段差低部に形成し、線幅の太い第２のゲート電極（例えば、３０Ｖ耐圧を有する高電源用：５μｍ）を段差高部に形成する場合を例にして説明する。
【００２２】図１において、１は一導電型、例えばＰ型の半導体基板（Ｐ−ｓｕｂ）で、当該基板１内にＰ型ウエル（ＰＷ）２とＮ型ウエル（ＮＷ）３が形成され、当該Ｐ型ウエル２上に第１のゲート酸化膜４Ａを介して第１のゲート電極５Ａが形成され、当該ゲート電極５Ａの近傍に第１の（Ｎ型の）ソース・ドレイン層６が形成された第１の（Ｎチャネル型の）ＭＯＳトランジスタが構成され、前記Ｎ型ウエル３上に第２のゲート酸化膜４Ｂを介して第２のゲート電極５Ｂが形成され、当該ゲート電極５Ｂの近傍に第２の（Ｐ型の）ソース・ドレイン層７が形成された第２の（Ｐチャネル型の）ＭＯＳトランジスタが構成されている。また、８は素子分離膜である。
【００２３】図２において、半導体基板１（Ｐ−ｓｕｂ）の所定領域（Ｎ型ウエル３形成領域）にパッド酸化膜１０及びシリコン窒化膜１１を形成した後に、当該パッド酸化膜１０及びシリコン窒化膜１１をマスクに基板表面に、例えばボロンイオン（11Ｂ+）をおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層１２を形成する。
【００２４】その後、図３に示すように前記シリコン窒化膜１１をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜１３を形成する。このとき、ＬＯＣＯＳ膜１３形成領域下にイオン注入されていたボロンイオンが基板内部に拡散されてＰ型層１４が形成される。
【００２５】次に、図４に示すように前記パッド酸化膜１０及びシリコン窒化膜１１を除去した後に、前記ＬＯＣＯＳ膜１３をマスクに基板表面にリンイオン（31Ｐ+）をおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層１５を形成する。
【００２６】続いて、図５に示すように前記ＬＯＣＯＳ膜１３を除去した後に、前記基板１に注入された各不純物イオンを熱拡散させて、Ｐ型ウエル２及びＮ型ウエル３を形成する。
【００２７】続いて、図６に示すように前記Ｐ型ウエル２とＮ型ウエル３との境界線上に素子分離膜８を形成した後に、当該素子分離膜８以外の領域にゲート酸化膜４を形成し、その上に導電膜５（例えば、ポリシリコン膜やポリシリコン膜とタングステンシリサイド膜（ＷＳｉｘ膜）が積層されたポリサイド膜等）を形成する。
【００２８】次に、図７に示すように前記導電膜５上に有機ＢＡＲＣを塗布して有機薄膜１６を形成し、その上にレジスト膜１７を形成する。このとき、有機ＢＡＲＣがスピンコートされるため、有機薄膜１６の膜厚は段差高部に比べて段差低部側が厚くなる。
【００２９】そして、図８に示すように前記レジスト膜１７をマスクに前記導電膜５をパターニングして第１のゲート電極５Ａ及び第２のゲート電極５Ｂを形成する。
【００３０】即ち、先ず、レジスト膜１７下の有機薄膜１６がパターニングされた後に、当該レジスト膜１７及び有機薄膜１６をマスクにして前記導電膜５がパターニングされて第１のゲート電極５Ａ及び第２のゲート電極５Ｂが形成される（図１参照）。このとき、有機薄膜１６の厚さの違いから段差低部の有機薄膜１６Ａに比べて段差高部の有機薄膜１６Ｂがより削られて線幅が細る。しかし、例えば、段差低部の有機薄膜１６Ａの削れ量Ｘ１が０．０２μｍで、段差高部の有機薄膜１６Ｂの削れ量Ｘ２が０．０５μｍであったとしても、段差高部に形成される第１のゲート電極５Ｂの線幅サイズが設計上、５μｍと比較的太いため、このような線幅バラツキによる影響が小さくてすむ。
【００３１】従って、前記レジスト膜１７及び有機薄膜１６Ａ，１６Ｂをマスクに前記導電膜５をパターニングすることで、線幅バラツキの影響が低減された第１のゲート電極５Ａ及び第２のゲート電極５Ｂが形成される。
【００３２】以下、図１に示すように前記第１のゲート電極５Ａの近傍にＮ型不純物（例えば、リンイオン）をイオン注入してＮ型のソース・ドレイン層６を形成し、同様にして前記第２のゲート電極５Ｂの近傍にＰ型不純物（例えば、ボロンイオン）をイオン注入してＰ型のソース・ドレイン層７を形成し、図示した説明は省略するが、全面に層間絶縁膜を形成し、各ソース・ドレイン層６，７にコンタクトする金属配線を形成することで、微細な（例えば、３Ｖロジック用：０．３５μｍ）通常耐圧のＭＯＳトランジスタと高耐圧（例えば、高電源：５μｍ）ＭＯＳトランジスタが混載された半導体装置が完成する。
【００３３】尚、説明の便宜上、上述した説明では通常耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとも同一膜厚のゲート酸化膜４Ａ，４Ｂが形成されているかのごとく説明しているが、実際のゲート酸化膜４Ａ，４Ｂの膜厚は、例えば３Ｖ程度の通常耐圧ＭＯＳトランジスタ側のゲート酸化膜４Ａの膜厚はおよそ７ｎｍで、例えば３０Ｖ程度の高耐圧ＭＯＳトランジスタ側のゲート酸化膜４Ｂの膜厚はおよそ８０ｎｍ必要であり、それぞれ別工程で形成されるものである。また、同様に、実際の各ソース・ドレイン層６，７の構成も各種トランジスタ特性に応じて、いわゆるＬＤＤ構造であったり、ＤＤＤ構造であったり、図示したようなシングル構造であったりと種々異なる構造をしている。
【００３４】以上説明したように本発明では、半導体基板上に段差部を有したものであってもゲート電極の線幅バラツキを低減することができる。
【００３５】また、ゲート電極の線幅調整の自由度が上がるといった利点もある。更には、微細なＭＯＳトランジスタと、高電源ＭＯＳトランジスタの混載が容易になる。
【００３６】そして、本発明を液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置に適用した第２の実施形態について図面を参照しながら説明する。
【００３７】上記液晶駆動用ドライバは、図１８（ａ）の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図１８（ｂ）の左側から低オン抵抗化が図れられた高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，及び低オン抵抗化が図れられた高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタで構成される。尚、説明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを差別化するため、以下の説明では低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタをＳＬＥＤ（Slit channel by counter doping with extended shallow drain）ＭＯＳトランジスタと呼称する。
【００３８】このような液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置では、図１８に示すように上記高耐圧系のＰチャネル型ＭＯＳトランジスタと上記低オン抵抗化が図られた高耐圧系のＰチャネル型ＳＬＥＤＭＯＳトランジスタが構成されるＮ型ウエル２３が段差高部となり、その他の各種ＭＯＳトランジスタが構成されるＰ型ウエル２２が段差低部に構成される。言い換えれば、微細なロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタが段差低部に配置されるように構成されている。
【００３９】この場合においても、半導体基板上に段差低部に少なくとも微細なロジック系の（例えば、３Ｖ：０．３５μｍ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを構成するように配置することで、上述したようにゲート電極の線幅バラツキを低減することができる。
【００４０】以下、上記半導体装置の製造方法について説明する。尚、重複した説明を避けるため、第１の実施形態の説明で用いた図面を参照しながら説明する。
【００４１】先ず、図９において、各種ＭＯＳトランジスタを構成するための領域を画定するために、例えばＰ型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル（ＮＷ）２３を形成する（以下、図２乃至図５参照）。
【００４２】先ず、図２に示すように前記基板２１のＮ型ウエル形成領域上にパッド酸化膜１０及びシリコン窒化膜１１を形成し、当該パッド酸化膜１０及びシリコン窒化膜１１をマスクにして、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入して、イオン注入層１２を形成する。その後、図３に示すように前記シリコン窒化膜１１をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜１３を形成する。このとき、ＬＯＣＯＳ膜１３形成領域下にイオン注入されていたボロンイオンが基板内部に拡散されてＰ型層１４が形成される。
【００４３】次に、図４に示すように前記パッド酸化膜１０及びシリコン窒化膜１１を除去した後に、前記ＬＯＣＯＳ膜１３をマスクに基板表面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入してイオン注入層１５を形成する。
【００４４】そして、図５に示すように前記ＬＯＣＯＳ膜１３を除去した後に、前記基板１に注入された各不純物イオンを熱拡散させて、Ｐ型ウエル及びＮ型ウエルを形成することで、図９に示すように前記基板２１内に形成されるＰ型ウエル２２は段差低部に配置され、Ｎ型ウエル２３は段差高部に配置される。
【００４５】次に、図１０において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜２４をＬＯＣＯＳ法により形成し、この素子分離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜２５を熱酸化により形成する。
【００４６】続いて、レジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層２６、ＬＰ層２７と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層２６を形成する。その後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入してＬＰ層２７を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層２７となる。
【００４７】続いて、図１１において、Ｐチャネル型及びＮチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域の形成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ層２９と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオン（49ＢＦ2+）をおよそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８または前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００４８】更に、図１２において、レジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＮ＋層３０を形成する。その後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ＋層３１を形成する。
【００４９】次に、図１３において、前記ＳＬＮ層２８及びＳＬＰ層２９の形成用のマスク開口径（図１１参照）よりも細い開口径を有するレジスト膜をマスクにして前記ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層２８及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型ボディ層３３を形成する。即ち、先ず、不図示のレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＰ型ボディ層３２を形成する。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層３３を形成する。尚、上記図１１〜図１３に示すイオン注入工程に関する作業工程順は、適宜変更可能なものであり、前記Ｐ型ボディ層３２及びＮ型ボディ層３３の表層部にチャネルが構成される。
【００５０】更に、図１４において、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５を形成する。
【００５１】即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０12／ｃｍ2の第２の注入条件でイオン注入して、第２のＰ型ウエル３４を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入して、第２のＮ型ウエル３５を形成する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合には、２価のリンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入するダブルチャージ方式でも良い。続いてリンイオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃｍ2の注入条件でイオン注入する。
【００５２】次に、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記ゲート酸化膜２５を除去した後に、図１５に示すように、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００５３】即ち、先ず、全面にレベルシフタ用のＮチャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度（この段階では、およそ７ｎｍ程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）のゲート酸化膜３６を熱酸化により形成する。続いて、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に形成された前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート酸化膜３６を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
【００５４】続いて、図１６において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド膜、更にはおよそ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング時のハードマスクとして働く。
【００５５】ここで、上記ゲート電極をパターニング形成する際には、各ゲート酸化膜２５，３６，３７を介して全面に導電膜５を形成した後に、その上に有機ＢＡＲＣを塗布して有機薄膜１６を形成する。このとき、有機ＢＡＲＣがスピンコートされるため、有機薄膜１６の膜厚は段差高部に比べて段差低部側が厚くなる（図７参照）。
【００５６】そして、前記有機薄膜１６上に形成したレジスト膜１７をマスクに前記導電膜５をパターニングして各ゲート電極ゲート電極（３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇ）を形成する（図８参照）。
【００５７】このとき、有機薄膜１６の厚さの違いから段差低部の有機薄膜１６に比べて段差高部の有機薄膜１６がより削られて線幅が細る。しかし、本実施形態では、段差高部には高耐圧のＰチャネル型ＭＯＳトランジスタと低オン抵抗化が図られた高耐圧のＰチャネル型ＳＬＥＤＭＯＳトランジスタ用の線幅サイズが設計上、５μｍと比較的太い各ゲート電極３８Ｅ，３８Ｇが形成されるため、線幅バラツキによる影響が小さくなっている。
【００５８】従って、前記レジスト膜１７及び有機薄膜１６をマスクに前記導電膜５をパターニングすることで、線幅バラツキの影響が低減されたゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇが形成される。
【００５９】続いて、図１７において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層を形成する。
【００６０】即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層３９を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜（ＰＲ）をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層４０を形成する。
【００６１】更に、図１８において、全面に前記ゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記ＴＥＯＳ膜４１を異方性エッチングする。これにより、図１８に示すように前記ゲート電極３８Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領域にはＴＥＯＳ膜４１がそのまま残る。
【００６２】そして、前記ゲート電極３８Ａとサイドウォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂとサイドウォールスペーサ膜４１Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層を形成する。
【００６３】即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層４２を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層４３を形成する。
【００６４】以下、図示した説明は省略するが、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層３０，３１，４２，４３にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ，低オン抵抗化が図られた高耐圧用のＮチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタが完成する。
【００６５】尚、以上の説明では、前記Ｐ型ウエル２，２２側が段差低部に形成される実施形態について説明しているが、これは微細なＭＯＳトランジスタがＰ型ウエル２，２２上に形成されるためであり、本発明はこれに限定されるものではなく、Ｎ型ウエル３，２３上に微細なＭＯＳトランジスタが形成される場合には、当該Ｎ型ウエル３，２３側が段差低部に形成されるものである。
【００６６】また、本発明は、例えば段差高低差データに基づいて各段差部に形成されるゲート電極の線幅サイズを調整することにも適用可能である。
【００６７】更に、本発明はゲート電極をパターニング形成するものに限らず、表面に段差を有する半導体基板上に、例えば配線等のパターンを構成する場合においても、段差低部に段差高部に比べて微細なパターンを形成することで、線幅バラツキの影響を低減するものに適用しても良い。
【００６８】
【発明の効果】本発明によれば、表面に段差を有する半導体基板上にあるパターンを構成する場合、段差低部に段差高部に比べて微細なパターンを形成することで、線幅バラツキの影響を低減することができる。
【００６９】従って、例えば、このような表面に段差を有する半導体基板上に第１及び第２のトランジスタを構成する場合、段差低部に微細なトランジスタを配置し、段差高部に比較的線幅サイズが太いトランジスタを配置することで、線幅バラツキの影響を低減することができ、微細化プロセスとの混載が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８】本発明の第１の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１３】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１４】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１５】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１６】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１７】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１８】本発明の第２の実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１９】従来の半導体装置の製造方法を示す断面図である。
【図２０】従来の半導体装置の製造方法を示す断面図である。
【図２１】従来の半導体装置の製造方法を示す断面図である。
【図２２】従来の半導体装置の製造方法を示す断面図である。
【図２３】従来の半導体装置の製造方法を示す断面図である。
【図２４】従来の半導体装置の製造方法を示す断面図である。
【図２５】従来の半導体装置の製造方法を示す断面図である。
【図２６】従来の半導体装置の製造方法を示す断面図である。
【特許請求の範囲】
【請求項１】 表面に段差を有する半導体基板上の段差低部に段差高部に比べて微細なパターンを形成したことを特徴とする半導体装置。
【請求項２】 表面に段差を有する半導体基板上に形成された半導体装置において、段差低部に形成される一導電型の半導体層あるいは逆導電型の半導体層のどちらか一方に第１線幅を有する第１のトランジスタが形成され、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタが形成されていることを特徴とする半導体装置。
【請求項３】 一導電型の半導体基板上の段差部を境にして形成された一導電型及び逆導電型の半導体層と、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第１のゲート酸化膜を介して形成された第１のゲート電極と、前記第１のゲート電極の近傍に形成され、前記半導体層と逆導電型の第１のソース・ドレイン層とから構成された第１のトランジスタと、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第２のゲート酸化膜を介して形成された前記第１のゲート電極よりも線幅の太い第２のゲート電極と、前記第２のゲート電極の近傍に形成され、前記半導体層と逆導電型の第２のソース・ドレイン層とから構成された第２のトランジスタとを具備したことを特徴とする半導体装置。
【請求項４】 前記第１のトランジスタは通常耐圧のＭＯＳトランジスタを構成し、前記第２のトランジスタは高耐圧ＭＯＳトランジスタを構成していることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】 表面に段差を有する半導体基板上の段差低部に段差高部に比べて微細なパターンを形成することを特徴とする半導体装置の製造方法。
【請求項６】 一導電型の半導体基板上の段差部を境にして形成された一導電型及び逆導電型の半導体層上に第１及び第２のトランジスタを形成する半導体装置の製造方法において、段差低部に形成される一導電型の半導体層あるいは逆導電型の半導体層のどちらか一方に第１線幅を有する第１のトランジスタを形成し、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項７】 一導電型の半導体基板上の段差部を境にして形成された一導電型及び逆導電型の半導体層上に第１及び第２のトランジスタを形成する半導体装置の製造方法において、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第１のゲート酸化膜を形成する工程と、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第２のゲート酸化膜を形成する工程と、前記第１及び第２のゲート酸化膜上に導電膜を形成した後に当該導電膜を有機膜及びレジスト膜をマスクにパターニングし第１のゲート電極及び当該第１のゲート電極に比べて線幅が太い第２のゲート電極を形成する工程と、前記第１のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第１のソース・ドレイン層を形成して第１のトランジスタを形成する工程と、前記第２のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第２のソース・ドレイン層を形成して第２のトランジスタを形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項８】 前記一導電型の半導体基板に一導電型の半導体層及び逆導電型の半導体層を形成する工程が、ＬＯＣＯＳ法を利用することで前記基板上に段差部が形成されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項１】 表面に段差を有する半導体基板上の段差低部に段差高部に比べて微細なパターンを形成したことを特徴とする半導体装置。
【請求項２】 表面に段差を有する半導体基板上に形成された半導体装置において、段差低部に形成される一導電型の半導体層あるいは逆導電型の半導体層のどちらか一方に第１線幅を有する第１のトランジスタが形成され、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタが形成されていることを特徴とする半導体装置。
【請求項３】 一導電型の半導体基板上の段差部を境にして形成された一導電型及び逆導電型の半導体層と、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第１のゲート酸化膜を介して形成された第１のゲート電極と、前記第１のゲート電極の近傍に形成され、前記半導体層と逆導電型の第１のソース・ドレイン層とから構成された第１のトランジスタと、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第２のゲート酸化膜を介して形成された前記第１のゲート電極よりも線幅の太い第２のゲート電極と、前記第２のゲート電極の近傍に形成され、前記半導体層と逆導電型の第２のソース・ドレイン層とから構成された第２のトランジスタとを具備したことを特徴とする半導体装置。
【請求項４】 前記第１のトランジスタは通常耐圧のＭＯＳトランジスタを構成し、前記第２のトランジスタは高耐圧ＭＯＳトランジスタを構成していることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】 表面に段差を有する半導体基板上の段差低部に段差高部に比べて微細なパターンを形成することを特徴とする半導体装置の製造方法。
【請求項６】 一導電型の半導体基板上の段差部を境にして形成された一導電型及び逆導電型の半導体層上に第１及び第２のトランジスタを形成する半導体装置の製造方法において、段差低部に形成される一導電型の半導体層あるいは逆導電型の半導体層のどちらか一方に第１線幅を有する第１のトランジスタを形成し、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項７】 一導電型の半導体基板上の段差部を境にして形成された一導電型及び逆導電型の半導体層上に第１及び第２のトランジスタを形成する半導体装置の製造方法において、段差低部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第１のゲート酸化膜を形成する工程と、段差高部に形成される前記一導電型の半導体層あるいは前記逆導電型の半導体層のどちらか一方の半導体層上に第２のゲート酸化膜を形成する工程と、前記第１及び第２のゲート酸化膜上に導電膜を形成した後に当該導電膜を有機膜及びレジスト膜をマスクにパターニングし第１のゲート電極及び当該第１のゲート電極に比べて線幅が太い第２のゲート電極を形成する工程と、前記第１のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第１のソース・ドレイン層を形成して第１のトランジスタを形成する工程と、前記第２のゲート電極の近傍に形成され、当該ゲート電極が形成された半導体層と逆導電型の第２のソース・ドレイン層を形成して第２のトランジスタを形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項８】 前記一導電型の半導体基板に一導電型の半導体層及び逆導電型の半導体層を形成する工程が、ＬＯＣＯＳ法を利用することで前記基板上に段差部が形成されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【図４】
【図５】
【図１】
【図２】
【図３】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１９】
【図２０】
【図１２】
【図１３】
【図１５】
【図１４】
【図１６】
【図１８】
【図１７】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図５】
【図１】
【図２】
【図３】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１９】
【図２０】
【図１２】
【図１３】
【図１５】
【図１４】
【図１６】
【図１８】
【図１７】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２００２−２３１８１９（Ｐ２００２−２３１８１９Ａ）
【公開日】平成１４年８月１６日（２００２．８．１６）
【国際特許分類】
【出願番号】特願２００１−２１２２２（Ｐ２００１−２１２２２）
【出願日】平成１３年１月３０日（２００１．１．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１４年８月１６日（２００２．８．１６）
【国際特許分類】
【出願日】平成１３年１月３０日（２００１．１．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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