【課題】本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板４０の表面の所定領域４１に、ＬＯＣＯＳ酸化膜７０を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜７０と前記半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０を形成するポリシリコン形成工程と、
該ポリシリコン膜９０をマスクとして、前記半導体基板４０の表面にイオンの打ち込みを行い、前記半導体基板４０の表面に、不純物領域６０を形成するイオン打ち込み工程と、を含むことを特徴とする。 （もっと読む）

【課題】低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な基準電圧を生成するとともに、基準電圧の温度係数が製造工程におけるパラメータの変動に影響されにくい半導体装置を提供することである。
【解決手段】第１のトランジスタのコレクタ端子と第２のトランジスタのエミッタ端子とを接続して出力端子とし、第１のトランジスタのベース端子と第２のトランジスタのベース端子とを接続して第１のベース端子とし、第１のトランジスタと第２のトランジスタとは同一構造であり、第１のベース端子には、第１のトランジスタのエミッタ側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、供給電圧には、第１及び第２のトランジスタがnpn、又はpnpかによって、正の電圧又は負の電圧を印加される半導体装置。 （もっと読む）

【課題】光照射による電圧変動が低減されたバンドギャップ基準電圧発生回路を提供する。
【解決手段】第１導電型の半導体からなる基板と、前記基板上に形成された第１のトランジスタと、前記基板上に形成され、前記第１のトランジスタに対してベースが共通に接続された第２のトランジスタと、前記基板上に形成され、第２導電型を有し、前記第２のトランジスタのコレクタ層と前記基板との間に並列に接続された光吸収領域と、前記第１及び第２のトランジスタの前記ベースに共通接続された基準電圧出力端子と、を備え、前記第１のトランジスタのコレクタ層の面積は、前記第２のトランジスタの前記コレクタ層の面積よりも大きいことを特徴とするバンドギャップ基準電圧発生回路が提供される。 （もっと読む）

【課題】 結晶欠陥の発生を防止することができる半導体装置及び半導体装置の製造方法を実現する。
【解決手段】 ＳＯＩ基板１１に形成され、トレンチ１１ｅにより分離された複数の素子形成領域内に、バイポーラトランジスタ１２及びＣＭＯＳ１３を形成するＢｉＣＭＯＳである半導体装置１０において、バイポーラトランジスタ１２の表面のみを覆って形成された耐酸化膜１９を備えているため、ＣＭＯＳ１３に熱酸化法によりゲート酸化膜２４及びゲート保護膜２６を形成する際にも、バイポーラトランジスタ１２の表面を熱酸化しないようにすることができる。これによれば、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が、熱酸化されることがないので、結晶欠陥の発生を防止することができる。 （もっと読む）

複数のベース端子リングのうちの如何なる２つのベース端子リングの間にもエミッタ端子リングを有するような複数のベース端子リングと、上記複数のベース端子リング及びエミッタ端子リングを囲むコレクタ端子リングとを含むバイポーラ接合トランジスタ、及びその製造方法の実施形態が開示される。
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【課題】半導体基板に形成されたウェル抵抗からなる抵抗素子の抵抗値と温度依存特性を調整できるようにする。
【解決手段】ウェル抵抗領域４内の２箇所にコンタクト領域６が互いに離間して形成されている。コンタクト領域６上には、シリサイド層８を介してコンタクト１０が形成されている。ウェル抵抗領域４内のコンタクト領域６の間に、この抵抗素子の抵抗値及び温度依存特性調整用のＰ⁺拡散領域１４が形成されている。 （もっと読む）

【課題】デジタル回路と共に形成しても出力特性が安定している、バイポーラトランジスタ群で構成される基準電圧発生回路を作成する。
【解決手段】本発明の基準電圧発生回路は、第一導電型のコレクタ層と、上記コレクタ層の表面に形成された第一導電型のベース層と、上記ベース層の表面に形成された第一導電型のエミッタ層と、上記エミッタ層に接続された複数のエミッタ電極を含むバンドギャップリファレンス回路において、複数のエミッタ層が形成されたベース層が共通のものであることを特徴とする基準電圧発生回路である。 （もっと読む）

【課題】高いスイッチング速度を有するバイポーラトランジスタが形成された半導体装置であって、且つ小型で安価な半導体装置を提供する。
【解決手段】半導体基板１の表層部において、絶縁分離された領域内に、Ｐ型第１不純物領域４と、Ｐ型第１不純物領域４内に形成されるＮ型第１不純物領域３と、Ｐ型第１不純物領域４に隣接して形成されるＮ型第２不純物領域５と、Ｐ型第１不純物領域４に隣接して形成されるＰ型第２不純物領域６とを有する半導体装置１０であって、Ｎ型第１不純物領域３をエミッタとし、Ｐ型第１不純物領域４をベースとし、Ｎ型第２不純物領域５をコレクタとするＮＰＮ型バイポーラトランジスタＴｒ１が構成され、Ｐ型第２不純物領域６に接続する複数個の電極から選択される第１電極Ｃ６ａと第２電極Ｃ６ｂにより、Ｐ型第２不純物領域６が抵抗Ｒ０として用いられる。 （もっと読む）

【課題】 コレクタ電流比の精度を高めることができるマルチコレクタ型ラテラルＰＮＰトランジスタを提供すること。
【解決手段】 層状に設けられたベース領域３と、ベース領域３の表面に閉領域をなすパターンで形成されたエミッタ領域５とを備える。ベース領域３の表面のうちエミッタ領域５から離間した位置に、エミッタ領域５に対して対称なパターンで互いに離間して形成された少なくとも一対のコレクタ領域６Ａ，６Ｂを備える。各領域３，５，６Ａ，６Ｂを覆う絶縁膜を備える。その絶縁膜は少なくともエミッタ領域５に対応した位置にエミッタ電極配線接続用のコンタクト窓１９を有する。そのコンタクト窓１９のパターン寸法Ｗ２は、エミッタ領域５のパターン寸法Ｗ１に対して１／２以下である。 （もっと読む）

【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 半導体層を横切る素子分離溝によって互いに電気的に分離された複数の素子形成領域にバイポーラトランジスタを形成する半導体装置において、
複数並列接続された単位バイポーラトランジスタＱｕが有する各単位バイポーラトランジスタの素子分離溝２ｂを取り去り、並列接続された複数の単位バイポーラトランジスタＱｕ全体を１つの素子分離溝２ｂで囲った構成とする。 （もっと読む）

【課題】ヘテロ接合型バイポーラトランジスタの電流利得（hfe）ばらつきを減らすことを目的とする。
【解決手段】第１導電型半導体からなるエミッタ領域およびコレクタ領域と、第２導電型半導体からなるベース領域を有し、前記ベース領域にバンドギャップの狭い領域を有するヘテロ接合型バイポーラトランジスタであって、前記ベース領域とエミッタ領域の接合部近傍のエミッタ領域に所定の厚さ以上のたとえばバンドギャップの小さい再結合電流の大きい領域を有することを特徴とする。
上記構造をとることで、エミッタ領域にバンドギャップの狭い中性領域が形成されるので、再結合電流が増えて、ベース電流が増大する。その結果、たとえば、エミッタ領域に多結晶シリコンを用いている場合に通常みられる界面酸化膜によるベース電流のばらつきが、再結合によって増大したベース電流によって目立たなくなり、電流利得のばらつきが低減される。 （もっと読む）

【課題】 各トランジスタ間の特性ばらつき等に起因する動作の不均一、さらにそれによる熱暴走に起因する素子破壊を回避しつつ、チップ面積の増大という問題を回避できるトランジスタ集積回路装置を提供する。
【解決手段】 ベースバラスト抵抗１２は、所定の金属を薄膜化させてシート抵抗として機能させることで形成される。容量１３は、ベースバラスト抵抗１２を下部電極として共用し、ベースバラスト抵抗１２上に誘電体１３ｂ及び上部電極１３ａを順に積層することで形成される。ベースバラスト抵抗１２の一方端は、上部電極１３ａと接続点１４で電気的に接続されている。この接続点１４には、上部電極１３ａに接続される配線１６を介して、高周波信号が入力される。一方、ベースバラスト抵抗１２の他方端は、接続点１５及び配線１７を介してトランジスタ１１のベースに接続される。 （もっと読む）

【課題】 高周波動作時における各トランジスタの高周波電力利得の差の発生を抑制し、高周波での動作の均一性に優れた半導体装置を提供する。
【解決手段】 半導体装置１０は、接地配線の接地距離の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４−コレクタ引き出し配線１５間に接続された容量素子２０の容量をより小さくしている。これによって、各ＧａＡｓＨＢＴ１２の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子２０の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ１２の高周波電力利得の差を少なくすることができる。このように半導体装置１０では、高周波動作時における各ＧａＡｓＨＢＴ１２の不均一な動作の発生を抑制することができる。 （もっと読む）

【課題】 半導体基板上のパターン密度の疎密によるトランジスタ特性のばらつきを抑制する。
【解決手段】 半導体基板１上の正規のＰｏｌｙ−Ｒ１２等の回路素子に加えて、回路素子のパターン密度が均一になるように、半導体チップ内のほぼ全面にわたって、ダミーの機能素子となるＰｏｌｙ−Ｒ１２ａのパターンを配置する。さらに、このダミー用のＰｏｌｙ−Ｒ１２ａを、アルミ被りによる抵抗値の変動を抑制するためにＬＰ−ＳｉＮ膜１７に覆われた構造とし、アルミ配線による抵抗値の変動を抑えるとともに、パターン密度の疎密による抵抗値、トランジスタ特性の変動を低減する。これにより、パターン密度の疎密によるトランジスタ特性のばらつきをなくし、さらに、アルミ被りによるＰｏｌｙ−Ｒへの影響や、赤外線吸収の素子疎密によるウェーハ内温度差を抑制する。 （もっと読む）