半導体装置
【課題】 高周波動作時における各トランジスタの高周波電力利得の差の発生を抑制し、高周波での動作の均一性に優れた半導体装置を提供する。
【解決手段】 半導体装置１０は、接地配線の接地距離の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４−コレクタ引き出し配線１５間に接続された容量素子２０の容量をより小さくしている。これによって、各ＧａＡｓＨＢＴ１２の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子２０の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ１２の高周波電力利得の差を少なくすることができる。このように半導体装置１０では、高周波動作時における各ＧａＡｓＨＢＴ１２の不均一な動作の発生を抑制することができる。
【解決手段】 半導体装置１０は、接地配線の接地距離の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４−コレクタ引き出し配線１５間に接続された容量素子２０の容量をより小さくしている。これによって、各ＧａＡｓＨＢＴ１２の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子２０の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ１２の高周波電力利得の差を少なくすることができる。このように半導体装置１０では、高周波動作時における各ＧａＡｓＨＢＴ１２の不均一な動作の発生を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
図１３は、第１の従来の技術の半導体装置１を示す正面図である。第１の従来の技術は、非特許文献１に記載されている。半導体装置１は、大きさが互いに等しいバイポーラトランジスタ２を複数備える。各バイポーラトランジスタ２は、基板３上に１列に配置され、素子列を構成している。各バイポーラトランジスタ２のエミッタにはエミッタ電極を介してエミッタ引き出し配線４が、ベースにはベース電極を介してベース引き出し配線５が、コレクタにはコレクタ電極を介してコレクタ引き出し配線６がそれぞれ接続される。各ベース引き出し配線５は入力用端子８に、各コレクタ引き出し配線６は出力用端子９にそれぞれ接続され、これによって各バイポーラトランジスタ２が並列接続される。
【０００３】
エミッタ引き出し配線４は、素子列の両端部に設けられた接地用端子７に接続される。接地用端子７の下には基板を厚み方向に貫通するヴィアホール１００が設けられており、エミッタ引き出し配線４はヴィアホール１００を介して基板３の裏面に設けられた接地導体面部（図示せず）と接続される。これによって、エミッタ引き出し配線４、接地用端子７、およびヴィアホール１００が接地配線となり、各バイポーラトランジスタ２のエミッタと接地導体面部とが接続される。
【０００４】
第２の従来の技術は、非特許文献２に記載されている。第１の従来の技術と同様に、複数のバイポーラトランジスタのエミッタをエミッタ引き出し配線によって並列接続し、そのエミッタ引き出し配線を、素子列の端に設けられた端子に接続する。この端子からボンディングワイヤを介してエミッタを接地導体面部に接続している。
【０００５】
【非特許文献１】社団法人電気学会発行 電気学会研究会資料 電子デバイス研究会 ２０００年３月 ＥＤＤ−００−５３ ｐ．２１
【非特許文献２】IEICE TRANSACTION ON ELECTRONICS VOL.E80-C No.6 １９９７ ｐ．７４２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の各従来の技術では、各バイポーラトランジスタから接地導体面部までの配線の長さ寸法、すなわち、各バイポーラトランジスタの接地配線の長さが互いに異なり、接地配線の長さの大きいバイポーラトランジスタほど接地インダクタンスが大きく、接地配線の長さの小さいバイポーラトランジスタほど接地インダクタンスが小さくなる。このように、接地配線によって各バイポーラトランジスタに付加される接地インダクタンスに差が生じると、接地配線まで含めたときの各バイポーラトランジスタの高周波電力利得に差が生じてしまい、全バイポーラトランジスタを均一に動作させることができなくなる。
【０００７】
本件発明者は、準マイクロ波からミリ波におよぶ周波数帯において用いられる高周波増幅器の特性向上の検討において詳細に調べた結果、前述の各従来の技術を高周波増幅器に適用した場合、トランジスタの不均一な動作に伴って高周波増幅器の飽和出力が低下し、効率および歪み特性が劣化するという問題が生じることを知見した。
【０００８】
したがって本発明の目的は、高周波動作時における各トランジスタの高周波電力利得の差の発生を抑制し、高周波での動作の均一性に優れた半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
【００１０】
本発明に従えば、各第３半導体部と定電位部位との間のインピーダンス（以下、単に「定電位接続部インピーダンス」ということがある）が大きくなるにしたがって、各入力配線と各出力配線との間の静電容量、および各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくする。これによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を、静電容量または電気抵抗値を小さくすることに伴うトランジスタの利得の増加によって補償することができる。その結果、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができ、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００１１】
また本発明は、第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
【００１２】
本発明に従えば、各第３半導体部と定電位部位との間の接続配線（以下、単に「定電位部位接続配線」ということがある）の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量、および各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくする。定電位部位接続配線の長さが大きくなると定電位接続部インピーダンスが大きくなるため、これによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を、静電容量または電気抵抗値を小さくすることに伴うトランジスタの利得の増加によって補償することができる。その結果、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができ、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００１３】
さらに本発明は、各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする。
【００１４】
本発明に従えば、各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、定電位接続部インピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくする。容量素子の静電容量を選択することによって、各トランジスタの利得を変更することができることから、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタの容量素子の静電容量を小さくすることによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を抑制することができる。したがって各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００１５】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との間の静電容量を小さくすることを特徴とする。
【００１６】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との間の静電容量を小さくする。このようにトランジスタの内部の静電容量を制御することによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって入力配線と出力配線との間に容量素子などの部品の追加を必要とせず、すなわち、容量素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００１７】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との接合部の面積を小さくすることを特徴とする。
【００１８】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との接合部の面積を小さくする。このようにトランジスタの内部の構成によって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。本発明はトランジスタを形成するときにマスク寸法を制御することによって実現できるため、静電容量を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【００１９】
さらに本発明は、各入力配線には抵抗素子がそれぞれ設けられ、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする。
【００２０】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各入力配線に設けられる各抵抗素子の電気抵抗値を小さくする。抵抗素子の電気抵抗値を選択することによって、各トランジスタの利得を変更することができることから、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタの抵抗素子の電気抵抗値を小さくすることによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を抑制することができる。したがって各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００２１】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第３半導体部との間の電気抵抗値を小さくすることを特徴とする。
【００２２】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第３半導体部との間の電気抵抗値を小さくする。このようにトランジスタの内部の電気抵抗値を制御することによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって入力配線に抵抗素子などの部品の追加を必要とせず、すなわち、抵抗素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００２３】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部に形成された電極と第３半導体部と間の距離を小さくすることを特徴とする。
【００２４】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部に形成された電極と第３半導体部と間の距離を小さくする。このようにトランジスタの内部の構成によって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。本発明はトランジスタを形成するときにマスク寸法を制御することによって実現できるため、電気抵抗値を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【発明の効果】
【００２５】
本発明によれば、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって高周波動作時における各トランジスタでの不均一動作の発生を抑制することができる。したがって高周波での各トランジスタの動作の均一性に優れた半導体装置を実現することができる。
【００２６】
また本発明によれば、各トランジスタにおける定電位部位接続配線の長さの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって高周波動作時における各トランジスタでの不均一動作の発生を抑制することができる。したがって高周波での各トランジスタの動作の均一性に優れた半導体装置を実現することができる。
【００２７】
また本発明によれば、容量素子を設けることによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００２８】
さらに本発明によれば、入力配線と出力配線との間に容量素子などの部品の追加を必要とせず、すなわち、容量素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００２９】
さらに本発明によれば、静電容量を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【００３０】
さらに本発明によれば、抵抗素子を設けることによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００３１】
さらに本発明によれば、入力配線に抵抗素子などの部品の追加を必要とせず、すなわち、抵抗素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００３２】
さらに本発明によれば、トランジスタを形成するときにマスク寸法を制御することによって実現できるため，電気抵抗値を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明の実施の一形態の半導体装置１０を示す正面図である。半導体装置１０は、準マイクロ波からミリ波におよぶ周波数帯、たとえば波長１００ｃｍから波長１ｍｍにおける高周波増幅器に用いられる。半導体装置１０は、基板１１上に、大きさが互いに等しいトランジスタ１２を、複数、本実施の形態では５つ備える。各トランジスタは、第１半導体部であるベース、第２半導体部であるコレクタ、および第３半導体部であるエミッタを備える。各トランジスタ１２は、基板１１の長手方向に間隔をあけて、基板１１の長手方向に沿って、一列に配置されて、素子列を構成している。トランジスタ１２は、たとえばＧａＡｓヘテロ接合バイポーラトランジスタ（Hetero-junction Bipolar
Transistor 略称：ＨＢＴ）１２によって実現される。各ＧａＡｓＨＢＴ１２の基板１１の長手方向の間隔は、たとえば５０μｍに設定される。基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ１２が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００３４】
各ＧａＡｓＨＢＴ１２のエミッタにはエミッタ電極を介してエミッタ引き出し配線１３が、ベースにはベース電極を介して入力配線であるベース引出し配線１４が，コレクタにはコレクタ電極を介して出力配線であるコレクタ引出し配線１５がそれぞれ電気的に接続される。各ベース引き出し配線１４は、外部の電子装置と電気的に接続するために用いられ、基板１１が備える入力用端子１６に電気的に接続される。また各コレクタ引き出し配線１５は、外部の電子装置と電気的に接続するために用いられ、基板１１が備える出力用端子１７に電気的に接続される。エミッタ引き出し配線１３は、素子列の長手方向一方、換言すると基板１１の長手方向一端部に設けられる接地用端子１８に電気的に接続される。接地用端子１８は、ボンディングワイヤ１９の一端部が電気的に接続される。ボンディングワイヤ１９の他端部は、基板１１外のプリント配線板上に設けられ、接地電位が与えられる接地導体面部（図示せず）と電気的に接続される。予め定める電位は、本実施の形態では接地電位であり，接地導体面部が定電位部位となる。このようにエミッタ引き出し配線１３、接地用端子１８、およびボンディングワイヤ１９が定電位部位接続配線である接地配線となり、各ＧａＡｓＨＢＴ１２のエミッタと接地導体面部とが接続される。
【００３５】
各ＧａＡｓＨＢＴ１２の各電極が相互に接続されることによって、各ＧａＡｓＨＢＴ１２は並列に接続される。各ＧａＡｓＨＢＴ１２では、ベース引き出し配線１４とコレクタ引き出し配線１５との間には容量素子２０がそれぞれ挿入されている。容量素子２０は、たとえば窒化シリコン膜によって構成される。また各ＧａＡｓＨＢＴ１２を直線的に配置することによって、長手状の入力用端子１６および出力用端子１７を用いて、半導体装置１０の大きさ、すなわち、ＧａＡｓＨＢＴ１２によって占有される基板１１の面積を最も小さくすることができる。
【００３６】
各容量素子２０の静電容量は、接地用端子１８と各ＧａＡｓＨＢＴ１２のエミッタとの間のインピーダンスである接地インダクタンスが大きくなるにしたがって、小さくする。接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ１２ａに接続された容量素子２０ａが最も大きく、接地用端子１８から離れるに従って、順次、小さくなる。各静電容量の大きさは、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ１２に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。本実施の形態では、接地用端子１８に最も近い容量素子２０ａの静電容量が０．２０ｐＦであり、接地用端子１８から２番目に離れている容量素子２０ｂの静電容量が０．１５ｐＦ、３番目に離れている容量素子２０ｃの静電容量が０．１０ｐＦ、４番目に離れている容量素子２０ｄの静電容量が０．０５ｐＦである。これらの具体的な値は、たとえば回路シミュレータを用いて求めることができる。
【００３７】
半導体装置１０は、各ＧａＡｓＨＢＴ１２の各電極が互いに電気的に接続されることによって、単独でＧａＡｓＨＢＴ１２を用いるよりも、大きい動作出力電力を得ることができる。
【００３８】
図２は、本実施の形態の半導体装置１０と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合に各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。縦軸は、赤外線の強度を示し、横軸は、各ＧａＡｓＨＢＴ１２を示す。図２に示すように、本実施の形態の半導体装置１０では、従来の技術の半導体装置に比べて発光強度の分布が低減されている。
【００３９】
このように、本実施の形態の半導体装置１０によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４−コレクタ引き出し配線１５間に接続された容量素子２０の容量をより小さくしている。これによって、５個のトランジスタのうち、接地インダクタンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができる、すなわち、各ＧａＡｓＨＢＴ１２の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子２０の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ１２の高周波電力利得の差を少なくすることができる。このように半導体装置１０では、高周波動作時における各ＧａＡｓＨＢＴ１２の不均一な動作の発生を抑制することができる。この結果、半導体装置１０の飽和出力が向上し、効率および歪み特性が良好となる。
【００４０】
図３は本発明の実施の他の形態の半導体装置２５を示す正面図であり、図４は半導体装置２５を図３のｓ４−ｓ４切断面線から見た断面図である。本実施の形態の半導体装置２５は、前述の図１〜図２の半導体装置１０と類似しており、本実施の形態の構成には前述の半導体装置１０における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００４１】
トランジスタ２６は、たとえばＳｉＧｅＨＢＴ２６によって実現される。各ＳｉＧｅＨＢＴ２６の基板１１の長手方向の間隔は、たとえば２０μｍに設定される、基板１１は、たとえば高抵抗Ｓｉ基板によって実現され、厚み寸法は、たとえば２００μｍである。各ＳｉＧｅＨＢＴ２６が備えるエミッタのエミッタ幅は、たとえば０．８μｍであり、エミッタ長は、たとえば２０．０μｍである。エミッタ引き出し配線１３は、素子列の長手方向両端部、換言すると基板１１の長手方向両端部に設けられる接地用端子１８に電気的に接続される。
【００４２】
ＳｉＧｅＨＢＴ２６は、図４に示すように、高抵抗Ｓｉ基板１１上に形成されたコレクタ埋め込み領域２７、コレクタ電極取り出し領域２８、コレクタ領域２９、ベース領域３０およびエミッタ領域３１を有するプレーナ型構造のＨＢＴである。エミッタ領域３１の上には、エミッタ電極３２およびエミッタ引き出し配線１３が設けられている。ベース電極３３は、ベース引き出し配線１４と電気的に接続される。コレクタ電極３４は、コレクタ引き出し配線１５と電気的に接続される。また、各ＳｉＧｅＨＢＴ２６はシリコン酸化膜３６によって分離されている。
【００４３】
各ＳｉＧｅＨＢＴ２６におけるコレクタ層の空乏領域３５の広がりは、コレクタ層形成時のイオン注入量によって制御されている。接地用端子１８の最も近くに位置する、換言すると長手方向両端のＳｉＧｅＨＢＴ２６ａ，ｅの空乏領域３５ａ，ｅが最も狭く、次に長手方向両端から長手方向中央に向かって２番目のＳｉＧｅＨＢＴ２６ｂ，ｄ、次に長手方向中央に位置するＳｉＧｅＨＢＴ２６ｃの順に広くなっている。この結果、各ＳｉＧｅＨＢＴ２６のベース−コレクタ間接合容量は、長手方向両端のＳｉＧｅＨＢＴ２６ａ，ｅが最も大きく、次に長手方向両端から長手方向中央に向かって２番目のＳｉＧｅＨＢＴ２６ｂ，ｄ、次に長手方向中央に位置するＳｉＧｅＨＢＴ２６ｃの順に小さくなっている。
【００４４】
ベース−コレクタ間接合容量の大きさは、エミッタ引き出し配線１３によって各ＳｉＧｅＨＢＴ２６に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各接合容量の値は、たとえば長手方向両端のＳｉＧｅＨＢＴ２６ａ，ｅが０．２３ｐＦ、長手方向両端から長手方向中央に向かって２番目のＳｉＧｅＨＢＴ２６ｂ，ｄが０．２０ｐＦ、長手方向中央に位置するＳｉＧｅＨＢＴ２６ｃが０．１７ｐＦに設定される。
【００４５】
このように、本実施の形態の半導体装置２５によれば、接地配線の長さがより大きいＳｉＧｅＨＢＴ２６のベース−コレクタ間接合容量をより小さく構成している。これによって、各ベース引き出し配線１４とコレクタ引き出し配線１５との間に前述の容量素子２０などの部品を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース−コレクタ間接合容量の低減による高周波電力利得の増加によって補償することができる。このように半導体装置２５では容量素子２０などの部品追加のための余計な面積を必要とせず、高周波動作時における各ＳｉＧｅＨＢＴ２６での不均一動作の発生を抑制することができ、その結果、前述の実施の形態と同様の効果を達成することができる。
【００４６】
図５は本発明の実施のさらに他の形態の半導体装置４０を示す正面図であり、図６は半導体装置４０を図５のｓ６−ｓ６切断面線から見た断面図である。本実施の形態の半導体装置４０は、前述の図１〜図４の半導体装置１０，２５と類似しており、本実施の形態の構成には前述の半導体装置１０，２５における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００４７】
半導体装置４０は、基板１１上に、トランジスタ４１を、複数、本実施の形態では６つ備える。トランジスタ４１は、たとえばＧａＡｓＨＢＴ４１によって実現される。各ＧａＡｓＨＢＴ４１の基板１１の長手方向の間隔は、たとえば５０μｍに設定される、基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ４１が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００４８】
エミッタ引き出し配線１３は、素子列の長手方向中央部、換言すると長手方向一端から３番目のＧａＡｓＨＢＴ４１ｃと４番目のＧａＡｓＨＢＴ４１ｄとの間に設けられる接地用端子１８に電気的に接続される。接地用端子１８の下にはヴィアホール４２が形成される。エミッタ引き出し配線１３は、ヴィアホール４２を介して基板１１の裏面部に設けられた接地導体面部４３と接続される。これによって、エミッタ引き出し配線１３、接地用端子１８、およびヴィアホール４２が定電位部位接続配線である接地配線となり、各ＧａＡｓＨＢＴ４１のエミッタと接地導体面部４３とが接続される。
【００４９】
各ＧａＡｓＨＢＴ４１は、図６に示すように、半絶縁性ＧａＡｓ半導体基板上に積層されたコレクタコンタクト層４４、コレクタ層４５、ベース層４６、エミッタ層４７、およびエミッタコンタクト層４８によって形成されたメサ型構造のＨＢＴである。コレクタコンタクト層４４の上には、コレクタ電極４９が設けられる。ベース層４６の上には、ベース電極５０が設けられる。エミッタコンタクト層４８の上には、エミッタ電極５１およびエミッタ引き出し配線１３が設けられる。ベース電極５０は、ベース引き出し配線１４と電気的に接続される。コレクタ電極４９は、コレクタ引き出し配線１５と電気的に接続される。
【００５０】
各ＧａＡｓＨＢＴ４１におけるベース−コレクタ接合部の面積は、図６に示すように、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄが最も大きく、次に接地用端子１６から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅ、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆの順に小さくなっている。各ＧａＡｓＨＢＴ４１のベース−コレクタ接合の面積は、ベース層４６およびコレクタ層４５のメサ構造形成時に用いるマスク寸法によって制御される。メサ形成後のコレクタ層４５の幅は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄの幅５２ｃ，ｄが３．５μｍであり、次に接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅの長さ５２ｂ，ｅが３．０μｍであり、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆの幅５２ａ，ｆが２．５μｍである。したがって各ＧａＡｓＨＢＴ４１のベース−コレクタ間接合容量は、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄが最も大きく、次に接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅ、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆの順に小さなる。
【００５１】
各ＧａＡｓＨＢＴ４１のベース−コレクタ接合の面積、すなわち、ベース−コレクタ間接合容量の大きさは、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ４１に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。各ＧａＡｓＨＢＴ４１のベース−コレクタ間接合容量の値は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄが０．３５ｐＦであり、接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅが０．３０ｐＦであり、接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆが０．２５ｐＦである。
【００５２】
このように、本実施の形態による半導体装置４０によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ４１のベース−コレクタ接合面積をより小さくする。これによって静電容量の値を制御するための作成工程を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース−コレクタ接合面積の低減に伴うベース−コレクタ間接合容量の低減による高周波電力利得の増加によって補償することができる。その結果、接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ４１の高周波電力利得の差を少なくすることができ、前述の各実施に形態と同様の効果を達成することができる。
【００５３】
図７は、本発明の実施のさらに他の形態の半導体装置５５を示す正面図である。本実施の形態の半導体装置５５は、前述の図１〜図６の半導体装置１０，２５，４０と類似しており、本実施の形態の構成には前述の半導体装置１０，２５，４０における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００５４】
半導体装置５５は、基板１１上に、大きさが互いに等しいトランジスタ１２を、複数、本実施の形態では５つ備える。各トランジスタ１２は、基板１１の長手方向に間隔をあけて、基板１１の長手方向に沿って、一列に配置されて、素子列を構成している。トランジスタ１２は、たとえばＧａＡｓヘテロ接合バイポーラトランジスタ（略称：ＨＢＴ）１２によって実現される。各ＧａＡｓＨＢＴ１２の基板１１の長手方向の間隔は、たとえば５０μｍに設定される、基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ１２が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００５５】
エミッタ引き出し配線１３は、素子列の長手方向一方、換言すると基板１１の長手方向一端部に設けられる接地用端子１８に電気的に接続される。接地用端子１８下にはヴィアホール４２が設けられており、エミッタ引き出し配線１３はヴィアホール４２を介して基板１１の裏面部に設けられた接地導体面部４３と電気的に接続される。各ベース引き出し配線１４には、抵抗素子５６がそれぞれ設けられる。抵抗素子５６は、たとえばＷＮ膜によって構成される。
【００５６】
各抵抗素子５６は、図７に示すように、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ１２ａに接続された抵抗素子５６ａが最も大きく、接地用端子１８から離れるにしたがって順に小さくなっている。各抵抗素子５６の電気抵抗値は、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ１２に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各抵抗素子５６の抵抗値は、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ１２ａに接続される抵抗素子５６ａが２０Ω、接地用端子１８から２番目の抵抗素子５６ｂが１５Ω、接地用端子１８から３番目の抵抗素子５６ｃが１０Ω、接地用端子１８から４番目の抵抗素子５６ｄが５Ωである。
【００５７】
図８は、本実施の形態の半導体装置５５と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合に各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。縦軸は、赤外線の強度を示し、横軸は、各ＧａＡｓＨＢＴ１２を示す。図８に示すように、本実施の形態の半導体装置５５では、従来の技術の半導体装置に比べて発光強度の分布が低減されている。
【００５８】
このように、本実施の形態の半導体装置５５によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４間に挿入された抵抗素子５６の抵抗をより小さくしている。これによって接地インダクタンスの増加に伴う高周波電力利得の低下を、抵抗素子５６の抵抗の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各トランジスタ１２の高周波電力利得の差を少なくすることができる。これによって高周波動作時における各ＧａＡｓＨＢＴ１２での不均一動作の発生を抑制することができ、前述の実施の各形態と同様の効果を達成することができる。
【００５９】
図９は本発明の実施のさらに他の形態の半導体装置６０を示す正面図であり、図１０は半導体装置６０を図９のｓ１０−ｓ１０切断面線から見た断面図である。本実施の形態の半導体装置６０は、前述の図１〜図８の半導体装置１０，２５，４０，５５と類似しており、本実施の形態の構成には前述の半導体装置１０，２５，４０，５５における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００６０】
トランジスタ６１は、たとえばＳｉバイポーラトランジスタ６１によって実現される。各Ｓｉバイポーラトランジスタ６１の基板１１の長手方向の間隔は、たとえば２０μｍに設定される、基板１１は、たとえば高抵抗Ｓｉ基板によって実現され、厚み寸法は、たとえば２００μｍである。各Ｓｉバイポーラトランジスタ６１が備えるエミッタのエミッタ幅は、たとえば０．８μｍであり、エミッタ長は、たとえば２０．０μｍである。エミッタ引き出し配線１３は、素子列の長手方向両端部、換言すると基板１１の長手方向両端部に設けられる接地用端子１８に電気的に接続される。
【００６１】
Ｓｉバイポーラトランジスタ６１は、図１０に示すように、高抵抗Ｓｉ基板１１上に形成されたコレクタ埋め込み領域２７、コレクタ電極取り出し領域２８、コレクタ領域２９、ベース領域３０、およびエミッタ領域３１を有するプレーナ型構造のバイポーラトランジスタである。エミッタ領域３１の上には、エミッタ電極３２およびエミッタ引き出し配線１３が設けられている。ベース電極３３は、ベース引き出し配線１４と電気的に接続される。コレクタ電極３４は、コレクタ引き出し配線１５と電気的に接続される。各Ｓｉバイポーラトランジスタ６１は、シリコン酸化膜３６によって分離されている。
【００６２】
Ｓｉバイポーラトランジスタ６１におけるベース層の外部ベース領域３０のシート抵抗は、外部ベース領域形成時のイオン注入量によって制御される。イオン注入量は、接地用端子１８の最も近くに位置する、換言すると長手方向両端のＳｉバイポーラトランジスタ６１ａ．ｅのイオン注入量が最も大きく、次に長手方向両端から長手方向中央に向かって２番目のＳｉバイポーラトランジスタ６１ｂ，ｄ、次に長手方向中央に位置するＳｉバイポーラトランジスタ６１ｃの順に小さくなっている。この結果、各Ｓｉバイポーラトランジスタ６１のベース抵抗は、長手方向両端のＳｉバイポーラトランジスタ６１ａ，ｅが最も大きく、次に長手方向両端から長手方向中央に向かって２番目のＳｉバイポーラトランジスタ６１ｂ，ｄ、次に長手方向中央に位置するＳｉバイポーラトランジスタ６１ｃの順に小さくなっている。
【００６３】
ベース抵抗の大きさは、エミッタ引き出し配線１３によって各Ｓｉバイポーラトランジスタ６１に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各ベース抵抗の抵抗値は、たとえば長手方向両端のＳｉバイポーラトランジスタ６１ａ，ｅが３３Ω、長手方向両端から長手方向中央に向かって２番目のＳｉバイポーラトランジスタ６１ｂ，ｄが３０Ω、長手方向中央に位置するＳｉバイポーラトランジスタ６１ｃが２７Ωに設定される。
【００６４】
このように、本実施の形態の半導体装置６０によれば、接地配線の長さがより大きいＳｉバイポーラトランジスタ６１のベース抵抗をより小さく構成している。これによって、各ベース引き出し配線１４とコレクタ引き出し配線１５との間に抵抗素子５６などの部品を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース抵抗の低減による高周波電力利得の増加によって補償することができる。このように半導体装置６０では抵抗素子５６などの部品追加のための余計な面積を必要とせず、高周波動作時における各Ｓｉバイポーラトランジスタ６１での不均一動作の発生を抑制することができ、その結果、前述の実施の各形態と同様の効果を達成することができる。
【００６５】
図１１は本発明の実施のさらに他の形態の半導体装置７０を示す正面図であり、図１２は半導体装置７０を図１１のｓ１２−ｓ１２切断面線から見た断面図である。本実施の形態の半導体装置７０は、前述の図１〜図１０の半導体装置１０，２５，４０，５５，６０と類似しており、本実施の形態の構成には前述の半導体装置１０，２５，４０，５５，６０における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００６６】
半導体装置７０は、基板１１上に、トランジスタ１２を、複数、本実施の形態では６つ備える。トランジスタ７１は、たとえばＧａＡｓＨＢＴ７１によって実現される。各ＧａＡｓＨＢＴ７１の基板１１の長手方向の間隔は、たとえば５０μｍに設定される、基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ７１が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００６７】
エミッタ引き出し配線１３は、素子列の長手方向中央部、換言すると長手方向一端から３番目のＧａＡｓＨＢＴ７１ｃと４番目のＧａＡｓＨＢＴ７１ｄとの間に設けられる接地用端子１８に電気的に接続される。接地用端子１８の下にはヴィアホール４２が形成される。エミッタ引き出し配線１３は、ヴィアホール４２を介して基板１１の裏面部に設けられた接地導体面部４３と接続される。これによって、エミッタ引き出し配線１３、接地用端子１８、およびヴィアホール４２が定電位部位接続配線である接地配線となり、各ＧａＡｓＨＢＴ７１のエミッタと接地導体面部４３とが接続される。
【００６８】
各ＧａＡｓＨＢＴ７１は、図１２に示すように、半絶縁性ＧａＡｓ半導体基板１１上に積層されたコレクタコンタクト層４４、コレクタ層４５、ベース層４６、エミッタ層４７、およびエミッタコンタクト層４８によって形成されたメサ型構造のＨＢＴである。コレクタコンタクト層４４の上には、コレクタ電極４９が設けられる。ベース層４６の上には、ベース電極５０が設けられる。エミッタコンタクト層４８の上には、エミッタ電極５１およびエミッタ引き出し配線１３が設けられる。ベース電極５０は、ベース引き出し配線１４と電気的に接続される。コレクタ電極４９は、コレクタ引き出し配線１５と電気的に接続される。
【００６９】
各ＧａＡｓＨＢＴ７１におけるベース電極とエミッタとの距離７２は、図１１に示すように、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄが最も大きく、次に接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅ、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ７１ａ，ｆの順に小さくなっている。各ＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離７２は、ベース電極を形成する時に用いるマスクのマスク寸法によって制御される。各ＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離７２は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄにおける距離７２ｃ，ｄが１．０μｍであり、接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅにおける距離７２ｂ，ｅが０．６μｍであり、接地用端子１８から長手方向両方に向かって３番目のＧａＡｓＨＢＴ７１ａ，ｆにおける距離７２ａ，ｆが０．２μｍである。したがって各ＧａＡｓＨＢＴ７１のベース抵抗は、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄが最も大きく、次に接地端子から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅ、次に接地端子から長手方向両方に３番目のＧａＡｓＨＢＴ７１ａ，ｆの順に小さなる。
【００７０】
各ＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離７２、すなわち、ベース抵抗の大きさは、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ７１に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。各ＧａＡｓＨＢＴ７１のベース抵抗の抵抗値は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄが１８Ωであり、接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅが１３Ωであり、接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ７１ａ，ｆが８Ωである。
【００７１】
このように、本実施の形態による半導体装置７０によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離をより小さくする。これによって電気抵抗値を制御するための作成工程を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース電極とエミッタとの距離の低減に伴うベース抵抗の低減による高周波電力利得の増加によって補償することができる。その結果、接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ７１の高周波電力利得の差を少なくすることができる。これによって高周波動作時における各ＧａＡｓＨＢＴ７１での不均一動作の発生をより容易に抑制することができ、前述の各実施に形態と同様の効果を達成することができる。
【００７２】
前述の実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。前述の実施の形態では、接地導体面部とエミッタ引き出し配線１３とを接続するための手段として、ボンディングワイヤ１９またはヴィアホール４２を用いたが、これに限定されるものではない。たとえば、接地用端子１８上にバンプを設け、このバンプを介して基板１１の表面側に設けた接地導体面部と接続する手段などの他の接続手段であってもよい。また接地用端子１８の位置は、素子列の端や中央に限定されるものではない。
【００７３】
また、前述の実施の形態では、トランジスタ１２は、バイポーラトランジスタ１２としてＧａＡｓＨＢＴ７１、ＳｉＧｅＨＢＴ２６、またはＳｉバイポーラトランジスタ６１を用いたが、ＩｎＰＨＢＴなどの他のバイポーラトランジスタを用いても同様に実施できる。また前述の実施の形態では、エミッタ層が表面側に設けられている所謂エミッタトップ型のバイポーラトランジスタを用いたが、本発明は所謂コレクタトップ型のバイポーラトランジスタに適用しても同様の効果を得ることができる。
【００７４】
また前述の実施の形態では、基板１１としてＧａＡｓ基板、またはＳｉ基板を用いたが、たとえばＩｎＰ基板、ＳｉＣ基板、ＧａＮ基板、サファイア基板または石英基板などの他の基板を用いてもよい。また前述の実施の形態では、半導体装置は５個または６個のトランジスタを並列接続した１列の素子列によって構成されるが、並列接続されるトランジスタの数は前記個数に限定されるものではない。また素子列を複数配置して構成された半導体装置であってもよい。
【００７５】
また前述の実施の形態では、容量素子２０として窒化シリコン膜を用いたが、たとえば酸化シリコン膜または酸化ハフニウム膜などの他の誘電体膜を用いた容量素子であってもよい。また前述の実施の形態では、抵抗素子５６として窒化シリコンＷＮ膜を用いたが、たとえばＷＳｉ膜またはＮｉＣｒ膜などの金属抵膜、もしくはＧａＡｓまたはＳｉなどの半導体層を用いた抵抗素子を用いてもよい。
【００７６】
また前述の各実施の形態では、第１半導体部はベースで実現され、第２半導体部はコレクタで実現され、第３半導体部はエミッタで実現されているが、これに限ることはない。
【００７７】
またたとえば前述の各実施の形態を適宜組合せるようにしてもよい。前述の実施の形態では、ベース引き出し配線１４とコレクタ引き出し配線１５との間における静電容量、もしくは、ベース引き出し配線１４とエミッタとの間における電気抵抗のいずれか一方のみを制御した半導体装置について説明したが、ベース引き出し配線１４とコレクタ引き出し配線１５との間における静電容量、および、ベース引き出し配線１４とエミッタとの間における電気抵抗の両方を制御した半導体装置であっても同様に実施することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の一形態の半導体装置１０を示す正面図である。
【図２】本実施の形態の半導体装置１０と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合の各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。
【図３】本発明の実施の他の形態の半導体装置２５を示す正面図である。
【図４】半導体装置２５を図３のｓ４−ｓ４切断面線から見た断面図である。
【図５】本発明の実施のさらに他の形態の半導体装置４０を示す正面図である。
【図６】半導体装置４０を図５のｓ６−ｓ６切断面線から見た断面図である。
【図７】本発明の実施のさらに他の形態の半導体装置５５を示す正面図である。
【図８】本実施の形態の半導体装置５５と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合の各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。
【図９】本発明の実施のさらに他の形態の半導体装置６０を示す正面図である。
【図１０】半導体装置６０を図９のｓ１０−ｓ１０切断面線から見た断面図である。
【図１１】本発明の実施のさらに他の形態の半導体装置７０を示す正面図である。
【図１２】半導体装置７０を図１１のｓ１２−ｓ１２切断面線から見た断面図である。
【図１３】第１の従来の技術の半導体装置１を示す正面図である。
【符号の説明】
【００７９】
１０，２５，４０，５５，６０，７０ 半導体装置
１１ 基板
１２，２６，４１，６１，７１ トランジスタ
１３ エミッタ引き出し配線
１４ ベース引き出し配線
１５ コレクタ引き出し配線
１６ 入力用端子
１７ 出力用端子
１８ 接地用端子
２０ 容量素子
４３ 接地導体面部
５６ 抵抗素子
【技術分野】
【０００１】
本発明は、複数のトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
図１３は、第１の従来の技術の半導体装置１を示す正面図である。第１の従来の技術は、非特許文献１に記載されている。半導体装置１は、大きさが互いに等しいバイポーラトランジスタ２を複数備える。各バイポーラトランジスタ２は、基板３上に１列に配置され、素子列を構成している。各バイポーラトランジスタ２のエミッタにはエミッタ電極を介してエミッタ引き出し配線４が、ベースにはベース電極を介してベース引き出し配線５が、コレクタにはコレクタ電極を介してコレクタ引き出し配線６がそれぞれ接続される。各ベース引き出し配線５は入力用端子８に、各コレクタ引き出し配線６は出力用端子９にそれぞれ接続され、これによって各バイポーラトランジスタ２が並列接続される。
【０００３】
エミッタ引き出し配線４は、素子列の両端部に設けられた接地用端子７に接続される。接地用端子７の下には基板を厚み方向に貫通するヴィアホール１００が設けられており、エミッタ引き出し配線４はヴィアホール１００を介して基板３の裏面に設けられた接地導体面部（図示せず）と接続される。これによって、エミッタ引き出し配線４、接地用端子７、およびヴィアホール１００が接地配線となり、各バイポーラトランジスタ２のエミッタと接地導体面部とが接続される。
【０００４】
第２の従来の技術は、非特許文献２に記載されている。第１の従来の技術と同様に、複数のバイポーラトランジスタのエミッタをエミッタ引き出し配線によって並列接続し、そのエミッタ引き出し配線を、素子列の端に設けられた端子に接続する。この端子からボンディングワイヤを介してエミッタを接地導体面部に接続している。
【０００５】
【非特許文献１】社団法人電気学会発行 電気学会研究会資料 電子デバイス研究会 ２０００年３月 ＥＤＤ−００−５３ ｐ．２１
【非特許文献２】IEICE TRANSACTION ON ELECTRONICS VOL.E80-C No.6 １９９７ ｐ．７４２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の各従来の技術では、各バイポーラトランジスタから接地導体面部までの配線の長さ寸法、すなわち、各バイポーラトランジスタの接地配線の長さが互いに異なり、接地配線の長さの大きいバイポーラトランジスタほど接地インダクタンスが大きく、接地配線の長さの小さいバイポーラトランジスタほど接地インダクタンスが小さくなる。このように、接地配線によって各バイポーラトランジスタに付加される接地インダクタンスに差が生じると、接地配線まで含めたときの各バイポーラトランジスタの高周波電力利得に差が生じてしまい、全バイポーラトランジスタを均一に動作させることができなくなる。
【０００７】
本件発明者は、準マイクロ波からミリ波におよぶ周波数帯において用いられる高周波増幅器の特性向上の検討において詳細に調べた結果、前述の各従来の技術を高周波増幅器に適用した場合、トランジスタの不均一な動作に伴って高周波増幅器の飽和出力が低下し、効率および歪み特性が劣化するという問題が生じることを知見した。
【０００８】
したがって本発明の目的は、高周波動作時における各トランジスタの高周波電力利得の差の発生を抑制し、高周波での動作の均一性に優れた半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
【００１０】
本発明に従えば、各第３半導体部と定電位部位との間のインピーダンス（以下、単に「定電位接続部インピーダンス」ということがある）が大きくなるにしたがって、各入力配線と各出力配線との間の静電容量、および各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくする。これによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を、静電容量または電気抵抗値を小さくすることに伴うトランジスタの利得の増加によって補償することができる。その結果、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができ、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００１１】
また本発明は、第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
【００１２】
本発明に従えば、各第３半導体部と定電位部位との間の接続配線（以下、単に「定電位部位接続配線」ということがある）の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量、および各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくする。定電位部位接続配線の長さが大きくなると定電位接続部インピーダンスが大きくなるため、これによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を、静電容量または電気抵抗値を小さくすることに伴うトランジスタの利得の増加によって補償することができる。その結果、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができ、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００１３】
さらに本発明は、各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする。
【００１４】
本発明に従えば、各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、定電位接続部インピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくする。容量素子の静電容量を選択することによって、各トランジスタの利得を変更することができることから、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタの容量素子の静電容量を小さくすることによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を抑制することができる。したがって各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００１５】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との間の静電容量を小さくすることを特徴とする。
【００１６】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との間の静電容量を小さくする。このようにトランジスタの内部の静電容量を制御することによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって入力配線と出力配線との間に容量素子などの部品の追加を必要とせず、すなわち、容量素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００１７】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との接合部の面積を小さくすることを特徴とする。
【００１８】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との接合部の面積を小さくする。このようにトランジスタの内部の構成によって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。本発明はトランジスタを形成するときにマスク寸法を制御することによって実現できるため、静電容量を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【００１９】
さらに本発明は、各入力配線には抵抗素子がそれぞれ設けられ、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする。
【００２０】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各入力配線に設けられる各抵抗素子の電気抵抗値を小さくする。抵抗素子の電気抵抗値を選択することによって、各トランジスタの利得を変更することができることから、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタの抵抗素子の電気抵抗値を小さくすることによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を抑制することができる。したがって各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００２１】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第３半導体部との間の電気抵抗値を小さくすることを特徴とする。
【００２２】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第３半導体部との間の電気抵抗値を小さくする。このようにトランジスタの内部の電気抵抗値を制御することによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって入力配線に抵抗素子などの部品の追加を必要とせず、すなわち、抵抗素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００２３】
さらに本発明は、各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部に形成された電極と第３半導体部と間の距離を小さくすることを特徴とする。
【００２４】
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部に形成された電極と第３半導体部と間の距離を小さくする。このようにトランジスタの内部の構成によって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。本発明はトランジスタを形成するときにマスク寸法を制御することによって実現できるため、電気抵抗値を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【発明の効果】
【００２５】
本発明によれば、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって高周波動作時における各トランジスタでの不均一動作の発生を抑制することができる。したがって高周波での各トランジスタの動作の均一性に優れた半導体装置を実現することができる。
【００２６】
また本発明によれば、各トランジスタにおける定電位部位接続配線の長さの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって高周波動作時における各トランジスタでの不均一動作の発生を抑制することができる。したがって高周波での各トランジスタの動作の均一性に優れた半導体装置を実現することができる。
【００２７】
また本発明によれば、容量素子を設けることによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００２８】
さらに本発明によれば、入力配線と出力配線との間に容量素子などの部品の追加を必要とせず、すなわち、容量素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００２９】
さらに本発明によれば、静電容量を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【００３０】
さらに本発明によれば、抵抗素子を設けることによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
【００３１】
さらに本発明によれば、入力配線に抵抗素子などの部品の追加を必要とせず、すなわち、抵抗素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
【００３２】
さらに本発明によれば、トランジスタを形成するときにマスク寸法を制御することによって実現できるため，電気抵抗値を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明の実施の一形態の半導体装置１０を示す正面図である。半導体装置１０は、準マイクロ波からミリ波におよぶ周波数帯、たとえば波長１００ｃｍから波長１ｍｍにおける高周波増幅器に用いられる。半導体装置１０は、基板１１上に、大きさが互いに等しいトランジスタ１２を、複数、本実施の形態では５つ備える。各トランジスタは、第１半導体部であるベース、第２半導体部であるコレクタ、および第３半導体部であるエミッタを備える。各トランジスタ１２は、基板１１の長手方向に間隔をあけて、基板１１の長手方向に沿って、一列に配置されて、素子列を構成している。トランジスタ１２は、たとえばＧａＡｓヘテロ接合バイポーラトランジスタ（Hetero-junction Bipolar
Transistor 略称：ＨＢＴ）１２によって実現される。各ＧａＡｓＨＢＴ１２の基板１１の長手方向の間隔は、たとえば５０μｍに設定される。基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ１２が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００３４】
各ＧａＡｓＨＢＴ１２のエミッタにはエミッタ電極を介してエミッタ引き出し配線１３が、ベースにはベース電極を介して入力配線であるベース引出し配線１４が，コレクタにはコレクタ電極を介して出力配線であるコレクタ引出し配線１５がそれぞれ電気的に接続される。各ベース引き出し配線１４は、外部の電子装置と電気的に接続するために用いられ、基板１１が備える入力用端子１６に電気的に接続される。また各コレクタ引き出し配線１５は、外部の電子装置と電気的に接続するために用いられ、基板１１が備える出力用端子１７に電気的に接続される。エミッタ引き出し配線１３は、素子列の長手方向一方、換言すると基板１１の長手方向一端部に設けられる接地用端子１８に電気的に接続される。接地用端子１８は、ボンディングワイヤ１９の一端部が電気的に接続される。ボンディングワイヤ１９の他端部は、基板１１外のプリント配線板上に設けられ、接地電位が与えられる接地導体面部（図示せず）と電気的に接続される。予め定める電位は、本実施の形態では接地電位であり，接地導体面部が定電位部位となる。このようにエミッタ引き出し配線１３、接地用端子１８、およびボンディングワイヤ１９が定電位部位接続配線である接地配線となり、各ＧａＡｓＨＢＴ１２のエミッタと接地導体面部とが接続される。
【００３５】
各ＧａＡｓＨＢＴ１２の各電極が相互に接続されることによって、各ＧａＡｓＨＢＴ１２は並列に接続される。各ＧａＡｓＨＢＴ１２では、ベース引き出し配線１４とコレクタ引き出し配線１５との間には容量素子２０がそれぞれ挿入されている。容量素子２０は、たとえば窒化シリコン膜によって構成される。また各ＧａＡｓＨＢＴ１２を直線的に配置することによって、長手状の入力用端子１６および出力用端子１７を用いて、半導体装置１０の大きさ、すなわち、ＧａＡｓＨＢＴ１２によって占有される基板１１の面積を最も小さくすることができる。
【００３６】
各容量素子２０の静電容量は、接地用端子１８と各ＧａＡｓＨＢＴ１２のエミッタとの間のインピーダンスである接地インダクタンスが大きくなるにしたがって、小さくする。接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ１２ａに接続された容量素子２０ａが最も大きく、接地用端子１８から離れるに従って、順次、小さくなる。各静電容量の大きさは、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ１２に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。本実施の形態では、接地用端子１８に最も近い容量素子２０ａの静電容量が０．２０ｐＦであり、接地用端子１８から２番目に離れている容量素子２０ｂの静電容量が０．１５ｐＦ、３番目に離れている容量素子２０ｃの静電容量が０．１０ｐＦ、４番目に離れている容量素子２０ｄの静電容量が０．０５ｐＦである。これらの具体的な値は、たとえば回路シミュレータを用いて求めることができる。
【００３７】
半導体装置１０は、各ＧａＡｓＨＢＴ１２の各電極が互いに電気的に接続されることによって、単独でＧａＡｓＨＢＴ１２を用いるよりも、大きい動作出力電力を得ることができる。
【００３８】
図２は、本実施の形態の半導体装置１０と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合に各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。縦軸は、赤外線の強度を示し、横軸は、各ＧａＡｓＨＢＴ１２を示す。図２に示すように、本実施の形態の半導体装置１０では、従来の技術の半導体装置に比べて発光強度の分布が低減されている。
【００３９】
このように、本実施の形態の半導体装置１０によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４−コレクタ引き出し配線１５間に接続された容量素子２０の容量をより小さくしている。これによって、５個のトランジスタのうち、接地インダクタンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができる、すなわち、各ＧａＡｓＨＢＴ１２の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子２０の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ１２の高周波電力利得の差を少なくすることができる。このように半導体装置１０では、高周波動作時における各ＧａＡｓＨＢＴ１２の不均一な動作の発生を抑制することができる。この結果、半導体装置１０の飽和出力が向上し、効率および歪み特性が良好となる。
【００４０】
図３は本発明の実施の他の形態の半導体装置２５を示す正面図であり、図４は半導体装置２５を図３のｓ４−ｓ４切断面線から見た断面図である。本実施の形態の半導体装置２５は、前述の図１〜図２の半導体装置１０と類似しており、本実施の形態の構成には前述の半導体装置１０における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００４１】
トランジスタ２６は、たとえばＳｉＧｅＨＢＴ２６によって実現される。各ＳｉＧｅＨＢＴ２６の基板１１の長手方向の間隔は、たとえば２０μｍに設定される、基板１１は、たとえば高抵抗Ｓｉ基板によって実現され、厚み寸法は、たとえば２００μｍである。各ＳｉＧｅＨＢＴ２６が備えるエミッタのエミッタ幅は、たとえば０．８μｍであり、エミッタ長は、たとえば２０．０μｍである。エミッタ引き出し配線１３は、素子列の長手方向両端部、換言すると基板１１の長手方向両端部に設けられる接地用端子１８に電気的に接続される。
【００４２】
ＳｉＧｅＨＢＴ２６は、図４に示すように、高抵抗Ｓｉ基板１１上に形成されたコレクタ埋め込み領域２７、コレクタ電極取り出し領域２８、コレクタ領域２９、ベース領域３０およびエミッタ領域３１を有するプレーナ型構造のＨＢＴである。エミッタ領域３１の上には、エミッタ電極３２およびエミッタ引き出し配線１３が設けられている。ベース電極３３は、ベース引き出し配線１４と電気的に接続される。コレクタ電極３４は、コレクタ引き出し配線１５と電気的に接続される。また、各ＳｉＧｅＨＢＴ２６はシリコン酸化膜３６によって分離されている。
【００４３】
各ＳｉＧｅＨＢＴ２６におけるコレクタ層の空乏領域３５の広がりは、コレクタ層形成時のイオン注入量によって制御されている。接地用端子１８の最も近くに位置する、換言すると長手方向両端のＳｉＧｅＨＢＴ２６ａ，ｅの空乏領域３５ａ，ｅが最も狭く、次に長手方向両端から長手方向中央に向かって２番目のＳｉＧｅＨＢＴ２６ｂ，ｄ、次に長手方向中央に位置するＳｉＧｅＨＢＴ２６ｃの順に広くなっている。この結果、各ＳｉＧｅＨＢＴ２６のベース−コレクタ間接合容量は、長手方向両端のＳｉＧｅＨＢＴ２６ａ，ｅが最も大きく、次に長手方向両端から長手方向中央に向かって２番目のＳｉＧｅＨＢＴ２６ｂ，ｄ、次に長手方向中央に位置するＳｉＧｅＨＢＴ２６ｃの順に小さくなっている。
【００４４】
ベース−コレクタ間接合容量の大きさは、エミッタ引き出し配線１３によって各ＳｉＧｅＨＢＴ２６に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各接合容量の値は、たとえば長手方向両端のＳｉＧｅＨＢＴ２６ａ，ｅが０．２３ｐＦ、長手方向両端から長手方向中央に向かって２番目のＳｉＧｅＨＢＴ２６ｂ，ｄが０．２０ｐＦ、長手方向中央に位置するＳｉＧｅＨＢＴ２６ｃが０．１７ｐＦに設定される。
【００４５】
このように、本実施の形態の半導体装置２５によれば、接地配線の長さがより大きいＳｉＧｅＨＢＴ２６のベース−コレクタ間接合容量をより小さく構成している。これによって、各ベース引き出し配線１４とコレクタ引き出し配線１５との間に前述の容量素子２０などの部品を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース−コレクタ間接合容量の低減による高周波電力利得の増加によって補償することができる。このように半導体装置２５では容量素子２０などの部品追加のための余計な面積を必要とせず、高周波動作時における各ＳｉＧｅＨＢＴ２６での不均一動作の発生を抑制することができ、その結果、前述の実施の形態と同様の効果を達成することができる。
【００４６】
図５は本発明の実施のさらに他の形態の半導体装置４０を示す正面図であり、図６は半導体装置４０を図５のｓ６−ｓ６切断面線から見た断面図である。本実施の形態の半導体装置４０は、前述の図１〜図４の半導体装置１０，２５と類似しており、本実施の形態の構成には前述の半導体装置１０，２５における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００４７】
半導体装置４０は、基板１１上に、トランジスタ４１を、複数、本実施の形態では６つ備える。トランジスタ４１は、たとえばＧａＡｓＨＢＴ４１によって実現される。各ＧａＡｓＨＢＴ４１の基板１１の長手方向の間隔は、たとえば５０μｍに設定される、基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ４１が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００４８】
エミッタ引き出し配線１３は、素子列の長手方向中央部、換言すると長手方向一端から３番目のＧａＡｓＨＢＴ４１ｃと４番目のＧａＡｓＨＢＴ４１ｄとの間に設けられる接地用端子１８に電気的に接続される。接地用端子１８の下にはヴィアホール４２が形成される。エミッタ引き出し配線１３は、ヴィアホール４２を介して基板１１の裏面部に設けられた接地導体面部４３と接続される。これによって、エミッタ引き出し配線１３、接地用端子１８、およびヴィアホール４２が定電位部位接続配線である接地配線となり、各ＧａＡｓＨＢＴ４１のエミッタと接地導体面部４３とが接続される。
【００４９】
各ＧａＡｓＨＢＴ４１は、図６に示すように、半絶縁性ＧａＡｓ半導体基板上に積層されたコレクタコンタクト層４４、コレクタ層４５、ベース層４６、エミッタ層４７、およびエミッタコンタクト層４８によって形成されたメサ型構造のＨＢＴである。コレクタコンタクト層４４の上には、コレクタ電極４９が設けられる。ベース層４６の上には、ベース電極５０が設けられる。エミッタコンタクト層４８の上には、エミッタ電極５１およびエミッタ引き出し配線１３が設けられる。ベース電極５０は、ベース引き出し配線１４と電気的に接続される。コレクタ電極４９は、コレクタ引き出し配線１５と電気的に接続される。
【００５０】
各ＧａＡｓＨＢＴ４１におけるベース−コレクタ接合部の面積は、図６に示すように、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄが最も大きく、次に接地用端子１６から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅ、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆの順に小さくなっている。各ＧａＡｓＨＢＴ４１のベース−コレクタ接合の面積は、ベース層４６およびコレクタ層４５のメサ構造形成時に用いるマスク寸法によって制御される。メサ形成後のコレクタ層４５の幅は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄの幅５２ｃ，ｄが３．５μｍであり、次に接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅの長さ５２ｂ，ｅが３．０μｍであり、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆの幅５２ａ，ｆが２．５μｍである。したがって各ＧａＡｓＨＢＴ４１のベース−コレクタ間接合容量は、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄが最も大きく、次に接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅ、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆの順に小さなる。
【００５１】
各ＧａＡｓＨＢＴ４１のベース−コレクタ接合の面積、すなわち、ベース−コレクタ間接合容量の大きさは、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ４１に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。各ＧａＡｓＨＢＴ４１のベース−コレクタ間接合容量の値は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ４１ｃ，ｄが０．３５ｐＦであり、接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ４１ｂ，ｅが０．３０ｐＦであり、接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ４１ａ，ｆが０．２５ｐＦである。
【００５２】
このように、本実施の形態による半導体装置４０によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ４１のベース−コレクタ接合面積をより小さくする。これによって静電容量の値を制御するための作成工程を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース−コレクタ接合面積の低減に伴うベース−コレクタ間接合容量の低減による高周波電力利得の増加によって補償することができる。その結果、接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ４１の高周波電力利得の差を少なくすることができ、前述の各実施に形態と同様の効果を達成することができる。
【００５３】
図７は、本発明の実施のさらに他の形態の半導体装置５５を示す正面図である。本実施の形態の半導体装置５５は、前述の図１〜図６の半導体装置１０，２５，４０と類似しており、本実施の形態の構成には前述の半導体装置１０，２５，４０における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００５４】
半導体装置５５は、基板１１上に、大きさが互いに等しいトランジスタ１２を、複数、本実施の形態では５つ備える。各トランジスタ１２は、基板１１の長手方向に間隔をあけて、基板１１の長手方向に沿って、一列に配置されて、素子列を構成している。トランジスタ１２は、たとえばＧａＡｓヘテロ接合バイポーラトランジスタ（略称：ＨＢＴ）１２によって実現される。各ＧａＡｓＨＢＴ１２の基板１１の長手方向の間隔は、たとえば５０μｍに設定される、基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ１２が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００５５】
エミッタ引き出し配線１３は、素子列の長手方向一方、換言すると基板１１の長手方向一端部に設けられる接地用端子１８に電気的に接続される。接地用端子１８下にはヴィアホール４２が設けられており、エミッタ引き出し配線１３はヴィアホール４２を介して基板１１の裏面部に設けられた接地導体面部４３と電気的に接続される。各ベース引き出し配線１４には、抵抗素子５６がそれぞれ設けられる。抵抗素子５６は、たとえばＷＮ膜によって構成される。
【００５６】
各抵抗素子５６は、図７に示すように、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ１２ａに接続された抵抗素子５６ａが最も大きく、接地用端子１８から離れるにしたがって順に小さくなっている。各抵抗素子５６の電気抵抗値は、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ１２に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各抵抗素子５６の抵抗値は、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ１２ａに接続される抵抗素子５６ａが２０Ω、接地用端子１８から２番目の抵抗素子５６ｂが１５Ω、接地用端子１８から３番目の抵抗素子５６ｃが１０Ω、接地用端子１８から４番目の抵抗素子５６ｄが５Ωである。
【００５７】
図８は、本実施の形態の半導体装置５５と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合に各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。縦軸は、赤外線の強度を示し、横軸は、各ＧａＡｓＨＢＴ１２を示す。図８に示すように、本実施の形態の半導体装置５５では、従来の技術の半導体装置に比べて発光強度の分布が低減されている。
【００５８】
このように、本実施の形態の半導体装置５５によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ１２のベース引き出し配線１４間に挿入された抵抗素子５６の抵抗をより小さくしている。これによって接地インダクタンスの増加に伴う高周波電力利得の低下を、抵抗素子５６の抵抗の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各トランジスタ１２の高周波電力利得の差を少なくすることができる。これによって高周波動作時における各ＧａＡｓＨＢＴ１２での不均一動作の発生を抑制することができ、前述の実施の各形態と同様の効果を達成することができる。
【００５９】
図９は本発明の実施のさらに他の形態の半導体装置６０を示す正面図であり、図１０は半導体装置６０を図９のｓ１０−ｓ１０切断面線から見た断面図である。本実施の形態の半導体装置６０は、前述の図１〜図８の半導体装置１０，２５，４０，５５と類似しており、本実施の形態の構成には前述の半導体装置１０，２５，４０，５５における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００６０】
トランジスタ６１は、たとえばＳｉバイポーラトランジスタ６１によって実現される。各Ｓｉバイポーラトランジスタ６１の基板１１の長手方向の間隔は、たとえば２０μｍに設定される、基板１１は、たとえば高抵抗Ｓｉ基板によって実現され、厚み寸法は、たとえば２００μｍである。各Ｓｉバイポーラトランジスタ６１が備えるエミッタのエミッタ幅は、たとえば０．８μｍであり、エミッタ長は、たとえば２０．０μｍである。エミッタ引き出し配線１３は、素子列の長手方向両端部、換言すると基板１１の長手方向両端部に設けられる接地用端子１８に電気的に接続される。
【００６１】
Ｓｉバイポーラトランジスタ６１は、図１０に示すように、高抵抗Ｓｉ基板１１上に形成されたコレクタ埋め込み領域２７、コレクタ電極取り出し領域２８、コレクタ領域２９、ベース領域３０、およびエミッタ領域３１を有するプレーナ型構造のバイポーラトランジスタである。エミッタ領域３１の上には、エミッタ電極３２およびエミッタ引き出し配線１３が設けられている。ベース電極３３は、ベース引き出し配線１４と電気的に接続される。コレクタ電極３４は、コレクタ引き出し配線１５と電気的に接続される。各Ｓｉバイポーラトランジスタ６１は、シリコン酸化膜３６によって分離されている。
【００６２】
Ｓｉバイポーラトランジスタ６１におけるベース層の外部ベース領域３０のシート抵抗は、外部ベース領域形成時のイオン注入量によって制御される。イオン注入量は、接地用端子１８の最も近くに位置する、換言すると長手方向両端のＳｉバイポーラトランジスタ６１ａ．ｅのイオン注入量が最も大きく、次に長手方向両端から長手方向中央に向かって２番目のＳｉバイポーラトランジスタ６１ｂ，ｄ、次に長手方向中央に位置するＳｉバイポーラトランジスタ６１ｃの順に小さくなっている。この結果、各Ｓｉバイポーラトランジスタ６１のベース抵抗は、長手方向両端のＳｉバイポーラトランジスタ６１ａ，ｅが最も大きく、次に長手方向両端から長手方向中央に向かって２番目のＳｉバイポーラトランジスタ６１ｂ，ｄ、次に長手方向中央に位置するＳｉバイポーラトランジスタ６１ｃの順に小さくなっている。
【００６３】
ベース抵抗の大きさは、エミッタ引き出し配線１３によって各Ｓｉバイポーラトランジスタ６１に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各ベース抵抗の抵抗値は、たとえば長手方向両端のＳｉバイポーラトランジスタ６１ａ，ｅが３３Ω、長手方向両端から長手方向中央に向かって２番目のＳｉバイポーラトランジスタ６１ｂ，ｄが３０Ω、長手方向中央に位置するＳｉバイポーラトランジスタ６１ｃが２７Ωに設定される。
【００６４】
このように、本実施の形態の半導体装置６０によれば、接地配線の長さがより大きいＳｉバイポーラトランジスタ６１のベース抵抗をより小さく構成している。これによって、各ベース引き出し配線１４とコレクタ引き出し配線１５との間に抵抗素子５６などの部品を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース抵抗の低減による高周波電力利得の増加によって補償することができる。このように半導体装置６０では抵抗素子５６などの部品追加のための余計な面積を必要とせず、高周波動作時における各Ｓｉバイポーラトランジスタ６１での不均一動作の発生を抑制することができ、その結果、前述の実施の各形態と同様の効果を達成することができる。
【００６５】
図１１は本発明の実施のさらに他の形態の半導体装置７０を示す正面図であり、図１２は半導体装置７０を図１１のｓ１２−ｓ１２切断面線から見た断面図である。本実施の形態の半導体装置７０は、前述の図１〜図１０の半導体装置１０，２５，４０，５５，６０と類似しており、本実施の形態の構成には前述の半導体装置１０，２５，４０，５５，６０における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
【００６６】
半導体装置７０は、基板１１上に、トランジスタ１２を、複数、本実施の形態では６つ備える。トランジスタ７１は、たとえばＧａＡｓＨＢＴ７１によって実現される。各ＧａＡｓＨＢＴ７１の基板１１の長手方向の間隔は、たとえば５０μｍに設定される、基板１１は、たとえば半絶縁性ＧａＡｓ半導体基板によって実現され、厚み寸法は、たとえば７０μｍである。各ＧａＡｓＨＢＴ７１が備えるエミッタのエミッタ幅は、たとえば１．５μｍであり、エミッタ長は、たとえば２０．０μｍである。
【００６７】
エミッタ引き出し配線１３は、素子列の長手方向中央部、換言すると長手方向一端から３番目のＧａＡｓＨＢＴ７１ｃと４番目のＧａＡｓＨＢＴ７１ｄとの間に設けられる接地用端子１８に電気的に接続される。接地用端子１８の下にはヴィアホール４２が形成される。エミッタ引き出し配線１３は、ヴィアホール４２を介して基板１１の裏面部に設けられた接地導体面部４３と接続される。これによって、エミッタ引き出し配線１３、接地用端子１８、およびヴィアホール４２が定電位部位接続配線である接地配線となり、各ＧａＡｓＨＢＴ７１のエミッタと接地導体面部４３とが接続される。
【００６８】
各ＧａＡｓＨＢＴ７１は、図１２に示すように、半絶縁性ＧａＡｓ半導体基板１１上に積層されたコレクタコンタクト層４４、コレクタ層４５、ベース層４６、エミッタ層４７、およびエミッタコンタクト層４８によって形成されたメサ型構造のＨＢＴである。コレクタコンタクト層４４の上には、コレクタ電極４９が設けられる。ベース層４６の上には、ベース電極５０が設けられる。エミッタコンタクト層４８の上には、エミッタ電極５１およびエミッタ引き出し配線１３が設けられる。ベース電極５０は、ベース引き出し配線１４と電気的に接続される。コレクタ電極４９は、コレクタ引き出し配線１５と電気的に接続される。
【００６９】
各ＧａＡｓＨＢＴ７１におけるベース電極とエミッタとの距離７２は、図１１に示すように、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄが最も大きく、次に接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅ、次に接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ７１ａ，ｆの順に小さくなっている。各ＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離７２は、ベース電極を形成する時に用いるマスクのマスク寸法によって制御される。各ＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離７２は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄにおける距離７２ｃ，ｄが１．０μｍであり、接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅにおける距離７２ｂ，ｅが０．６μｍであり、接地用端子１８から長手方向両方に向かって３番目のＧａＡｓＨＢＴ７１ａ，ｆにおける距離７２ａ，ｆが０．２μｍである。したがって各ＧａＡｓＨＢＴ７１のベース抵抗は、接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄが最も大きく、次に接地端子から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅ、次に接地端子から長手方向両方に３番目のＧａＡｓＨＢＴ７１ａ，ｆの順に小さなる。
【００７０】
各ＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離７２、すなわち、ベース抵抗の大きさは、エミッタ引き出し配線１３によって各ＧａＡｓＨＢＴ７１に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。各ＧａＡｓＨＢＴ７１のベース抵抗の抵抗値は、たとえば接地用端子１８の最も近くに位置するＧａＡｓＨＢＴ７１ｃ，ｄが１８Ωであり、接地用端子１８から長手方向両方に向かって２番目のＧａＡｓＨＢＴ７１ｂ，ｅが１３Ωであり、接地用端子１８から長手方向両方に３番目のＧａＡｓＨＢＴ７１ａ，ｆが８Ωである。
【００７１】
このように、本実施の形態による半導体装置７０によれば、接地配線の長さがより大きいＧａＡｓＨＢＴ７１のベース電極とエミッタとの距離をより小さくする。これによって電気抵抗値を制御するための作成工程を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース電極とエミッタとの距離の低減に伴うベース抵抗の低減による高周波電力利得の増加によって補償することができる。その結果、接地インダクタンスの差異によって生じる各ＧａＡｓＨＢＴ７１の高周波電力利得の差を少なくすることができる。これによって高周波動作時における各ＧａＡｓＨＢＴ７１での不均一動作の発生をより容易に抑制することができ、前述の各実施に形態と同様の効果を達成することができる。
【００７２】
前述の実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。前述の実施の形態では、接地導体面部とエミッタ引き出し配線１３とを接続するための手段として、ボンディングワイヤ１９またはヴィアホール４２を用いたが、これに限定されるものではない。たとえば、接地用端子１８上にバンプを設け、このバンプを介して基板１１の表面側に設けた接地導体面部と接続する手段などの他の接続手段であってもよい。また接地用端子１８の位置は、素子列の端や中央に限定されるものではない。
【００７３】
また、前述の実施の形態では、トランジスタ１２は、バイポーラトランジスタ１２としてＧａＡｓＨＢＴ７１、ＳｉＧｅＨＢＴ２６、またはＳｉバイポーラトランジスタ６１を用いたが、ＩｎＰＨＢＴなどの他のバイポーラトランジスタを用いても同様に実施できる。また前述の実施の形態では、エミッタ層が表面側に設けられている所謂エミッタトップ型のバイポーラトランジスタを用いたが、本発明は所謂コレクタトップ型のバイポーラトランジスタに適用しても同様の効果を得ることができる。
【００７４】
また前述の実施の形態では、基板１１としてＧａＡｓ基板、またはＳｉ基板を用いたが、たとえばＩｎＰ基板、ＳｉＣ基板、ＧａＮ基板、サファイア基板または石英基板などの他の基板を用いてもよい。また前述の実施の形態では、半導体装置は５個または６個のトランジスタを並列接続した１列の素子列によって構成されるが、並列接続されるトランジスタの数は前記個数に限定されるものではない。また素子列を複数配置して構成された半導体装置であってもよい。
【００７５】
また前述の実施の形態では、容量素子２０として窒化シリコン膜を用いたが、たとえば酸化シリコン膜または酸化ハフニウム膜などの他の誘電体膜を用いた容量素子であってもよい。また前述の実施の形態では、抵抗素子５６として窒化シリコンＷＮ膜を用いたが、たとえばＷＳｉ膜またはＮｉＣｒ膜などの金属抵膜、もしくはＧａＡｓまたはＳｉなどの半導体層を用いた抵抗素子を用いてもよい。
【００７６】
また前述の各実施の形態では、第１半導体部はベースで実現され、第２半導体部はコレクタで実現され、第３半導体部はエミッタで実現されているが、これに限ることはない。
【００７７】
またたとえば前述の各実施の形態を適宜組合せるようにしてもよい。前述の実施の形態では、ベース引き出し配線１４とコレクタ引き出し配線１５との間における静電容量、もしくは、ベース引き出し配線１４とエミッタとの間における電気抵抗のいずれか一方のみを制御した半導体装置について説明したが、ベース引き出し配線１４とコレクタ引き出し配線１５との間における静電容量、および、ベース引き出し配線１４とエミッタとの間における電気抵抗の両方を制御した半導体装置であっても同様に実施することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の一形態の半導体装置１０を示す正面図である。
【図２】本実施の形態の半導体装置１０と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合の各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。
【図３】本発明の実施の他の形態の半導体装置２５を示す正面図である。
【図４】半導体装置２５を図３のｓ４−ｓ４切断面線から見た断面図である。
【図５】本発明の実施のさらに他の形態の半導体装置４０を示す正面図である。
【図６】半導体装置４０を図５のｓ６−ｓ６切断面線から見た断面図である。
【図７】本発明の実施のさらに他の形態の半導体装置５５を示す正面図である。
【図８】本実施の形態の半導体装置５５と、従来の技術の半導体装置とを５ＧＨｚの周波数で大信号動作させた場合の各ＧａＡｓＨＢＴ１２から発せられる赤外線の強度を示すグラフである。
【図９】本発明の実施のさらに他の形態の半導体装置６０を示す正面図である。
【図１０】半導体装置６０を図９のｓ１０−ｓ１０切断面線から見た断面図である。
【図１１】本発明の実施のさらに他の形態の半導体装置７０を示す正面図である。
【図１２】半導体装置７０を図１１のｓ１２−ｓ１２切断面線から見た断面図である。
【図１３】第１の従来の技術の半導体装置１を示す正面図である。
【符号の説明】
【００７９】
１０，２５，４０，５５，６０，７０ 半導体装置
１１ 基板
１２，２６，４１，６１，７１ トランジスタ
１３ エミッタ引き出し配線
１４ ベース引き出し配線
１５ コレクタ引き出し配線
１６ 入力用端子
１７ 出力用端子
１８ 接地用端子
２０ 容量素子
４３ 接地導体面部
５６ 抵抗素子
【特許請求の範囲】
【請求項１】
第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置。
【請求項２】
第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置。
【請求項３】
各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との間の静電容量を小さくすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との接合部の面積を小さくすることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
各入力配線には抵抗素子がそれぞれ設けられ、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第３半導体部との間の電気抵抗値を小さくすることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部に形成された電極と第３半導体部と間の距離を小さくすることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項１】
第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置。
【請求項２】
第１半導体部、第２半導体部および第３半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第３半導体部とを電気的に接続する接続配線と、
各第１半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第２半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第３半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第３半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置。
【請求項３】
各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との間の静電容量を小さくすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第２半導体部との接合部の面積を小さくすることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
各入力配線には抵抗素子がそれぞれ設けられ、
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部と第３半導体部との間の電気抵抗値を小さくすることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
各第３半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第１半導体部に形成された電極と第３半導体部と間の距離を小さくすることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−１９５０３（Ｐ２００６−１９５０３Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９５７４４（Ｐ２００４−１９５７４４）
【出願日】平成１６年７月１日（２００４．７．１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年７月１日（２００４．７．１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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