セルリーケージ、ゲート閾値電圧制御の困難性の改善、チャンネル内での浮動基体効果の改善を目的とする。
【解決手段】
本発明は上面のある半導体基板を有するトランジスタを含む。１対のソース/ドレイン領域が半導体基板の中に形成され、またチャネル領域が半導体基板の中に形成されて半導体基板の上面に対して一般的に垂直に延びる。ゲートが半導体基板の中で１対のソース/ドレイン領域の間に形成される。 （もっと読む）

【課題】スタック型の強誘電体メモリの製造方法において、酸素アニール時に、強誘電体キャパシタとトランジスタのソースドレイン領域とを直結するコンタクトプラグが酸化することを、確実に防止する。
【解決手段】下側電極８１、誘電体層９１、上側電極１５からなるキャパシタＣとタングステンプラグ６１との間に、導電性の酸素バリア層７１を形成する。この酸素バリア層７１と同一面内で連続するように、絶縁性酸素バリア層３１を層間絶縁膜２上に形成する。この状態で、ＰＺＴからなる誘電体層９１の酸素欠損を回復される酸素アニール工程を行う。 （もっと読む）

【課題】 原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高める。
【解決手段】 本発明のキャパシタの製造方法において、容量膜は、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により成膜される。本発明のキャパシタの製造方法は、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した容量膜の成膜速度との相関データに基づき、膜厚が増大し始める境界温度Ｔ（℃）を取得するステップ（Ｓ１００およびＳ１０２）と、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップ（Ｓ１０４〜Ｓ１１２）と、を含む。 （もっと読む）

【課題】スタック型の強誘電体メモリの製造方法において、酸素アニール時に、強誘電体キャパシタとトランジスタのソースドレイン領域とを直結するコンタクトプラグが酸化することを、確実に防止する。
【解決手段】層間絶縁膜２の上に、酸素バリア性能を有する絶縁性薄膜３を形成する。下側電極８１、誘電体層９１、上側電極１５からなるキャパシタＣとタングステンプラグ６１との間に、酸素バリア層７１を形成する。この状態で、ＰＺＴからなる誘電体層９１の酸素欠損を回復される酸素アニール工程を行う。 （もっと読む）

ポリシリコンの抵抗を低下させる。
【解決手段】
本メモリ回路は金属導体層上に受領されているポリシリコンを含んでおり、
金属導体層とポリシリコンは複数のメモリセルキャパシタの少なくとも一部の記憶ノード電極上に受領されていることを特徴とするものである。 （もっと読む）

【課題】大容量でリーク電流が少なく、経時的絶縁破壊（ＴＤＤＢ）寿命の長いキャパシタおよびその製造方法の提供。
【解決手段】本キャパシタは、半導体基板１上の層間絶縁膜３に開口部４ａが形成され、開口部４ａの内壁に、表面凹凸部を有する多結晶シリコンからなる下部電極５が形成され、下部電極５の表面凹凸部の上にケミカル酸化膜７が形成され、ケミカル酸化膜７を窒化処理により改質した酸窒化シリコン膜８が形成され、酸窒化シリコン膜８上に金属酸化膜からなる容量絶縁膜９が形成され、容量絶縁膜９上に上部電極１０が形成されている。 （もっと読む）

【課題】 コンタクト抵抗が低くかつ良好に粗面化された蓄積電極を形成する。
【解決手段】 不純物濃度の異なる第１，第２のアモルファスシリコン層２，３が積層され、その積層構造の側壁に第３のアモルファスシリコン層４が形成され、第２，第３のアモルファスシリコン層３，４の表面にＨＳＧシリコン膜５が形成されて蓄積電極１が構成される。各層は、その不純物濃度が、第２のアモルファスシリコン層３≦第３のアモルファスシリコン層４＜第１のアモルファスシリコン層２、の関係を満たして形成される。最も高不純物濃度の第１のアモルファスシリコン層２が基板８とコンタクトすることで低抵抗化が図られ、より低不純物濃度の第２，第３のアモルファスシリコン層３，４表面にＨＳＧシリコン膜５が形成されて粗面化が図られる。 （もっと読む）

【課題】 炭素含有膜を下部モールド層として利用して、シリンダー型のキャパシタ下部電極を形成する半導体メモリ素子の製造方法を提供する。
【解決手段】 半導体基板上に炭素含有膜を形成し、炭素含有膜上に、炭素含有膜の上面を一部露出させる第１ホールを限定する絶縁膜パターンを形成し、炭素含有膜の露出された部分をドライエッチングして、ストレージノードホールを限定する炭素含有膜パターンを形成し、ストレージノードホール内に下部電極を形成し、ストレージノードホール内に下部電極を覆う誘電膜を形成し、ストレージノードホール内に誘電膜を覆う上部電極を形成する半導体メモリ素子の製造方法。下部モールド層の形成のための炭素含有膜のドライエッチング時、炭素含有膜の等方性エッチング特性を利用して、上部より下部でさらに大きい外径サイズを持つストレージノードホールを形成できる。 （もっと読む）

本発明は、メモリ・アレイと、メモリ・アレイを形成するために利用することができる方法を含む。ビット線コンタクト位置まで開口を残しながらストレージ・ノード・コンタクト位置を覆うパターン化されたエッチング停止層が、メモリ・アレイの製造期間に使用される。エッチング停止層上及びビット線コンタクト位置上に絶縁材料を形成し、絶縁材料を通ってトレンチが形成される。トレンチ内に導電材料を設け、ビット線コンタクト位置と電気的に接触し且つエッチング停止層によってストレージ・ノード・コンタクト位置から電気的に分離されたビット線相互接続線を形成する。後続の処理において、エッチング停止層を通って、ストレージ・ノード・コンタクト位置まで開口を形成する。次いで、開口内に、ストレージ・ノード・コンタクト位置と電気的に接触するようにメモリ記憶装置を形成する。
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【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】 強誘電体キャパシタに保護膜を設け、強誘電体膜の還元を抑制する。
【解決手段】 前記保護膜としてＡｌ₂ Ｏ₃ 膜を、３．０〜３．１ｇ／ｃｍ³ 、あるいはそれ以上の密度に形成する。 （もっと読む）

【課題】 強誘電体キャパシタを有する半導体装置の製造において、強誘電体膜の自発分極を最大化する。
【解決手段】 下側電極を形成後、強誘電体膜を堆積する前に、前記下側電極を不活性雰囲気中において急速熱処理する。 （もっと読む）