【課題】キャパシタを有する信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の絶縁膜２６と、ソース／ドレイン拡散層２２に達する第１のコンタクトホール２８ａ内に埋め込まれた第１の導体プラグ３２と、第１の絶縁膜上に形成されたキャパシタ４４と、第１の絶縁膜上に、キャパシタを覆うように形成された第１の水素拡散防止膜４８と、第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜５０と、第２の絶縁膜上に形成された第２の水素拡散防止膜５２と、キャパシタの下部電極３８又は上部電極４２に達する第２のコンタクトホール５６内に埋め込まれた第２の導体プラグ６２と、第１の導体プラグに達する第３のコンタクトホール内に埋め込まれた第３の導体プラグ６２と、第２の導体プラグ又は第３の導体プラグに接続された配線６４とを有している。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】シリンダ孔の側面が外側に膨らむ現象（ボーイング）をより抑制して、高アスペクト比の深孔を形成できると共に、深孔の外抜き工程で電極が倒壊しないＤＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の表面部分に拡散層を形成し、その上部に第１絶縁膜１３，１７を形成する工程と、第１絶縁膜１３，１７を貫通し、拡散層以外の半導体基板１１の表面部分及び拡散層の表面部分にそれぞれ接する放電プラグ２２及び導体プラグ１５，１８を形成する工程と、第１絶縁膜１７、放電プラグ２２及び導体プラグ１８を覆う導電性を有するアモルファスカーボン等の炭素含有膜２３を形成する工程と、炭素含有膜２３を貫通し、導体プラグ１８に接する第１導電膜２９を形成する工程と、炭素含有膜２３を除去して第１導電膜２９を露出させる工程と、有する。 （もっと読む）

【課題】セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供する。このセラミックス膜の製造方法により得られたセラミックス膜を提供する。このセラミックス膜が適用された半導体装置および圧電素子を提供する。
【解決手段】セラミックス膜の製造方法は、原材料体２０を結晶化することにより、セラミックス膜３０を形成する工程を含み、原材料体２０は、種類が異なる原料を混在した状態で含み、種類が異なる原料同士は、原料の結晶化における結晶成長条件および結晶成長機構の少なくとも一方が相互に異なる関係にある。 （もっと読む）

本発明は、一態様では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板（１０９）のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）（１１０）内にトレンチ分離構造（１１８）を形成すること、ならびにトレンチ分離構造（１１８）の上に、トレンチ分離構造（１１８）の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造（１１８）の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチ（１１６）を形成する。エッチング・マスクをＤＲＡＭ領域（１１０）から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつけて、丸みをつけた角部（１２０）を形成する。この後に、ゲート・トレンチ（１１６）の側壁の上、第１の丸みをつけた角部（１２０）の上、およびゲート・トレンチ（１１６）に隣接する半導体基板（１０９）の上の酸化物層（１２４）の形成を続ける。トレンチ（１１６）をゲート材料で充填する。
（もっと読む）

【課題】半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。 （もっと読む）

【課題】 半導体記憶装置及びその製造方法に関し、特に、電源を切っても記憶情報を保持しうる不揮発性を有し、情報の保持能力や耐久性などの信頼性が高く、集積度が高くビット単価が安い半導体記憶装置を提供する。
【解決手段】 ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続された転送トランジスタＴｒと、転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の電極が接続され、常誘電体を誘電体膜とする常誘電体キャパシタＣ１と、転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の電極が接続され、強誘電体を誘電体膜とする強誘電体キャパシタＣ２とにより半導体記憶装置を構成する。 （もっと読む）

【課題】 誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、上部電極のセルプレートの配線遅延を防止し、高集積で且つ高速動作が可能な立体スタック型構造の誘電体メモリを提供する。
【解決手段】 半導体装置は、半導体基板(10)上に形成された第１の凹部(15a)を有する絶縁膜(14)と、第１の凹部(15a)の壁部及び底部に形成された第２の凹部(15b)を有する容量下部電極(16)、第２の凹部(15b)の壁部及び底部に形成された第３の凹部(15c)を有する誘電体膜よりなる容量絶縁膜(17)、並びに第３の凹部(15c)の壁部及び底部に形成された容量上部電極(18A)からなる複数の容量素子とを備える。複数の容量素子を構成する容量上部電極(18A)の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように形成された、容量上部電極(18A)の抵抗よりも低い抵抗を有する低抵抗導電層(19A)を備える。 （もっと読む）

【課題】 キャパシタ形成後のコンタクトプラグ形成時又は配線層形成時等に容量絶縁膜に加わるプラズマダメージを低減することにより、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止する。
【解決手段】 半導体基板１００上の第１の層間絶縁膜１０６の上に形成され第２の層間絶縁膜１０９に、キャパシタ領域となる凹部１１０が形成されている。凹部１１０内に下部電極（第２のポリシリコン膜４１２及びＨＳＧ膜４１３）が形成されていると共に該下部電極上に容量絶縁膜となる酸化タンタル膜１１５及び上部電極となる第１の窒化チタン膜が形成されている。当該上部電極及び上層配線１２４のそれぞれと接続するプレートコンタクト１２０が、第１の層間絶縁膜１０６中に形成されたプラグ１０７Ｃを介して、半導体基板１００の表面部のＮ型不純物拡散層１０５と電気的に接続されている。 （もっと読む）

【課題】半導体メモリ装置及びこの装置の信号ライン配置方法を提供する。
【解決手段】サブワードラインとビットライン対との間に接続されるメモリセルを備えたサブメモリセルアレイを備え、ビットライン対とローカルデータラインＬＩＯ対、グローバルデータラインＧＩＯ対との間にデータを伝送するメモリセルアレイ、及びメモリセルアレイを全体的に覆ってメモリセルに必要な電圧を印加する電極を備えて、ローカルデータラインＬＩＯ対が電極の上部の１層にサブワードラインと同じ方向に配置され、コラム選択信号ラインＣＳＬ及びグローバルデータラインＧＩＯ対が電極の上部の第２層にビットラインと同じ方向に配置され、ワード選択信号ライン及びメインワードラインＮＷＬｉが電極の上部の第３層にサブワードラインと同じ方向に配置される。これによって、電極からワードラインに流れる漏洩電流が防げられて電極の電圧レベルの降下を防止できる。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）