ランダム・アクセス・メモリ・デバイスのトレンチ・キャパシタ漏洩電流を低減する方法
本発明は、一態様では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板（１０９）のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）（１１０）内にトレンチ分離構造（１１８）を形成すること、ならびにトレンチ分離構造（１１８）の上に、トレンチ分離構造（１１８）の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造（１１８）の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチ（１１６）を形成する。エッチング・マスクをＤＲＡＭ領域（１１０）から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつけて、丸みをつけた角部（１２０）を形成する。この後に、ゲート・トレンチ（１１６）の側壁の上、第１の丸みをつけた角部（１２０）の上、およびゲート・トレンチ（１１６）に隣接する半導体基板（１０９）の上の酸化物層（１２４）の形成を続ける。トレンチ（１１６）をゲート材料で充填する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には半導体デバイスを製造する方法を対象とし、より具体的には漏洩電流を低減したランダム・アクセス・メモリ（ＲＡＭ）デバイス、およびその製造方法を対象とする。
【背景技術】
【０００２】
メモリ容量、およびそのメモリに対するあらゆる種類の電子デバイス用の需要は、電子デバイスの性能要件が増加するにつれて爆発的に増大してきた。メモリ容量を増大させた１つの方法は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の使用によるものである。典型的なＤＲＡＭ記憶セルは、単一の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および単一のキャパシタを含めて作製され、このＤＲＡＭ記憶セルは、一般に１Ｔ−ＲＡＭデバイスと呼ばれる。１Ｔ−ＲＡＭデバイスは、データの１ビットをキャパシタ上に電荷として記憶する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体デバイスの最適化は、引き続き半導体業界の重要な目標である。ＤＲＡＭなどの半導体デバイスが小型化し続けているので、その最適化を維持または改善することにおいて、半導体製造業者には継続した諸課題が与えられている。性能要件が増加し続けてきたので、半導体デバイスのＤＲＡＭ領域内の漏洩電流問題が業界にとっての焦点になってきた。
【課題を解決するための手段】
【０００４】
本発明の一実施形態では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）内にトレンチ分離構造を形成すること、およびこのトレンチ分離構造の上に、トレンチ分離構造の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチを形成する。エッチング・マスクをＤＲＡＭ領域から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつける。ゲート・トレンチの側壁の上、第１の丸みをつけた角部の上、およびゲート・トレンチに隣接する半導体基板の上に酸化物層を形成し、トレンチをゲート材料で充填する。
【０００５】
別の実施形態は、集積回路を製造する方法を含む。この実施形態は、半導体基板のトランジスタ領域内に第１のトレンチ分離構造を形成すること、半導体基板のダイナミック・ランダム・メモリ（ＤＲＡＭ）領域内に第２のトレンチ分離構造を形成すること、トランジスタ領域およびＤＲＡＭ領域の上にエッチング・マスクを形成すること、ならびに第２のトレンチ構造の上に、それぞれの第２のトレンチ分離構造の一部分を露出するようにエッチング・マスクを、トランジスタ領域はエッチング・マスクによって保護されたままの状態でパターニングすることを含む。露出した部分の一部分を除去して、それぞれの第２のトレンチ分離構造内にゲート・トレンチを形成し、それぞれのゲート・トレンチは、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含む。この実施形態はさらに、ＤＲＡＭ領域からエッチング・マスクを除去すること、それぞれのゲート・トレンチの少なくとも第１の角部に丸みをつけること、側壁の上、第１の丸みをつけた角部の上、およびそれぞれのゲート・トレンチに隣接する半導体基板の上に酸化物層を形成すること、トランジスタ領域内の半導体基板の上にゲート酸化物を形成することを含む。追加のステップは、少なくとも第１の丸みをつけた角部の上と、それぞれのゲート・トレンチに隣接する半導体基板の上とに延びるゲート材料でそれぞれのゲート・トレンチを充填すること、トランジスタ領域の上にゲート材料を形成すること、ＤＲＡＭ領域内およびトランジスタ領域内のゲート材料をパターニングしてゲートを形成すること、ならびにそのゲートに隣接してソース／ドレインを形成することを含む。
【０００６】
さらに別の実施形態は、半導体基板のトランジスタ領域内に配置されたトランジスタと、半導体デバイスのＤＲＡＭ領域内に配置されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）トランジスタとを含む集積回路デバイスを含み、各ＤＲＡＭトランジスタは分離トレンチを含み、この分離トレンチの一部分は、その中に導電性ゲート材料を配置したゲート・トレンチであり、このゲート・トレンチは、半導体基板によって形成された第１の外側に丸みをつけた角部を有する。このデバイスは、ゲート・トレンチの側壁の上、第１の外側に丸みをつけた角部の上、およびゲート・トレンチに隣接する半導体基板の上に配置された酸化物層をさらに含み、この酸化物層が、約２ｎｍから約３ｎｍの範囲にある厚さを有し、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有する。誘電体層がトランジスタ領域およびＤＲＡＭ領域の上に配置され、トランジスタとＤＲＡＭトランジスタとを相互接続する相互接続部が、誘電体層の上および内部に配置される。
【０００７】
本発明をより完全に理解するために、以下の説明を添付の図面と併せて参照されたい。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態によって実現された半導体デバイスを示す図である。
【図２】図１の半導体デバイスを製造することができる一方法を示す図である。
【図３Ａ】図１の半導体デバイスを製造することができる一方法を示す図である。
【図３Ｂ】図１の半導体デバイスを製造することができる一方法を示す図である。
【図４】図１の半導体デバイスを製造することができる一方法を示す図である。
【図５】図１の半導体デバイスを製造することができる一方法を示す図である。
【図６】図１の半導体デバイスを製造することができる一方法を示す図である。
【図７】図１の半導体デバイスを製造することができる一方法を示す図である。
【図８】集積回路内に組み込まれた図１のデバイスを示す図である。
【発明を実施するための形態】
【０００９】
図１は、製造の初期段階における本発明の半導体デバイス１００の一実施形態を示す。この実施形態では、半導体デバイス１００は、トランジスタ１０８（すなわち、ＤＲＡＭ記憶セルの一部を形成していないＰＭＯＳまたはＮＭＯＳトランジスタ）を含むトランジスタ領域１０５を含み、トランジスタ１０８は、半導体ウェハの上に堆積されたエピタキシャル層または半導体ウェハのドープされた領域などの半導体基板１０９の上に形成される。トランジスタ１０８は、従来の設計とすることができ、当業者には周知の従来のプロセスおよび材料を用いて製造することができる。トランジスタ１０８は、ＣＭＯＳデバイスとして構成でき、あるいはすべてＮＭＯＳまたはＰＭＯＳデバイスとして構成することができる。さらに、本明細書では特定の複数のドーパント方式が示され論じられるが、これらの方式は逆にできること、あるいは他のドーパント方式を使用できることを理解されたい。図示の実施形態では、トランジスタ１０８は、ウェルまたはタブ１０８ａ、ソース／ドレイン１０８ｂ、ゲート電極１０８ｃ、および分離領域１０８ｄを含む。
【００１０】
半導体デバイス１００はさらに、ＤＲＡＭ領域１１０を含む。この実施形態では、ＤＲＡＭ領域１１０は埋込みキャパシタ１１２を含み、この埋込みキャパシタは、ドープされたポリシリコンなどの導電材料からなるキャパシタ電極１１４を有する。電極１１４は、分離領域１１８内に形成されたゲート・トレンチ１１６の中に配置され、分離領域１１８は、約４０ｎｍの厚さを有することができる。ゲート・トレンチ１１６は、図示の実施形態では、第１の丸みをつけた角部１２０および第２の丸みをつけた角部１２２を有するが、他の実施形態では、第１の丸みをつけた角部１２０だけが存在することがある。第１の丸みをつけた角部１２０は基板１０９によって形成され、第２の丸みをつけた角部は分離領域１１８によって形成される。酸化物層１２４は、基板１０９の上面の近くおよび上の、トレンチ１１６の側壁を覆って配置される。丸みをつけた角部１２０が存在することにより、酸化物層１２４は改善された均一性を有し、従来方式で形成されたデバイスと比較して漏洩電流が低減される。さらに、第２の丸みをつけた角部１２２を含む実施形態では、第２の丸みをつけた角部１２２が存在することにより、キャパシタ電極１１４が分離領域１１８と部分的に重なる箇所において、キャパシタ電極１１４に存在する応力が少なくなる。ＤＲＡＭ領域１１０はさらに、ウェル１２８およびゲート構造１３０の中に配置された、すべて従来方式で形成できるドープされたソース領域またはドレイン領域１２６を含む。
【００１１】
図２は、分離領域１１８の形成、ならびにパッド酸化物層２１２および窒化物層２１４を覆うフォトレジストなどのマスク２１０のパターニングの後の半導体デバイス１００を示す。図から分かるように、マスク２１０は、エッチング処理に対して分離領域１１８の一部分を露出させ、分離領域１１８の一部分に重なるようにパターニングされる。
【００１２】
図３は、分離領域１１８の一部分を除去するために行われるエッチング処理３１０中の、図２の半導体デバイス１００を示す。一実施形態では、エッチング処理３１０は、従来のプラズマ・エッチング処理とすることができる。エッチング処理３１０は、図示のように、分離材料の一部分が分離領域の底部および側壁の上に残り、マスク２１０が下部を切り取られるように行われる。分離材料の残り分の厚さは変わることがあり、この厚さは、デバイス１００の電気的仕様に適合するために必要なゲート材料の量によって決まる。しかし、一実施形態では、分離領域１１８の底部に残っている分離材料の厚さは約１００ｎｍでありうる。エッチング３１０により、ゲート材料を連続して中に堆積させる溝であるゲート・トレンチ１１６が形成される。一実施形態では、ゲート・トレンチ１１６は、約３００ｎｍの深さを有することができる。
【００１３】
エッチング処理３１０に続いて、図３Ｂに示されるように、少なくともＤＲＡＭ領域１１０からマスク２１０、酸化物層２１２、および窒化物層２１４を従来方式で除去することができる。マスク２１０、酸化物層２１２、および窒化物層２１４はまた、トランジスタ領域１０５から同時に除去することもできる。あるいは、これらの層は、後続の製造プロセスからトランジスタ領域１０５を保護するために残しておくこともできる。図３Ｂでまた分かるように、エッチング３１０では、溝の対向する面に、曲率半径が皆無かそれに近い相対的に鋭い第１の角部３１２および第２の角部３１４を残す。このような場合では、曲率半径は、ゲート・トレンチ１１６の全深さの約１０％未満であり、あるいは言い換えると、曲率半径は、基板１０９の結晶方位の種類によって決まる格子定数の約５６倍になりうる。例えば、ゲート・トレンチ１１６が約３００ｎｍの深さを有し、シリコンが［１００］結晶方位を有する場合、曲率半径は約５６×ａ ｎｍ未満であり、ここで「ａ」は０．５４ｎｍに等しく、すなわち約３０ｎｍになる。あるいは、シリコンが［１１０］結晶方位を有する場合、曲率半径は約１８５×ａ ｎｍ未満であり、ここで「ａ」は０．１９ｎｍに等しく、すなわち約３５ｎｍになる。第１の角部３１２は基板１０９によって形成され、第２の角部３１４は、分離領域１１８の残りの部分によって形成される。
【００１４】
図４は、ＤＲＡＭ領域１１０内の分離領域１１８上で行われるエッチング処理４１０中の、図３Ｂのデバイス１００を示す。トランジスタ領域１０５は、エッチング処理４１０によってトランジスタ領域１０５内の分離領域１０８ｄが影響を受けないように、マスク４１６によって保護される。マスク４１６は、新たに形成されるマスクでよく、あるいは上記の酸化物／窒化物層のスタックでもよい。有利な一実施形態では、エッチング処理４１０は、アルゴンなどのガスを使用することを含むスパッタ・エッチング処理とすることができる。この実施形態では、スパッタ・エッチングは、約２００から約５００ワットまでの電力、および約１５０から約３５０ミリトールまでの範囲の圧力で、ガスを約１００ｓｃｃｍから約３００ｓｃｃｍで流すことによって行うことができる。このスパッタ処理により良好な角部の丸みづけがもたらされ、これは後続の製造プロセスでの均一な酸化物層、およびゲート材料中の応力の低減になった。別の実施形態では、エッチング処理４１０は、従来のプラズマ・エッチング処理または化学エッチング処理とすることができる。角部３１２および３１４の両方がエッチングを受ける実施形態では、エッチング処理４１０により、図３Ｂに示される第１の角部３１２および第２の角部３１４よりも大きい曲率半径を有する丸みをつけた角部４１２および４１４が形成される。したがって、上記で説明したように、ゲート・トレンチ１１６の深さ、および基板１０９の結晶方位に応じて曲率半径は、ゲート・トレンチ１１６の深さの１０％以上、すなわち［１００］シリコンでは３０ｎｍ以上、または［１１０］シリコンでは３５ｎｍ以上とすることができる。一代替実施形態では、マスクが第２の角部３１４の上に残ることができ、このような実施形態では、第１の角部３１２だけにエッチング処理４１０によって丸みをつけることができる。
【００１５】
第１の丸みをつけた角部４１２だけが形成される実施形態では、本発明は、丸みをつけた角部４１２が酸化物のより均一な成長を丸みをつけた角部４１２の上でできるようにするので、漏洩電流が低減したデバイスを提供する。一代替実施形態では、本発明の方法で第１の角部３１２および第２の角部３１４の両方に良好な角部の丸みづけを行うことができるので、本発明によってさらなる改善がもたらされる。この両丸みづけでは、漏洩電流を低減する均一な酸化物層を第１の角部３１２の上に設けるだけでなく、第２の角部３１４に対する丸みづけがゲート電極の応力を低減し、これにより漏洩電流を低減でき、かつ第２の角部３１４を覆うゲート材料の亀裂または空隙を縮小することができる。したがって、本発明の様々な実施形態では、ＤＲＡＭデバイス内の埋込みキャパシタを形成するために使用される従来の方法に比べて改善がもたらされる。
【００１６】
図５は、第１の丸みをつけた角部４１２の上に酸化物層５１０を形成した後の図４のデバイス１００を示す。有利な一実施形態では、酸化物層５１０は、ゲート・トレンチ１１６の側壁の表面から成長させる。ゲート・トレンチ１１６は、シリコン基板１０９であり基板１０９の上にある。形成プロセスは変わりうるが、一実施形態では、酸化物層５１０は、酸素を１秒あたり約７リットルから１秒あたり約１０リットルまでの範囲にある割合で、約１０００℃から約１１００℃までの範囲にある温度で流すことによって成長させることができる。有利な一実施形態では、酸化物層５１０は、丸みをつけた角部４１２を覆い、ＤＲＡＭ領域１１０内で約２ｎｍから約３ｎｍまでの範囲にある厚さを有することができ、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有する。これにより、漏洩電流の影響を受けにくい堅牢なゲート酸化物層が得られ、丸みをつけた角部４１２がこの均一な酸化物の成長を促進すると考えられる。
【００１７】
トランジスタ領域１０５内の酸化物層の厚さは、トランジスタが高電圧デバイスとして機能しているか、あるいはコア・デバイスまたは低電圧デバイスとして機能しているかに応じて変わりうる。したがって、トランジスタ領域１０５内の酸化物層は、ＤＲＡＭ領域１１０内の酸化物層５１０とは異なる厚さを有することがある。このような場合では、従来のプロセスを用いてトランジスタ領域１０５内で適切な厚さに形成することができる。
【００１８】
図６は、ポリシリコンなどのゲート層６１０を堆積した後の図５のデバイス１００を示す。ゲート層６１０は、ゲート・トレンチ１１６を充填し、丸みをつけた角部４１２および４１４を覆い、トランジスタ領域１０５内およびＤＲＡＭ領域１１０内両方の基板上に延びる。従来の堆積プロセスを用いてゲート層６１０を堆積することができ、その厚さは変化しうる。ゲート層６１０は、適切なドーパントで望ましい濃度までドープすることができる。あるいは、ゲート層６１０は、ドーパントおよび使用されるべきそれらドーパントの濃度を変えることができるように、それがパターン化されてしまうまでドープしなくてもよい。
【００１９】
図７で、ゲート層６１０の堆積に続いて、ゲート層６１０をパターン化するのに従来のプロセスを用いて、ＤＲＡＭ領域１１０内にキャパシタ電極７１０および付随するトランジスタ電極７１２を形成し、トランジスタ領域１０５内にトランジスタ・ゲート電極７１４を形成することができる。これら電極のそれぞれ１つだけが示されているが、一般には複数のこれらの電極がデバイス１００内に存在することを理解されたい。キャパシタ電極７１０および付随トランジスタ電極７１２は、トランジスタ領域１０５内に配置されたトランジスタ・ゲート電極７１４とは別にドープすることができ、したがって、トランジスタ電極７１４とは異なる種類のドーパント、および濃度を有することができる。本発明によってもたらされる利点の結果として、上述の様々な実施形態において、丸みをつけた角部４１２および４１４が存在することにより、キャパシタ電極７１０の両側で漏洩電流も応力も低減できるので、キャパシタ電極７１０は、従来の方法を用いて製造されたデバイスと比べて改善される。ゲート層６１０のパターニングに続いて、従来のソース／ドレイン注入プロセスを実施して、図１に示される半導体デバイス１００に到達することができる。
【００２０】
図１の構造が得られた後、従来の製造プロセスを用いて、図８に見える集積回路（ＩＣ）８００を完成することができ、この集積回路は、誘電体層８１０、および誘電体層８１０の中および上に形成された相互接続部８１２を含む。誘電体層８１０および相互接続部８１２は、ＤＲＡＭ領域１１０内の埋込みキャパシタ１１２および付随するトランジスタ電極１３０、ならびにトランジスタ１０８の上に配置され、トランジスタ１０８は、トランジスタ領域１０５内で相補形または非相補形とすることができる。
【００２１】
本発明を詳細に説明してきたが、当業者であれば、その最も広範な形態において本発明の精神および範囲から逸脱することなく、ここで様々な変更、置き換えおよび改変を加えることができることを理解するはずである。
【技術分野】
【０００１】
本発明は、一般には半導体デバイスを製造する方法を対象とし、より具体的には漏洩電流を低減したランダム・アクセス・メモリ（ＲＡＭ）デバイス、およびその製造方法を対象とする。
【背景技術】
【０００２】
メモリ容量、およびそのメモリに対するあらゆる種類の電子デバイス用の需要は、電子デバイスの性能要件が増加するにつれて爆発的に増大してきた。メモリ容量を増大させた１つの方法は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の使用によるものである。典型的なＤＲＡＭ記憶セルは、単一の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および単一のキャパシタを含めて作製され、このＤＲＡＭ記憶セルは、一般に１Ｔ−ＲＡＭデバイスと呼ばれる。１Ｔ−ＲＡＭデバイスは、データの１ビットをキャパシタ上に電荷として記憶する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体デバイスの最適化は、引き続き半導体業界の重要な目標である。ＤＲＡＭなどの半導体デバイスが小型化し続けているので、その最適化を維持または改善することにおいて、半導体製造業者には継続した諸課題が与えられている。性能要件が増加し続けてきたので、半導体デバイスのＤＲＡＭ領域内の漏洩電流問題が業界にとっての焦点になってきた。
【課題を解決するための手段】
【０００４】
本発明の一実施形態では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）内にトレンチ分離構造を形成すること、およびこのトレンチ分離構造の上に、トレンチ分離構造の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチを形成する。エッチング・マスクをＤＲＡＭ領域から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつける。ゲート・トレンチの側壁の上、第１の丸みをつけた角部の上、およびゲート・トレンチに隣接する半導体基板の上に酸化物層を形成し、トレンチをゲート材料で充填する。
【０００５】
別の実施形態は、集積回路を製造する方法を含む。この実施形態は、半導体基板のトランジスタ領域内に第１のトレンチ分離構造を形成すること、半導体基板のダイナミック・ランダム・メモリ（ＤＲＡＭ）領域内に第２のトレンチ分離構造を形成すること、トランジスタ領域およびＤＲＡＭ領域の上にエッチング・マスクを形成すること、ならびに第２のトレンチ構造の上に、それぞれの第２のトレンチ分離構造の一部分を露出するようにエッチング・マスクを、トランジスタ領域はエッチング・マスクによって保護されたままの状態でパターニングすることを含む。露出した部分の一部分を除去して、それぞれの第２のトレンチ分離構造内にゲート・トレンチを形成し、それぞれのゲート・トレンチは、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含む。この実施形態はさらに、ＤＲＡＭ領域からエッチング・マスクを除去すること、それぞれのゲート・トレンチの少なくとも第１の角部に丸みをつけること、側壁の上、第１の丸みをつけた角部の上、およびそれぞれのゲート・トレンチに隣接する半導体基板の上に酸化物層を形成すること、トランジスタ領域内の半導体基板の上にゲート酸化物を形成することを含む。追加のステップは、少なくとも第１の丸みをつけた角部の上と、それぞれのゲート・トレンチに隣接する半導体基板の上とに延びるゲート材料でそれぞれのゲート・トレンチを充填すること、トランジスタ領域の上にゲート材料を形成すること、ＤＲＡＭ領域内およびトランジスタ領域内のゲート材料をパターニングしてゲートを形成すること、ならびにそのゲートに隣接してソース／ドレインを形成することを含む。
【０００６】
さらに別の実施形態は、半導体基板のトランジスタ領域内に配置されたトランジスタと、半導体デバイスのＤＲＡＭ領域内に配置されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）トランジスタとを含む集積回路デバイスを含み、各ＤＲＡＭトランジスタは分離トレンチを含み、この分離トレンチの一部分は、その中に導電性ゲート材料を配置したゲート・トレンチであり、このゲート・トレンチは、半導体基板によって形成された第１の外側に丸みをつけた角部を有する。このデバイスは、ゲート・トレンチの側壁の上、第１の外側に丸みをつけた角部の上、およびゲート・トレンチに隣接する半導体基板の上に配置された酸化物層をさらに含み、この酸化物層が、約２ｎｍから約３ｎｍの範囲にある厚さを有し、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有する。誘電体層がトランジスタ領域およびＤＲＡＭ領域の上に配置され、トランジスタとＤＲＡＭトランジスタとを相互接続する相互接続部が、誘電体層の上および内部に配置される。
【０００７】
本発明をより完全に理解するために、以下の説明を添付の図面と併せて参照されたい。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態によって実現された半導体デバイスを示す図である。
【図２】図１の半導体デバイスを製造することができる一方法を示す図である。
【図３Ａ】図１の半導体デバイスを製造することができる一方法を示す図である。
【図３Ｂ】図１の半導体デバイスを製造することができる一方法を示す図である。
【図４】図１の半導体デバイスを製造することができる一方法を示す図である。
【図５】図１の半導体デバイスを製造することができる一方法を示す図である。
【図６】図１の半導体デバイスを製造することができる一方法を示す図である。
【図７】図１の半導体デバイスを製造することができる一方法を示す図である。
【図８】集積回路内に組み込まれた図１のデバイスを示す図である。
【発明を実施するための形態】
【０００９】
図１は、製造の初期段階における本発明の半導体デバイス１００の一実施形態を示す。この実施形態では、半導体デバイス１００は、トランジスタ１０８（すなわち、ＤＲＡＭ記憶セルの一部を形成していないＰＭＯＳまたはＮＭＯＳトランジスタ）を含むトランジスタ領域１０５を含み、トランジスタ１０８は、半導体ウェハの上に堆積されたエピタキシャル層または半導体ウェハのドープされた領域などの半導体基板１０９の上に形成される。トランジスタ１０８は、従来の設計とすることができ、当業者には周知の従来のプロセスおよび材料を用いて製造することができる。トランジスタ１０８は、ＣＭＯＳデバイスとして構成でき、あるいはすべてＮＭＯＳまたはＰＭＯＳデバイスとして構成することができる。さらに、本明細書では特定の複数のドーパント方式が示され論じられるが、これらの方式は逆にできること、あるいは他のドーパント方式を使用できることを理解されたい。図示の実施形態では、トランジスタ１０８は、ウェルまたはタブ１０８ａ、ソース／ドレイン１０８ｂ、ゲート電極１０８ｃ、および分離領域１０８ｄを含む。
【００１０】
半導体デバイス１００はさらに、ＤＲＡＭ領域１１０を含む。この実施形態では、ＤＲＡＭ領域１１０は埋込みキャパシタ１１２を含み、この埋込みキャパシタは、ドープされたポリシリコンなどの導電材料からなるキャパシタ電極１１４を有する。電極１１４は、分離領域１１８内に形成されたゲート・トレンチ１１６の中に配置され、分離領域１１８は、約４０ｎｍの厚さを有することができる。ゲート・トレンチ１１６は、図示の実施形態では、第１の丸みをつけた角部１２０および第２の丸みをつけた角部１２２を有するが、他の実施形態では、第１の丸みをつけた角部１２０だけが存在することがある。第１の丸みをつけた角部１２０は基板１０９によって形成され、第２の丸みをつけた角部は分離領域１１８によって形成される。酸化物層１２４は、基板１０９の上面の近くおよび上の、トレンチ１１６の側壁を覆って配置される。丸みをつけた角部１２０が存在することにより、酸化物層１２４は改善された均一性を有し、従来方式で形成されたデバイスと比較して漏洩電流が低減される。さらに、第２の丸みをつけた角部１２２を含む実施形態では、第２の丸みをつけた角部１２２が存在することにより、キャパシタ電極１１４が分離領域１１８と部分的に重なる箇所において、キャパシタ電極１１４に存在する応力が少なくなる。ＤＲＡＭ領域１１０はさらに、ウェル１２８およびゲート構造１３０の中に配置された、すべて従来方式で形成できるドープされたソース領域またはドレイン領域１２６を含む。
【００１１】
図２は、分離領域１１８の形成、ならびにパッド酸化物層２１２および窒化物層２１４を覆うフォトレジストなどのマスク２１０のパターニングの後の半導体デバイス１００を示す。図から分かるように、マスク２１０は、エッチング処理に対して分離領域１１８の一部分を露出させ、分離領域１１８の一部分に重なるようにパターニングされる。
【００１２】
図３は、分離領域１１８の一部分を除去するために行われるエッチング処理３１０中の、図２の半導体デバイス１００を示す。一実施形態では、エッチング処理３１０は、従来のプラズマ・エッチング処理とすることができる。エッチング処理３１０は、図示のように、分離材料の一部分が分離領域の底部および側壁の上に残り、マスク２１０が下部を切り取られるように行われる。分離材料の残り分の厚さは変わることがあり、この厚さは、デバイス１００の電気的仕様に適合するために必要なゲート材料の量によって決まる。しかし、一実施形態では、分離領域１１８の底部に残っている分離材料の厚さは約１００ｎｍでありうる。エッチング３１０により、ゲート材料を連続して中に堆積させる溝であるゲート・トレンチ１１６が形成される。一実施形態では、ゲート・トレンチ１１６は、約３００ｎｍの深さを有することができる。
【００１３】
エッチング処理３１０に続いて、図３Ｂに示されるように、少なくともＤＲＡＭ領域１１０からマスク２１０、酸化物層２１２、および窒化物層２１４を従来方式で除去することができる。マスク２１０、酸化物層２１２、および窒化物層２１４はまた、トランジスタ領域１０５から同時に除去することもできる。あるいは、これらの層は、後続の製造プロセスからトランジスタ領域１０５を保護するために残しておくこともできる。図３Ｂでまた分かるように、エッチング３１０では、溝の対向する面に、曲率半径が皆無かそれに近い相対的に鋭い第１の角部３１２および第２の角部３１４を残す。このような場合では、曲率半径は、ゲート・トレンチ１１６の全深さの約１０％未満であり、あるいは言い換えると、曲率半径は、基板１０９の結晶方位の種類によって決まる格子定数の約５６倍になりうる。例えば、ゲート・トレンチ１１６が約３００ｎｍの深さを有し、シリコンが［１００］結晶方位を有する場合、曲率半径は約５６×ａ ｎｍ未満であり、ここで「ａ」は０．５４ｎｍに等しく、すなわち約３０ｎｍになる。あるいは、シリコンが［１１０］結晶方位を有する場合、曲率半径は約１８５×ａ ｎｍ未満であり、ここで「ａ」は０．１９ｎｍに等しく、すなわち約３５ｎｍになる。第１の角部３１２は基板１０９によって形成され、第２の角部３１４は、分離領域１１８の残りの部分によって形成される。
【００１４】
図４は、ＤＲＡＭ領域１１０内の分離領域１１８上で行われるエッチング処理４１０中の、図３Ｂのデバイス１００を示す。トランジスタ領域１０５は、エッチング処理４１０によってトランジスタ領域１０５内の分離領域１０８ｄが影響を受けないように、マスク４１６によって保護される。マスク４１６は、新たに形成されるマスクでよく、あるいは上記の酸化物／窒化物層のスタックでもよい。有利な一実施形態では、エッチング処理４１０は、アルゴンなどのガスを使用することを含むスパッタ・エッチング処理とすることができる。この実施形態では、スパッタ・エッチングは、約２００から約５００ワットまでの電力、および約１５０から約３５０ミリトールまでの範囲の圧力で、ガスを約１００ｓｃｃｍから約３００ｓｃｃｍで流すことによって行うことができる。このスパッタ処理により良好な角部の丸みづけがもたらされ、これは後続の製造プロセスでの均一な酸化物層、およびゲート材料中の応力の低減になった。別の実施形態では、エッチング処理４１０は、従来のプラズマ・エッチング処理または化学エッチング処理とすることができる。角部３１２および３１４の両方がエッチングを受ける実施形態では、エッチング処理４１０により、図３Ｂに示される第１の角部３１２および第２の角部３１４よりも大きい曲率半径を有する丸みをつけた角部４１２および４１４が形成される。したがって、上記で説明したように、ゲート・トレンチ１１６の深さ、および基板１０９の結晶方位に応じて曲率半径は、ゲート・トレンチ１１６の深さの１０％以上、すなわち［１００］シリコンでは３０ｎｍ以上、または［１１０］シリコンでは３５ｎｍ以上とすることができる。一代替実施形態では、マスクが第２の角部３１４の上に残ることができ、このような実施形態では、第１の角部３１２だけにエッチング処理４１０によって丸みをつけることができる。
【００１５】
第１の丸みをつけた角部４１２だけが形成される実施形態では、本発明は、丸みをつけた角部４１２が酸化物のより均一な成長を丸みをつけた角部４１２の上でできるようにするので、漏洩電流が低減したデバイスを提供する。一代替実施形態では、本発明の方法で第１の角部３１２および第２の角部３１４の両方に良好な角部の丸みづけを行うことができるので、本発明によってさらなる改善がもたらされる。この両丸みづけでは、漏洩電流を低減する均一な酸化物層を第１の角部３１２の上に設けるだけでなく、第２の角部３１４に対する丸みづけがゲート電極の応力を低減し、これにより漏洩電流を低減でき、かつ第２の角部３１４を覆うゲート材料の亀裂または空隙を縮小することができる。したがって、本発明の様々な実施形態では、ＤＲＡＭデバイス内の埋込みキャパシタを形成するために使用される従来の方法に比べて改善がもたらされる。
【００１６】
図５は、第１の丸みをつけた角部４１２の上に酸化物層５１０を形成した後の図４のデバイス１００を示す。有利な一実施形態では、酸化物層５１０は、ゲート・トレンチ１１６の側壁の表面から成長させる。ゲート・トレンチ１１６は、シリコン基板１０９であり基板１０９の上にある。形成プロセスは変わりうるが、一実施形態では、酸化物層５１０は、酸素を１秒あたり約７リットルから１秒あたり約１０リットルまでの範囲にある割合で、約１０００℃から約１１００℃までの範囲にある温度で流すことによって成長させることができる。有利な一実施形態では、酸化物層５１０は、丸みをつけた角部４１２を覆い、ＤＲＡＭ領域１１０内で約２ｎｍから約３ｎｍまでの範囲にある厚さを有することができ、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有する。これにより、漏洩電流の影響を受けにくい堅牢なゲート酸化物層が得られ、丸みをつけた角部４１２がこの均一な酸化物の成長を促進すると考えられる。
【００１７】
トランジスタ領域１０５内の酸化物層の厚さは、トランジスタが高電圧デバイスとして機能しているか、あるいはコア・デバイスまたは低電圧デバイスとして機能しているかに応じて変わりうる。したがって、トランジスタ領域１０５内の酸化物層は、ＤＲＡＭ領域１１０内の酸化物層５１０とは異なる厚さを有することがある。このような場合では、従来のプロセスを用いてトランジスタ領域１０５内で適切な厚さに形成することができる。
【００１８】
図６は、ポリシリコンなどのゲート層６１０を堆積した後の図５のデバイス１００を示す。ゲート層６１０は、ゲート・トレンチ１１６を充填し、丸みをつけた角部４１２および４１４を覆い、トランジスタ領域１０５内およびＤＲＡＭ領域１１０内両方の基板上に延びる。従来の堆積プロセスを用いてゲート層６１０を堆積することができ、その厚さは変化しうる。ゲート層６１０は、適切なドーパントで望ましい濃度までドープすることができる。あるいは、ゲート層６１０は、ドーパントおよび使用されるべきそれらドーパントの濃度を変えることができるように、それがパターン化されてしまうまでドープしなくてもよい。
【００１９】
図７で、ゲート層６１０の堆積に続いて、ゲート層６１０をパターン化するのに従来のプロセスを用いて、ＤＲＡＭ領域１１０内にキャパシタ電極７１０および付随するトランジスタ電極７１２を形成し、トランジスタ領域１０５内にトランジスタ・ゲート電極７１４を形成することができる。これら電極のそれぞれ１つだけが示されているが、一般には複数のこれらの電極がデバイス１００内に存在することを理解されたい。キャパシタ電極７１０および付随トランジスタ電極７１２は、トランジスタ領域１０５内に配置されたトランジスタ・ゲート電極７１４とは別にドープすることができ、したがって、トランジスタ電極７１４とは異なる種類のドーパント、および濃度を有することができる。本発明によってもたらされる利点の結果として、上述の様々な実施形態において、丸みをつけた角部４１２および４１４が存在することにより、キャパシタ電極７１０の両側で漏洩電流も応力も低減できるので、キャパシタ電極７１０は、従来の方法を用いて製造されたデバイスと比べて改善される。ゲート層６１０のパターニングに続いて、従来のソース／ドレイン注入プロセスを実施して、図１に示される半導体デバイス１００に到達することができる。
【００２０】
図１の構造が得られた後、従来の製造プロセスを用いて、図８に見える集積回路（ＩＣ）８００を完成することができ、この集積回路は、誘電体層８１０、および誘電体層８１０の中および上に形成された相互接続部８１２を含む。誘電体層８１０および相互接続部８１２は、ＤＲＡＭ領域１１０内の埋込みキャパシタ１１２および付随するトランジスタ電極１３０、ならびにトランジスタ１０８の上に配置され、トランジスタ１０８は、トランジスタ領域１０５内で相補形または非相補形とすることができる。
【００２１】
本発明を詳細に説明してきたが、当業者であれば、その最も広範な形態において本発明の精神および範囲から逸脱することなく、ここで様々な変更、置き換えおよび改変を加えることができることを理解するはずである。
【特許請求の範囲】
【請求項１】
半導体基板のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）内にトレンチ分離構造を形成し、
前記トレンチ分離構造の上に、前記トレンチ分離構造の一部分を露出するようにエッチング・マスクをパターニングし、
前記露出したトレンチ分離構造の一部分を除去してその中に、前記半導体基板によって形成された第１の角部と、前記トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチを形成し、
前記エッチ・マスクをＤＲＡＭ領域から除去し、
前記ゲート・トレンチの少なくとも第１の角部に丸みをつけ、
前記ゲート・トレンチの側壁の上、前記第１の丸みをつけた角部の上、および前記ゲート・トレンチに隣接する前記半導体基板の上に酸化物層を形成し、および
前記トレンチをゲート材料で充填する、半導体デバイスを製造する方法。
【請求項２】
前記第１の角部に丸みをつけることが、約２００から約５００ワットまでの電力、および約１５０から約３５０ミリトールまでの範囲にある圧力で、約１００ｓｃｃｍから約３００ｓｃｃｍで流されるガスを使用することを含むスパッタ・プロセスを用いることを含む、請求項２に記載の方法。
【請求項３】
酸化物層を形成することが、前記側壁の表面、前記第１の丸みをつけた角部、および前記半導体基板から酸化物層を成長させることを含む、請求項１に記載の方法。
【請求項４】
前記酸化物層が、約２ｎｍから約３ｎｍの範囲にある厚さを有し、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有する、請求項２に記載の方法。
【請求項５】
前記第１の角部の曲率半径が前記第１の丸みをつけた角部の曲率半径より小さい、請求項１に記載の方法。
【請求項６】
前記半導体デバイスがダイナミック・ランダム・アクセス・メモリ・デバイスであり、前記ゲート・トレンチを充填することでトレンチ・キャパシタを形成し、そして、前記方法は、前記トレンチ・キャパシタに隣接するゲート電極を形成することをさらに含む、請求項１に記載の方法。
【請求項７】
半導体基板のトランジスタ領域内に配置されたトランジスタと、
半導体デバイスのＤＲＡＭ領域内に配置されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）トランジスタとを含み、前記ＤＲＡＭトランジスタの各々が分離トレンチを含み、前記分離トレンチの一部分が、導電性ゲート材料をその中に配置したゲート・トレンチであり、前記ゲート・トレンチが、前記半導体基板によって形成された第１の丸みをつけた角部を有し、さらに、
前記ゲート・トレンチの側壁の上、前記第１の丸みをつけた角部の上、および前記ゲート・トレンチに隣接する前記半導体基板の上に配置された酸化物層を含み、前記酸化物層は約２ｎｍから約３ｎｍの範囲にある厚さを有し、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有し、さらに、
前記トランジスタ領域および前記ＤＲＡＭ領域の上に配置された誘電体層と、
前記トランジスタと前記ＤＲＡＭトランジスタとを相互接続する、前記誘電体層の上および内部に配置された相互接続部とを含む、集積回路デバイス。
【請求項８】
前記トレンチ分離構造によって形成された第２の丸みをつけた角部をさらに含み、前記ゲート材料が前記第２の丸みをつけた角部に部分的に重なる、請求項７に記載のデバイス。
【請求項９】
前記第１の丸みをつけた角部の曲率半径が前記ゲート・トレンチの深さの約１０％以上である、請求項８に記載のデバイス。
【請求項１０】
前記半導体基板がシリコンであり、［１００］または［１００］の結晶方位を有し、［１００］シリコンでは約３０ｎｍ、［１１０］シリコンでは約３５ｎｍの曲率半径を有する、請求項９に記載のデバイス。
【請求項１】
半導体基板のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）内にトレンチ分離構造を形成し、
前記トレンチ分離構造の上に、前記トレンチ分離構造の一部分を露出するようにエッチング・マスクをパターニングし、
前記露出したトレンチ分離構造の一部分を除去してその中に、前記半導体基板によって形成された第１の角部と、前記トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチを形成し、
前記エッチ・マスクをＤＲＡＭ領域から除去し、
前記ゲート・トレンチの少なくとも第１の角部に丸みをつけ、
前記ゲート・トレンチの側壁の上、前記第１の丸みをつけた角部の上、および前記ゲート・トレンチに隣接する前記半導体基板の上に酸化物層を形成し、および
前記トレンチをゲート材料で充填する、半導体デバイスを製造する方法。
【請求項２】
前記第１の角部に丸みをつけることが、約２００から約５００ワットまでの電力、および約１５０から約３５０ミリトールまでの範囲にある圧力で、約１００ｓｃｃｍから約３００ｓｃｃｍで流されるガスを使用することを含むスパッタ・プロセスを用いることを含む、請求項２に記載の方法。
【請求項３】
酸化物層を形成することが、前記側壁の表面、前記第１の丸みをつけた角部、および前記半導体基板から酸化物層を成長させることを含む、請求項１に記載の方法。
【請求項４】
前記酸化物層が、約２ｎｍから約３ｎｍの範囲にある厚さを有し、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有する、請求項２に記載の方法。
【請求項５】
前記第１の角部の曲率半径が前記第１の丸みをつけた角部の曲率半径より小さい、請求項１に記載の方法。
【請求項６】
前記半導体デバイスがダイナミック・ランダム・アクセス・メモリ・デバイスであり、前記ゲート・トレンチを充填することでトレンチ・キャパシタを形成し、そして、前記方法は、前記トレンチ・キャパシタに隣接するゲート電極を形成することをさらに含む、請求項１に記載の方法。
【請求項７】
半導体基板のトランジスタ領域内に配置されたトランジスタと、
半導体デバイスのＤＲＡＭ領域内に配置されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）トランジスタとを含み、前記ＤＲＡＭトランジスタの各々が分離トレンチを含み、前記分離トレンチの一部分が、導電性ゲート材料をその中に配置したゲート・トレンチであり、前記ゲート・トレンチが、前記半導体基板によって形成された第１の丸みをつけた角部を有し、さらに、
前記ゲート・トレンチの側壁の上、前記第１の丸みをつけた角部の上、および前記ゲート・トレンチに隣接する前記半導体基板の上に配置された酸化物層を含み、前記酸化物層は約２ｎｍから約３ｎｍの範囲にある厚さを有し、約０．２ｎｍ未満だけばらつきがある厚さ均一性を有し、さらに、
前記トランジスタ領域および前記ＤＲＡＭ領域の上に配置された誘電体層と、
前記トランジスタと前記ＤＲＡＭトランジスタとを相互接続する、前記誘電体層の上および内部に配置された相互接続部とを含む、集積回路デバイス。
【請求項８】
前記トレンチ分離構造によって形成された第２の丸みをつけた角部をさらに含み、前記ゲート材料が前記第２の丸みをつけた角部に部分的に重なる、請求項７に記載のデバイス。
【請求項９】
前記第１の丸みをつけた角部の曲率半径が前記ゲート・トレンチの深さの約１０％以上である、請求項８に記載のデバイス。
【請求項１０】
前記半導体基板がシリコンであり、［１００］または［１００］の結晶方位を有し、［１００］シリコンでは約３０ｎｍ、［１１０］シリコンでは約３５ｎｍの曲率半径を有する、請求項９に記載のデバイス。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１１−５０２３５１（Ｐ２０１１−５０２３５１Ａ）
【公表日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２０１０−５３０９８７（Ｐ２０１０−５３０９８７）
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０８３１７６
【国際公開番号】ＷＯ２００９／０５８１４２
【国際公開日】平成２１年５月７日（２００９．５．７）
【出願人】（５００５８７０６７）アギア システムズ インコーポレーテッド (302)
【Ｆターム（参考）】
【公表日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０８３１７６
【国際公開番号】ＷＯ２００９／０５８１４２
【国際公開日】平成２１年５月７日（２００９．５．７）
【出願人】（５００５８７０６７）アギア システムズ インコーポレーテッド (302)
【Ｆターム（参考）】
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