【課題】一定時間電力が供給されない状況でも記憶内容の保持が可能な半導体装置を提供すること。さらに、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させること。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成することで、トランジスタと容量素子の占有面積の低減を図る。 （もっと読む）

【課題】酸化物半導体膜と該酸化物半導体膜と接する下地となる膜との界面の電子状態が良好なトランジスタ。
【解決手段】下地となる膜は酸化物半導体膜と同様の原子配列を有し、下地となる膜と酸化物半導体膜とが接している面において、面内の下地膜の最隣接原子間距離と酸化物半導体の格子定数の差を、下地となる膜の同面内における最隣接原子間距離で除した値は０．１５以下、好ましくは０．１２以下、さらに好ましくは０．１０以下、さらに好ましくは０．０８以下とする。例えば、立方晶系の結晶構造を有し（１１１）面に配向する安定化ジルコニアを含む下地となる膜上に酸化物半導体膜を成膜することで、下地となる膜の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜が得られる。 （もっと読む）

【課題】消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する。酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に読み出すことが可能である。 （もっと読む）

【課題】遷移金属酸化物を用いた不揮発性メモリにおいて、メモリ抵抗の可逆的な変化を化学的変質によらない、メモリ抵抗変化の繰り返しに材料の劣化が起きにくい、メモリ抵抗変化の繰り返し特性に優れ、メモリ抵抗状態の安定した保持特性を有する抵抗変化型不揮発性メモリ素子を提供する。
【解決手段】抵抗変化型不揮発性メモリ素子として、第一電極２の金属Ｐｔに、欠損があり導電性を有する強誘電酸化物Ｂｉ_1-xＦｅＯ₃３を整流性接合し、さらに第二電極４にオーミック接合して、第一電極と第二電極の間に電圧を印加して、Ｂｉ_1-xＦｅＯ₃層に電気分極反転を起こして安定したメモリ抵抗変化を実現した。 （もっと読む）

【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃと、ワード線駆動回路１０１とを含めた駆動回路上に、セルアレイ１０３ａ，１０３ｂ，１０３ｃを形成する。駆動回路とセルアレイ１０３ａ，１０３ｂ，１０３ｃが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワ
イドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジス
タのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわた
って情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込
みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミス
を防ぐことが可能である。 （もっと読む）

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。 （もっと読む）

【課題】標準／低温処理技術と適合しキャパシタンスの密度を向上させる多層構造で使用されるＣＭＰと適合性を有するキャパシタ構造を提供する。
【解決手段】キャパシタ構造体は、集積回路の誘電体層の開口１０１内に形成される。下部電極層１０２は、開口１０１の側面表面の少なくとも一部の上にのびるが、誘電体層４０５の上部表面までにはのびていない。誘電体材料層４０５が、この下部電極１０２の上と、集積回路誘電体層２０３の上部表面の上に配置される。最後に上部電極層４０６が、この誘電体材料層４０５の上に形成される。上部電極層４０６と下部電極層１０２のオーバーラップは存在せず、平面化プロセスの間発生することのある短絡の問題を回避できる。 （もっと読む）

【課題】半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、消費電力の小さい半導体記憶装置を提供する。また、三次元の形状を適用することで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供する。
【解決手段】溝部の設けられた絶縁膜１０３と、溝部を挟んで離間した一対の電極１１６と、溝部の側面および底面と接し、溝部の深さよりも厚さの薄い、一対の電極１１６と接する酸化物半導体膜１０６と、酸化物半導体膜１０６を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳して設けられたゲート電極１１２と、を有するトランジスタ１５０と、キャパシタ１６０と、を有する半導体記憶装置である。 （もっと読む）

【課題】酸素にさらされても絶縁膜を形成しない材料からメモリセルキャパシタプレートを製造するための形成方法を提供する。
【解決手段】メモリセルキャパシタプレートの形成方法は、犠牲層を堆積する工程と、その犠牲層内に開口部を形成する工程とを含む。続いて、酸素にさらされても相当の導電性を維持する導電性料を含む電極材料層７０２を、犠牲層の上面に堆積し、開口部の少なくとも一部を充填する。次に、電極材料層７０２の一部を少なくとも犠牲層の上面と同じ略同じ高さにまで除去することによりメモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。 （もっと読む）

【課題】情報の記録等の動作を安定して行うことができ、熱に対しても安定した構成の記憶素子を提供する。
【解決手段】第１の電極２と第２の電極６との間に、記憶層４及びイオン源層３が挟まれて構成され、イオン源層３に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、記憶層４が、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、或いはそれらの混合材料から成り、第１の電極２及び第２の電極６に、イオン源層３側の電極が正、記憶層４側の電極が負になるように電圧を印加すると、記憶層４にイオン化した金属元素が移動して電流パスを形成し、記憶層４の抵抗値が低くなる記憶素子１０を構成する。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタの拡散層に電気的に接続されたコンタクトプラグと、コンタクトプラグ上に形成され、上面がスイッチングトランジスタの上面よりも高い位置にある上部コネクタと、上部コネクタの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】素子を微細化しても、安定して動作させることができる記憶素子を提供する。
【解決手段】メモリセル毎に分離して形成され、抵抗値の変化により情報を記憶させることができる記憶層１３と、メモリセル毎に分離して形成され、かつ、記憶層１３と積層して形成され、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含むイオン源層１４と、記憶層１３及びイオン源層１４をメモリセル毎に分離する絶縁層１７と、各メモリセルの記憶層１３及びイオン源層１４の周囲に設けられた、元素の拡散を防止する拡散防止用バリア１８を含んで、記憶素子を構成する。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】短絡や電流リークを生じさせること無く、しかも、ＭＴＪ構造にダメージを生じさせること無く、不揮発性メモリ素子におけるＭＴＪ構造のパターニングを行い得る不揮発性メモリ素子の製造方法を提供する。
【解決手段】第１磁性材料層５１、トンネル絶縁膜５２及び第２磁性材料層５３が、順次、積層された積層構造体５０を有し、磁化反転状態に依存して電気抵抗値が変化することで情報を記憶する不揮発性メモリ素子の製造方法は、第１磁性材料層５１、トンネル絶縁膜５２及び第２磁性材料層５３を順次形成し、次いで、第２磁性材料層５３上にマスク層６３を形成した後、マスク層６３で覆われていない第２磁性材料層５３の部分５３’を酸化し、次いで、酸化された第２磁性材料層５３の部分５３’を還元する工程を備えている。 （もっと読む）

【課題】歩留まりと信頼性を高めるフラッシュメモリセルを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１に素子分離絶縁膜６を形成する工程と、シリコン基板１の表面にトンネル絶縁膜を形成する工程と、素子分離絶縁膜６とトンネル絶縁膜の上に第１導電膜を形成する工程と、第１導電膜をパターニングして導電パターン１３ａにする工程と、導電パターン１３ａの表層部分をスパッタエッチングする工程と、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７をパターニングすることによりフラッシュメモリセルFLを形成する工程とを有する。 （もっと読む）

【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備えた半導体メモリセル２０であって、ＭＦＳＦＥＴの第１のゲート電極３は、基板１上の結晶性絶縁膜２表面に形成された結晶性導電膜３からなり、強誘電体膜４は、第１のゲート電極３を覆って結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成され、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成されている。 （もっと読む）

【課題】金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有した双方向ダイオードにおいて、オン／オフ電流比を向上させることができる構造および、その製造方法を提供すること。
【解決手段】上に向かって凸型の形状を有する下部電極２０３を形成する工程と、その上に堆積表面の角度に対して堆積レートが異なる成膜法を用いて半導体層または絶縁体層２０２を形成する工程と、その上に上部電極２０１を形成する工程と、を備えることを特徴とする。
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン／オフ電流比を向上させることができる。 （もっと読む）

【課題】メモリ素子の使い勝手の向上を図る。
【解決手段】第１電極２２と、第２電極と、第１電極上にマンガン酸カルシウムプラセオジウムにより形成された酸化物半導体層２４とを備えるメモリ素子において、第２電極２８と酸化物半導体層２４との間に金属酸化物層２６を設けた。これにより、フォーミング無しで情報を記憶することができ、メモリ素子２０を使用する際の使い勝手の向上を図ることができる。 （もっと読む）

【課題】簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。
【解決手段】強誘電体膜１３からなるゲート絶縁膜と、半導体膜１４からなるチャネルとを有する第１の電界効果トランジスタ２１で構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子２４とを備え、メモリセルは、強誘電体膜１３の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶している。メモリセルに記憶された多値データは、メモリセルと負荷素子２４との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行される。 （もっと読む）