メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法
【課題】酸素にさらされても絶縁膜を形成しない材料からメモリセルキャパシタプレートを製造するための形成方法を提供する。
【解決手段】メモリセルキャパシタプレートの形成方法は、犠牲層を堆積する工程と、その犠牲層内に開口部を形成する工程とを含む。続いて、酸素にさらされても相当の導電性を維持する導電性料を含む電極材料層７０２を、犠牲層の上面に堆積し、開口部の少なくとも一部を充填する。次に、電極材料層７０２の一部を少なくとも犠牲層の上面と同じ略同じ高さにまで除去することによりメモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
【解決手段】メモリセルキャパシタプレートの形成方法は、犠牲層を堆積する工程と、その犠牲層内に開口部を形成する工程とを含む。続いて、酸素にさらされても相当の導電性を維持する導電性料を含む電極材料層７０２を、犠牲層の上面に堆積し、開口部の少なくとも一部を充填する。次に、電極材料層７０２の一部を少なくとも犠牲層の上面と同じ略同じ高さにまで除去することによりメモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、半導体デバイスに関し、特に、酸素にさらされても絶縁膜を形成しない材料からメモリセルキャパシタプレートを製造するための改良された形成方法に関する。このような特性を有する材料としては、抗酸素材料、酸素にさらされると導電酸化物を形成する導電材料、又はメモリセルキャパシタデバイスに使われる導電酸化物そのものが含まれ得る。
【０００２】
半導体メーカは、半導体デバイスのサイズを最小限に保ちつつ、常に半導体の能力と性能を向上させなければならない。メモリセルやメモリセルキャパシタ構造等の集積回路デバイスの製造では、デバイスのサイズを小型に保つために、ほとんどの半導体メーカが個々のメモリデバイスの部品の寸法を最小限のものにする。この目的を達成するために、メーカはデバイスの中の部品の占める面積を減らすのに適した特性を有する他の材料を求める。しかしながら、これらの新しい材料に従来の製造工程を適用すると新たな問題が生じる。たとえば、強誘電性材料は高い誘電率や残留分極、及び低い飽和電圧等の優れた特性を示すため、これらの材料を利用することが半導体産業においてますます魅力ある手段となる。
【０００３】
これを実証する例が、強誘電性材料の高い誘電率によりセル体積あたりの静電容量が増加するＤＲＡＭ用のものに見ることができる。これによりＤＲＡＭのセルサイズが縮小できることになり、窒化シリコンやシリコン酸化物の誘電体を用いる現在使われているＤＲＡＭセルと比べて２０分の１にまで小型化することができる。さらに、残留分極により、たとえば強磁性体の磁区における状態記憶のような状態記憶も可能となる。こうした強誘電性材料の分極特性により、情報を磁性材料のように無限に記憶することができ、しかもその記憶を維持するために特定のフィールドや電圧を提供する必要がない。このため、強誘電材料は不揮発性メモリアレイの製造にきわめて適した材料となる。それだけでなく、強誘電性材料の示す低い飽和電圧により、これらの持久メモリアレイのさまざまなオペレーションが可能になり、とりわけおよそ３〜５ボルトという標準供給電圧を用いて状態をスイッチできるようになる。
【０００４】
強誘電性材料が望ましい特性を示す結晶構造になるためには、一般に高温で処理する必要があり、どの程度の強誘電性を示すかは、酸素をどのくらい使えるかにより決まる。それゆえ、一般に強誘電性材料は酸素を含む環境で堆積されるので、同じデバイスの中で使われる強誘電性材料と導電材料とが適合しないことがある。たとえば、１つのキャパシタ構造の中に強誘電性材料で作られたキャパシタ記憶素子と導電材料で作られたキャパシタプレートが含まれる場合がある。強誘電性材料が堆積される環境に存在する酸素は、キャパシタプレートの製造に使われた導電金属と反応して酸化物を形成する可能性がある。そして、ほとんどの酸化物には絶縁作用があるため、酸化物が形成される接触面で電気が遮断されて、キャパシタの特性にきわめて不利な影響が及ぶことになる。強誘電性薄膜を製造する酸素雰囲気では、キャパシタプレートの材料に厳しい条件が課され、キャパシタプレートは一般に酸素にきわめて反応しにくい材料で作られなければならない。強誘電性材料とともに使える材料に含まれうるのは、抗酸素材料、導電酸化物を形成する導電材料、又はメモリセルキャパシタデバイスに使われる導電酸化物そのものである。これらの材料に含まれる可能性のあるものの一部を挙げると、プラチナ、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウムがある。しかしながら、普通は使われないこれらの金属は従来のプラズマエッチング技術にあまり適さない。
【０００５】
たとえば、プラチナは比較的化学作用を起こしにくい材料であり、エッチングにあまり反応しない。図１はエッチングされたプラチナ含有層１００を示し、プラチナのエッチングにより生じる問題を説明するものである。プラチナ含有層１００は、望ましい構造を形成するために、多くの場合アルゴン等の希ガスでスパッタエッチングされている。スパッタリングによりプラチナイオンの一部が移動され、それらのイオンがチャンバウォールに着地せずにサイドウォール１０２にぶつかり、再びプラチナ含有層１００に戻る傾向がある。プラチナ含有層１００の上にあらかじめ配置されたフォトレジストマスクを除去すると、通常ベールと呼ばれる牙状の構造１０４が形成される。これらの構造は、リディポジット、フェンス、クラウン、イヤー等と呼ばれることもある。ベール１０４の突出の程度はプラチナ含有層１００の先細りの角度に反比例し、プラチナ含有層の断面が垂直に近くなるほどベールの突出は鋭くなる。しかしながら、先細りの角度が鋭くなりすぎてベールが形成されないほどになると、記憶密度が低下して効果がなくなるので、これらの用途には適さないことになる。
【０００６】
プラチナエッチングのこうした特徴には不利な点がたくさんある。プラチナ含有層１００の上面に突出するベール１０４は、その上に層を重ねられるような平らな面がない。それだけでなく、牙状の構造のベール１０４はこの構造に鋭利な先端をもたらし、その部分ではごく低い電圧でも非常に高い電界を生じる可能性があるので、ブレークダウンの危険がきわめて高くなる。より高度な記憶密度を実現するために望ましい形状は、おそらく断面角度が急な、すなわちより垂直に近い形で、しかもデバイスの故障を引き起こす恐れのある鋭利な突出がないメサ構造であろう。
【０００７】
したがって、酸素と反応して絶縁膜を形成することのない材料を使い、しかもそれらの材料のエッチングに伴う前述の問題を回避し得る、キャパシタプレートを製造するための改良された形成方法が望まれる。
【発明の概要】
【０００８】
このような目的並びにその他の目的を達成するため、また本発明の目的に従って、メモリセルキャパシタプレートとメモリセルキャパシタ構造を製造するための改良された形成方法が開示されている。本発明の一実施形態として、メモリセルキャパシタプレートの形成方法が開示されている。この形成方法では、最初に犠牲層を堆積させ、次にその犠牲層の中に開口部を形成する。そして酸素にさらされても相当の導電性を維持する相当導電性材料を含む電極材料層を、犠牲層の上面に堆積させ、開口部の少なくとも一部を充填するようにする。続いて、電極材料層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去することにより、メモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
【０００９】
本発明のもう１つの実施形態として、プラチナ含有メモリセルキャパシタプレートの形成方法が開示されている。この形成方法では、最初に犠牲層を堆積させ、次にその犠牲層の中に開口部を形成する。そしてプラチナ含有層を犠牲層の上面に堆積させて開口部の少なくとも一部を充填するようにする。続いて、プラチナ含有層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去することによりプラチナ含有メモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
【００１０】
本発明のさらに別の実施形態として、メモリセルキャパシタ構造の形成方法が開示されている。この形成方法では、最初に第１の犠牲層を堆積させ、次にその第１の犠牲層の中に第１の開口部を形成する。そして、酸素にさらされても相当の導電性を維持する相当導電性材料を含む第１の電極材料層を、第１の犠牲層の上面に堆積させて第１の開口部の少なくとも一部を充填するようにしたあと、第１の電極材料層の一部を少なくとも第１の犠牲層の上面とほぼ同じ高さになるまで除去することにより、第１のメモリセルキャパシタプレートの上面を画定する。次に、第２の犠牲層を堆積させて、その第２の犠牲層の中に第２の開口部を形成する。そして、誘電体層を第２の犠牲層の上面に堆積させて、第２の開口部の少なくとも一部を充填するようにして、この誘電体層が第１のメモリセルキャパシタプレートと電気的接触を有するようにする。さらに、誘電体層の一部を少なくとも第２の犠牲層の上面とほぼ同じ高さになるまで除去することによりメモリセルキャパシタ記憶素子の上面を画定し、続いて第１と第２の犠牲層を除去する。そして、第２のメモリセルキャパシタプレートをメモリセルキャパシタ記憶素子の上に形成する。
【００１１】
本発明のその他の特徴や利点は、本発明の原理を例示する添付図面を参照して、以下の詳細な説明から明らかになろう。
【図面の簡単な説明】
【００１２】
本発明は、添付図面の各図において例示的に示されているが、これらに限定されるものではない。各図において、理解を容易にするために、同一参照符号は、類似又は同一の要素を表す。
【図１】プラチナのエッチングで生じる問題を説明するため、エッチングされたプラチナ含有層を示す図である。
【図２】メモリセルキャパシタプレートの製造に使用可能な導電性プラグを有する例示的基板を示す図である。
【図３】図２の例示的基板の上に堆積される任意の境界層を示す図である。
【図４】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図５】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図６】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図７】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図８】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図９】本発明の第２の実施形態に従って、図４〜８の工程の流れに続いて行われる工程であって、例示的メモリセルキャパシタ構造を図１０に示された完成状態になるように製造する工程の流れを示す図である。
【図１０】本発明の第２の実施形態に従って、図４〜８の工程の流れに続いて行われる工程であって、例示的メモリセルキャパシタ構造を図１０に示された完成状態になるように製造する工程の流れを示す図である。
【図１１】本発明の別の実施形態に従って製造される他の例示的メモリセルキャパシタ構造を示す図である。
【図１２】本発明の別の実施形態に従って製造される他の例示的メモリセルキャパシタ構造を示す図である。
【発明を実施するための形態】
【００１３】
ここで、添付図面に示した幾つかの好適な実施形態に基づき、本発明を詳細に説明する。以下の記述では、本発明が完全に理解されるように、多くの具体的な詳細が説明されている。しかしながら、当業者にとっては、これらの具体的な詳細の一部又は全部がなくても本発明を実行し得ることは明白であろう。また、本発明を不必要にわかりにくくしないように、公知の工程は詳細には説明していない。
【００１４】
本発明は、酸素にさらされても絶縁膜を形成しない導電材料を使って、メモリセルキャパシタ構造の中のメモリセルキャパシタプレートを製造する改良された形成方法に関する。これらの改良された形成方法には、これらの材料のエッチングは含まれておらず、実際には、これらの部品を製造するために提案されている形成方法には、一般にダマシン法として知られているエッチングとマスキングの連続工程が含まれている。ダマシン法では、絶縁膜の層に多数の開口部を作り、その開口部に、たとえばプラチナ等を充填し、それを絶縁膜の表面まで研磨して、望ましい金属パターンを形成する。
【００１５】
本発明によれば、酸素にさらされても相当の導電性を維持する相当導電性材料を使ってキャパシタプレートを形成する場合、化学反応を起こしにくいそのような材料のエッチングに伴う困難を避けるために、ダマシン法を用いてその材料を加工することにより製造する。本発明の１つの実施形態では、犠牲層を堆積工程により形成し、続いてその犠牲層に開口部を形成する。酸素にさらされて相当の導電性を維持する相当導電性材料を含む電極材料層を犠牲層の上面に堆積させ、開口部の少なくとも一部を充填するようにする。次に、電極材料層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去し、メモリセルキャパシタプレートの上面を画定する。それから犠牲層を除去し、相当導電性のメモリセルキャパシタプレートを露出させる。
【００１６】
本発明のもう１つの実施形態では、犠牲層を堆積工程により形成し、続いてその犠牲層に開口部を形成する。プラチナ含有層を犠牲層の上面に堆積させ、開口部の少なくとも一部を充填するようにする。その後、プラチナ含有層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去し、プラチナ含有メモリセルキャパシタプレートの上面を画定する。それから犠牲層を除去し、プラチナ含有メモリセルキャパシタプレートを露出させる。
【００１７】
本発明のさらに別の実施形態では、第１の犠牲層を堆積工程により形成し、続いて第１の犠牲層に第１の開口部を形成する。酸素にさらされても相当の導電性を維持する相当導電性材料を含む第１の電極材料層を、第１の犠牲層の上面に堆積させ、第１の開口部の少なくとも一部を充填するようにする。次に、第１の電極材料層の一部を少なくとも第１の犠牲層の上面とほぼ同じ高さになるまで除去し、第１のメモリセルキャパシタプレートの上面を画定する。続いて、第２の犠牲層を第１のメモリセルキャパシタプレートの上面に堆積させ、第２の犠牲層の中に第２の開口部を形成する。そして、誘電体層を第２の犠牲層の上面に堆積させ、第２の開口部の少なくとも一部を充填するようにして、この誘電体層が第１のメモリセルキャパシタプレートと電気的接触を維持し得るようにする。その後、誘電体層の一部を少なくとも第２の犠牲層の上面とほぼ同じ高さになるまで除去することによりメモリセルキャパシタ記憶素子の上面を画定して、第１と第２の犠牲層を除去する。そして、第２のメモリセルキャパシタプレートをメモリセルキャパシタ記憶素子の上に形成し、メモリセルキャパシタ構造を完成する。
【００１８】
説明を容易にするために、図２に例示的基板２００を示す。この基盤は、たとえばプラグ２０２を有するメモリセルであり、メモリセルキャパシタプレート製造の土台として使えると考えられる。プラグ２０２はポリシリコン、タングステン、又はアルミニウム等の導電材料で作られ、接触するメモリセルキャパシタと電気的接触を有する。プラグ２０２は、酸化物又はその他の絶縁材料により作られると考えられる絶縁層２０４に囲まれている。ここで注意すべきなのは、この図のデバイスが、説明という目的だけのために最も単純化された形で描かれているということである。描かれている層の上や下、又は間に、さらに他の層が存在することもあり得る。また、描かれている層のすべてが必ず存在しなければならないわけではなく、一部又は全部を別の層で代用することもできる。ここに示され説明されているデバイスの層は、この技術に熟練した人には簡単に認識でき、化学気相成長法（ＣＶＤ）、プラズマ強化化学気相成長法（ＰＥＣＶＤ）、及びスパッタリング等の物理気相成長法（ＰＶＤ）を含む多くの適切かつ公知の堆積処理のいずれかを用いて製造できるものである。
【００１９】
図３は、図２の例示的基板２００の上に置かれた任意の境界層３０２を示す。境界層３０２はたとえば窒化チタン又は窒化シリコンで作られ、その上に置かれた層を除去するときにエッチングストップ層として機能する。エッチングストップ層としての目的は、エッチングの深さを均一に保ち、下の層が傷つかないようにすることである。
【００２０】
また、境界層３０２は拡散防止層としての役割を果たすこともある。たとえばプラチナ等の材料は、酸素とのいかなる化学反応にも抵抗力があるが、酸素を透過する。たとえば、プラチナ含有キャパシタプレートと、そのプレート間に強誘電性記憶素子のあるキャパシタが、基板２００の上面に置かれているとする。プラチナは酸素を透過するため、強誘電性材料の中の酸素がプラチナ含有キャパシタプレートを通って拡散し、導電プラグ２０２と反応して、導電プラグ２０２とプラチナ含有キャパシタプレートの間に酸化境界面を形成する可能性がある。その酸化物は絶縁膜となる可能性が高く、プラグ２０２とそれに隣接するプラチナ含有キャパシタプレートとの電気的接触を遮断することになる。この酸化物の形成により、メモリセルとメモリセルキャパシタとの電気的接触が事実上遮断される。境界層３０２が拡散防止層として存在すれば、強誘電性材料の中の酸素がプラチナに拡散するのを防ぎ、その結果、酸化絶縁膜の形成を防ぐ。
【００２１】
しかしながら、多くの機能があるにもかかわらず、境界層３０２は任意の層であり、本発明に不可欠なものではない。たとえば、プラグに使われている材料がエッチングしにくいもので、酸化絶縁膜を形成する可能性がない場合は、このような境界層は必要なくなる。
【００２２】
図４では、犠牲層４０２が境界層３０２の上に堆積されている。犠牲層４０２はたとえば酸化物で作られているとする。この工程の次に、図５に示すとおり犠牲層４０２に開口部５０２が作られる。開口部５０２は犠牲層４０２のパターニングとエッチングにより形成される。この形成方法は金属のパターニングとエッチングよりもクリーンで手間のかからない工程と考えられている。
【００２３】
図６は、プラチナ等の電極材料層を犠牲層４０２の上に堆積させ、開口部５０２の少なくとも一部をふさいで、電極材料層６０２を形成したあとの構造を示している。続いて、図７に示されているように、電極材料層７０２の一部を少なくとも犠牲層４０２の上面とほぼ同じ高さになるまで除去して、メモリセルキャパシタプレート７０２の上面を画定する。プラチナ等の電極材料層の除去は、化学的機械的研磨（ＣＭＰ）等の平坦化処理技術により完成される。次に、図８に示すとおり、犠牲層４０２を除去してメモリセルキャパシタプレート７０２を分離させる。
【００２４】
図８に示されているメモリセルキャパシタプレート７０２には鋭利な角部８０２があり、これが集中部分で強い電界を発生し、短絡を起こして機器の故障につながる危険がある。このような事態の発生を防ぐために、これらの鋭利な角部を丸くする工程を追加したほうが、より信頼性のあるデバイスの製造を達成するために有利になる。鋭利な角部を丸くするには、スパッタリングやプラズマエッチング等を行なう。これらの処理は犠牲層の除去などの目的も達成し、その結果、本発明を実行するのに必要な工程数を最小限にすることにより、本発明の手段を最大限に効果的にする。
【００２５】
図９では、強誘電性材料層９０２が、メモリセルキャパシタプレート７０２と、犠牲層４０２の除去により露出した下の基板の上に共形（ＣＯＮＦＯＲＭＡＬ）に堆積されている。強誘電性材料の堆積は、金属化学気相成長法（金属ＣＶＤ）や金属イオンプラズマエッチング等のさまざまな技術により行なわれる。
【００２６】
強誘電性材料層は静電容量記憶デバイスの構成部分として機能し、いくつかの形に形成することができる。前述のように共形に堆積させることもできるし、本発明においてメモリセルキャパシタプレートを形成するのと同じ形成方法で形成することもできる。この場合は、対応する強誘電性材料層のサイドウォールはライン９０４により画定される。また、強誘電性材料層は、強誘電性材料層を共形に堆積させることにより形成することもできる。この場合、次に下のメモリセルキャパシタプレート７０２との接触面から一定の距離以内にない強誘電性材料を除去して、対応する強誘電性材料層のサイドウォールはライン９０６により画定されることになる。強誘電性材料層の指定部分の除去は、マスキング材料でパターニングするとともに、これらの指定部分をエッチングすることにより達成される。
【００２７】
静電容量をさらに高めるためには、強誘電性材料層９０２で下のメモリセルキャパシタプレート７０２のサイドウォールを覆うほうが有利であり、特にサイドウォールが静電容量のおよそ５０パーセントに貢献する場合はそうである。これは、そのようなキャパシタ構造の縦横比が非常に高く、サイドウォールが構造全体の接触面のおよそ３分の２を占めることがあるという事実のためである。静電容量は、キャパシタプレートとキャパシタ記憶素子の表面間の接触を最大化することにより増すので、メモリセルキャパシタプレート７０２のサイドウォールを覆って共形に堆積された強誘電性材料層９０２のような強誘電性材料層が、おそらく静電容量を増すためにより有利な実施形態の１つとなるであろう。
【００２８】
図１０では、電極材料層１００２が強誘電性材料層９０２の上に共形に堆積され、第２のメモリセルキャパシタプレートを形成してキャパシタ構造全体を完成している。図１０に示されている例示的メモリセルキャパシタ構造は、本発明で説明されている形成方法を用いて下部のメモリセルキャパシタプレート７０２を形成し、続いて強誘電性材料層９０２を共形に堆積させたあと、電極材料層１００２を堆積させることで構成されている。また、この第２のメモリセルキャパシタプレートは、本発明の別の形成方法で形成することもできる。図１１と図１２は、本発明の他の実施形態に従って作られた例示的メモリセルキャパシタ構造を示している。
【００２９】
図１１に示されているキャパシタ１１００では、それぞれのキャパシタプレートとキャパシタ記憶素子が、個々のキャパシタプレートを製造するための本発明の形成方法を用いて作られている。この形成方法には小規模な変更が加えられているが、その変更とは、犠牲層の除去が、犠牲層で覆われた部分が作られた直後に行なわれるのではないというものである。現実には、すべての犠牲層の除去はキャパシタ構造のすべての部分が形成されるまで延期されるのである。この場合、強誘電性材料層１１０４がプラチナ層１１０６の間にはさまれたサンドイッチ構造ができる。それぞれのプラチナ層１１０６の鋭利な角部１１０８も、前述の図８に示されている第１のメモリセルキャパシタプレート７０２の鋭利な角部を丸くする形成方法により丸くすることができる。キャパシタ１１００は任意の保護層１１１０で覆われており、この保護層は、キャパシタ１１００が空気や水分やその他の環境中の不純物と相互作用を防ぐ防護壁としての機能を提供するために、他のキャパシタ構造でも使うことができる。
【００３０】
図１２は、本発明の形成方法に従って作られたプラチナ含有キャパシタプレート１２０２を含むキャパシタ１２００を示す。強誘電性材料層１２０４がプラチナ含有キャパシタプレート１２０２の上に共形に堆積され、続いてプラチナ含有キャパシタプレート１２０２の接触面から一定の距離以内にない強誘電性材料層１２０４の一部が除去される。これにより、強誘電性材料層１２０４がプラチナ含有キャパシタプレート１２０２のサイドウォール１２０６に接触するため、静電容量記憶デバイスを最大限にできる。さらに、プラチナ含有層１２０８が強誘電性材料層１２０４として残っている部分の上に共形に堆積され、キャパシタ構造が完成される。プラチナ含有層１２０６の上に任意の保護層を堆積させて防護壁とすることもできるが、説明を単純化するために図面には示していない。
【００３１】
上記の説明からわかるように、本発明は酸化物にさらされたあとも導電性を保つプラチナ等の材料を、ダマシン法を用いてキャパシタプレートを形成する形成方法を効果的に示している。たとえば、ルテニウムやイリジウム、その他の酸化物などの材料は、毒性材料を形成することがあり、揮発状態に置かれると有害な場合がある。犠牲層のエッチングによるこれらの材料のパターニングに重点を置くダマシン法を利用することで、これらの材料が揮発状態になるのを堆積工程だけに限定できるため、オペレータがこれらの材料にさらされる機会を減らすことができる。さらに、本発明の形成方法は、長年にわたって進歩してきたクリーンかつ技術的に優れた工程である酸化エッチングに有利な影響をもたらす。もし、これらの材料、つまりルテニウムやイリジウムやその他の酸化物が、これらの材料を直接エッチングすることによりキャパシタプレートのなかに形成されると、これらの材料からの生成物を蒸発させるためにより高い温度で処理しなければならなくなる。このような高温では集積化の選択肢が制限されたり、すでに作られた構造にダメージを与える危険が増したりする。ルテニウム、イリジウム、その他の酸化物などの材料に本発明の形成方法を用いると、そのような心配がなくなる。
【００３２】
本発明の別の例では、プラチナ含有プレートをダマシン法で形成する。プラチナは、もっと一般的に使われている銅等の金属と比べて堆積とＣＭＰが難しいと見なされているため、プラチナ含有構造の形成にダマシン法を用いるのは、普通は考えられないことである。実際には、プラチナは低い抵抗率と不揮発性のために非常に扱いにくい材料であるため使用を避けたいとさえ思われるかもしれない。しかしながら、不利な属性と見なされるものの中に、まさにプラチナのような材料を強誘電体等の特殊な誘電体材料とともに使えるようにする特性がある。
【００３３】
本発明のもう１つの利点は、プレートに使われる導電材料をエッチングする必要をなくし、その代わりに酸化物で作られる可能性の高い犠牲層にエッチング処理を用いることである。酸化物等の材料のエッチングは、プラチナ等の導電材料のエッチングよりもクリーンな処理である。酸化物のエッチング処理では、不揮発性でおそらく有毒な副産物の堆積が減少する結果となると考えられる。このために、プラズマ処理チャンバの洗浄がより危険の少ないものになり頻度も範囲も減らせると考えられる。チャンバの洗浄は些細な工程と、思われるかもしれないが、洗浄工程に費やす時間と財源で表される所有者のコストを画定する上で非常に重要な要素である。
【００３４】
以上、本発明が明確に理解されるようにかなり詳細に説明してきたが、特許請求の範囲内で一定の変更や修正がなされ得ることは明白であろう。たとえば、本発明は主にプラチナ含有プレートと強誘電性記憶素子とを有するメモリセルキャパシタ構造を用いて説明してきたが、本発明はこれらの材料の使用に限定されるものではなく、ＤＲＡＭ用に使われるようなメモリセルキャパシタ構造の使用に限定されるものでもない。たとえば、本発明の形成方法は、ここに示した例の中で説明されているもの以外の材料を使う場合にも適用可能であり、また、スマートカード等のＤＲＡＭ以外のデバイスの製造にも適用可能である。したがって、ここに示した実施形態は例示的かつ非限定的なものとして做されるべきであり、本発明はここに示された詳細に限定されるべきではなく、特許請求の範囲及びその等価物の範囲内で変形し得るものである。
【背景技術】
【０００１】
本発明は、半導体デバイスに関し、特に、酸素にさらされても絶縁膜を形成しない材料からメモリセルキャパシタプレートを製造するための改良された形成方法に関する。このような特性を有する材料としては、抗酸素材料、酸素にさらされると導電酸化物を形成する導電材料、又はメモリセルキャパシタデバイスに使われる導電酸化物そのものが含まれ得る。
【０００２】
半導体メーカは、半導体デバイスのサイズを最小限に保ちつつ、常に半導体の能力と性能を向上させなければならない。メモリセルやメモリセルキャパシタ構造等の集積回路デバイスの製造では、デバイスのサイズを小型に保つために、ほとんどの半導体メーカが個々のメモリデバイスの部品の寸法を最小限のものにする。この目的を達成するために、メーカはデバイスの中の部品の占める面積を減らすのに適した特性を有する他の材料を求める。しかしながら、これらの新しい材料に従来の製造工程を適用すると新たな問題が生じる。たとえば、強誘電性材料は高い誘電率や残留分極、及び低い飽和電圧等の優れた特性を示すため、これらの材料を利用することが半導体産業においてますます魅力ある手段となる。
【０００３】
これを実証する例が、強誘電性材料の高い誘電率によりセル体積あたりの静電容量が増加するＤＲＡＭ用のものに見ることができる。これによりＤＲＡＭのセルサイズが縮小できることになり、窒化シリコンやシリコン酸化物の誘電体を用いる現在使われているＤＲＡＭセルと比べて２０分の１にまで小型化することができる。さらに、残留分極により、たとえば強磁性体の磁区における状態記憶のような状態記憶も可能となる。こうした強誘電性材料の分極特性により、情報を磁性材料のように無限に記憶することができ、しかもその記憶を維持するために特定のフィールドや電圧を提供する必要がない。このため、強誘電材料は不揮発性メモリアレイの製造にきわめて適した材料となる。それだけでなく、強誘電性材料の示す低い飽和電圧により、これらの持久メモリアレイのさまざまなオペレーションが可能になり、とりわけおよそ３〜５ボルトという標準供給電圧を用いて状態をスイッチできるようになる。
【０００４】
強誘電性材料が望ましい特性を示す結晶構造になるためには、一般に高温で処理する必要があり、どの程度の強誘電性を示すかは、酸素をどのくらい使えるかにより決まる。それゆえ、一般に強誘電性材料は酸素を含む環境で堆積されるので、同じデバイスの中で使われる強誘電性材料と導電材料とが適合しないことがある。たとえば、１つのキャパシタ構造の中に強誘電性材料で作られたキャパシタ記憶素子と導電材料で作られたキャパシタプレートが含まれる場合がある。強誘電性材料が堆積される環境に存在する酸素は、キャパシタプレートの製造に使われた導電金属と反応して酸化物を形成する可能性がある。そして、ほとんどの酸化物には絶縁作用があるため、酸化物が形成される接触面で電気が遮断されて、キャパシタの特性にきわめて不利な影響が及ぶことになる。強誘電性薄膜を製造する酸素雰囲気では、キャパシタプレートの材料に厳しい条件が課され、キャパシタプレートは一般に酸素にきわめて反応しにくい材料で作られなければならない。強誘電性材料とともに使える材料に含まれうるのは、抗酸素材料、導電酸化物を形成する導電材料、又はメモリセルキャパシタデバイスに使われる導電酸化物そのものである。これらの材料に含まれる可能性のあるものの一部を挙げると、プラチナ、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウムがある。しかしながら、普通は使われないこれらの金属は従来のプラズマエッチング技術にあまり適さない。
【０００５】
たとえば、プラチナは比較的化学作用を起こしにくい材料であり、エッチングにあまり反応しない。図１はエッチングされたプラチナ含有層１００を示し、プラチナのエッチングにより生じる問題を説明するものである。プラチナ含有層１００は、望ましい構造を形成するために、多くの場合アルゴン等の希ガスでスパッタエッチングされている。スパッタリングによりプラチナイオンの一部が移動され、それらのイオンがチャンバウォールに着地せずにサイドウォール１０２にぶつかり、再びプラチナ含有層１００に戻る傾向がある。プラチナ含有層１００の上にあらかじめ配置されたフォトレジストマスクを除去すると、通常ベールと呼ばれる牙状の構造１０４が形成される。これらの構造は、リディポジット、フェンス、クラウン、イヤー等と呼ばれることもある。ベール１０４の突出の程度はプラチナ含有層１００の先細りの角度に反比例し、プラチナ含有層の断面が垂直に近くなるほどベールの突出は鋭くなる。しかしながら、先細りの角度が鋭くなりすぎてベールが形成されないほどになると、記憶密度が低下して効果がなくなるので、これらの用途には適さないことになる。
【０００６】
プラチナエッチングのこうした特徴には不利な点がたくさんある。プラチナ含有層１００の上面に突出するベール１０４は、その上に層を重ねられるような平らな面がない。それだけでなく、牙状の構造のベール１０４はこの構造に鋭利な先端をもたらし、その部分ではごく低い電圧でも非常に高い電界を生じる可能性があるので、ブレークダウンの危険がきわめて高くなる。より高度な記憶密度を実現するために望ましい形状は、おそらく断面角度が急な、すなわちより垂直に近い形で、しかもデバイスの故障を引き起こす恐れのある鋭利な突出がないメサ構造であろう。
【０００７】
したがって、酸素と反応して絶縁膜を形成することのない材料を使い、しかもそれらの材料のエッチングに伴う前述の問題を回避し得る、キャパシタプレートを製造するための改良された形成方法が望まれる。
【発明の概要】
【０００８】
このような目的並びにその他の目的を達成するため、また本発明の目的に従って、メモリセルキャパシタプレートとメモリセルキャパシタ構造を製造するための改良された形成方法が開示されている。本発明の一実施形態として、メモリセルキャパシタプレートの形成方法が開示されている。この形成方法では、最初に犠牲層を堆積させ、次にその犠牲層の中に開口部を形成する。そして酸素にさらされても相当の導電性を維持する相当導電性材料を含む電極材料層を、犠牲層の上面に堆積させ、開口部の少なくとも一部を充填するようにする。続いて、電極材料層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去することにより、メモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
【０００９】
本発明のもう１つの実施形態として、プラチナ含有メモリセルキャパシタプレートの形成方法が開示されている。この形成方法では、最初に犠牲層を堆積させ、次にその犠牲層の中に開口部を形成する。そしてプラチナ含有層を犠牲層の上面に堆積させて開口部の少なくとも一部を充填するようにする。続いて、プラチナ含有層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去することによりプラチナ含有メモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
【００１０】
本発明のさらに別の実施形態として、メモリセルキャパシタ構造の形成方法が開示されている。この形成方法では、最初に第１の犠牲層を堆積させ、次にその第１の犠牲層の中に第１の開口部を形成する。そして、酸素にさらされても相当の導電性を維持する相当導電性材料を含む第１の電極材料層を、第１の犠牲層の上面に堆積させて第１の開口部の少なくとも一部を充填するようにしたあと、第１の電極材料層の一部を少なくとも第１の犠牲層の上面とほぼ同じ高さになるまで除去することにより、第１のメモリセルキャパシタプレートの上面を画定する。次に、第２の犠牲層を堆積させて、その第２の犠牲層の中に第２の開口部を形成する。そして、誘電体層を第２の犠牲層の上面に堆積させて、第２の開口部の少なくとも一部を充填するようにして、この誘電体層が第１のメモリセルキャパシタプレートと電気的接触を有するようにする。さらに、誘電体層の一部を少なくとも第２の犠牲層の上面とほぼ同じ高さになるまで除去することによりメモリセルキャパシタ記憶素子の上面を画定し、続いて第１と第２の犠牲層を除去する。そして、第２のメモリセルキャパシタプレートをメモリセルキャパシタ記憶素子の上に形成する。
【００１１】
本発明のその他の特徴や利点は、本発明の原理を例示する添付図面を参照して、以下の詳細な説明から明らかになろう。
【図面の簡単な説明】
【００１２】
本発明は、添付図面の各図において例示的に示されているが、これらに限定されるものではない。各図において、理解を容易にするために、同一参照符号は、類似又は同一の要素を表す。
【図１】プラチナのエッチングで生じる問題を説明するため、エッチングされたプラチナ含有層を示す図である。
【図２】メモリセルキャパシタプレートの製造に使用可能な導電性プラグを有する例示的基板を示す図である。
【図３】図２の例示的基板の上に堆積される任意の境界層を示す図である。
【図４】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図５】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図６】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図７】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図８】本発明の第１の実施形態に従って、図３の構造の上に堆積される例示的メモリセルキャパシタプレートを形成する工程の流れを示す図である。
【図９】本発明の第２の実施形態に従って、図４〜８の工程の流れに続いて行われる工程であって、例示的メモリセルキャパシタ構造を図１０に示された完成状態になるように製造する工程の流れを示す図である。
【図１０】本発明の第２の実施形態に従って、図４〜８の工程の流れに続いて行われる工程であって、例示的メモリセルキャパシタ構造を図１０に示された完成状態になるように製造する工程の流れを示す図である。
【図１１】本発明の別の実施形態に従って製造される他の例示的メモリセルキャパシタ構造を示す図である。
【図１２】本発明の別の実施形態に従って製造される他の例示的メモリセルキャパシタ構造を示す図である。
【発明を実施するための形態】
【００１３】
ここで、添付図面に示した幾つかの好適な実施形態に基づき、本発明を詳細に説明する。以下の記述では、本発明が完全に理解されるように、多くの具体的な詳細が説明されている。しかしながら、当業者にとっては、これらの具体的な詳細の一部又は全部がなくても本発明を実行し得ることは明白であろう。また、本発明を不必要にわかりにくくしないように、公知の工程は詳細には説明していない。
【００１４】
本発明は、酸素にさらされても絶縁膜を形成しない導電材料を使って、メモリセルキャパシタ構造の中のメモリセルキャパシタプレートを製造する改良された形成方法に関する。これらの改良された形成方法には、これらの材料のエッチングは含まれておらず、実際には、これらの部品を製造するために提案されている形成方法には、一般にダマシン法として知られているエッチングとマスキングの連続工程が含まれている。ダマシン法では、絶縁膜の層に多数の開口部を作り、その開口部に、たとえばプラチナ等を充填し、それを絶縁膜の表面まで研磨して、望ましい金属パターンを形成する。
【００１５】
本発明によれば、酸素にさらされても相当の導電性を維持する相当導電性材料を使ってキャパシタプレートを形成する場合、化学反応を起こしにくいそのような材料のエッチングに伴う困難を避けるために、ダマシン法を用いてその材料を加工することにより製造する。本発明の１つの実施形態では、犠牲層を堆積工程により形成し、続いてその犠牲層に開口部を形成する。酸素にさらされて相当の導電性を維持する相当導電性材料を含む電極材料層を犠牲層の上面に堆積させ、開口部の少なくとも一部を充填するようにする。次に、電極材料層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去し、メモリセルキャパシタプレートの上面を画定する。それから犠牲層を除去し、相当導電性のメモリセルキャパシタプレートを露出させる。
【００１６】
本発明のもう１つの実施形態では、犠牲層を堆積工程により形成し、続いてその犠牲層に開口部を形成する。プラチナ含有層を犠牲層の上面に堆積させ、開口部の少なくとも一部を充填するようにする。その後、プラチナ含有層の一部を少なくとも犠牲層の上面とほぼ同じ高さになるまで除去し、プラチナ含有メモリセルキャパシタプレートの上面を画定する。それから犠牲層を除去し、プラチナ含有メモリセルキャパシタプレートを露出させる。
【００１７】
本発明のさらに別の実施形態では、第１の犠牲層を堆積工程により形成し、続いて第１の犠牲層に第１の開口部を形成する。酸素にさらされても相当の導電性を維持する相当導電性材料を含む第１の電極材料層を、第１の犠牲層の上面に堆積させ、第１の開口部の少なくとも一部を充填するようにする。次に、第１の電極材料層の一部を少なくとも第１の犠牲層の上面とほぼ同じ高さになるまで除去し、第１のメモリセルキャパシタプレートの上面を画定する。続いて、第２の犠牲層を第１のメモリセルキャパシタプレートの上面に堆積させ、第２の犠牲層の中に第２の開口部を形成する。そして、誘電体層を第２の犠牲層の上面に堆積させ、第２の開口部の少なくとも一部を充填するようにして、この誘電体層が第１のメモリセルキャパシタプレートと電気的接触を維持し得るようにする。その後、誘電体層の一部を少なくとも第２の犠牲層の上面とほぼ同じ高さになるまで除去することによりメモリセルキャパシタ記憶素子の上面を画定して、第１と第２の犠牲層を除去する。そして、第２のメモリセルキャパシタプレートをメモリセルキャパシタ記憶素子の上に形成し、メモリセルキャパシタ構造を完成する。
【００１８】
説明を容易にするために、図２に例示的基板２００を示す。この基盤は、たとえばプラグ２０２を有するメモリセルであり、メモリセルキャパシタプレート製造の土台として使えると考えられる。プラグ２０２はポリシリコン、タングステン、又はアルミニウム等の導電材料で作られ、接触するメモリセルキャパシタと電気的接触を有する。プラグ２０２は、酸化物又はその他の絶縁材料により作られると考えられる絶縁層２０４に囲まれている。ここで注意すべきなのは、この図のデバイスが、説明という目的だけのために最も単純化された形で描かれているということである。描かれている層の上や下、又は間に、さらに他の層が存在することもあり得る。また、描かれている層のすべてが必ず存在しなければならないわけではなく、一部又は全部を別の層で代用することもできる。ここに示され説明されているデバイスの層は、この技術に熟練した人には簡単に認識でき、化学気相成長法（ＣＶＤ）、プラズマ強化化学気相成長法（ＰＥＣＶＤ）、及びスパッタリング等の物理気相成長法（ＰＶＤ）を含む多くの適切かつ公知の堆積処理のいずれかを用いて製造できるものである。
【００１９】
図３は、図２の例示的基板２００の上に置かれた任意の境界層３０２を示す。境界層３０２はたとえば窒化チタン又は窒化シリコンで作られ、その上に置かれた層を除去するときにエッチングストップ層として機能する。エッチングストップ層としての目的は、エッチングの深さを均一に保ち、下の層が傷つかないようにすることである。
【００２０】
また、境界層３０２は拡散防止層としての役割を果たすこともある。たとえばプラチナ等の材料は、酸素とのいかなる化学反応にも抵抗力があるが、酸素を透過する。たとえば、プラチナ含有キャパシタプレートと、そのプレート間に強誘電性記憶素子のあるキャパシタが、基板２００の上面に置かれているとする。プラチナは酸素を透過するため、強誘電性材料の中の酸素がプラチナ含有キャパシタプレートを通って拡散し、導電プラグ２０２と反応して、導電プラグ２０２とプラチナ含有キャパシタプレートの間に酸化境界面を形成する可能性がある。その酸化物は絶縁膜となる可能性が高く、プラグ２０２とそれに隣接するプラチナ含有キャパシタプレートとの電気的接触を遮断することになる。この酸化物の形成により、メモリセルとメモリセルキャパシタとの電気的接触が事実上遮断される。境界層３０２が拡散防止層として存在すれば、強誘電性材料の中の酸素がプラチナに拡散するのを防ぎ、その結果、酸化絶縁膜の形成を防ぐ。
【００２１】
しかしながら、多くの機能があるにもかかわらず、境界層３０２は任意の層であり、本発明に不可欠なものではない。たとえば、プラグに使われている材料がエッチングしにくいもので、酸化絶縁膜を形成する可能性がない場合は、このような境界層は必要なくなる。
【００２２】
図４では、犠牲層４０２が境界層３０２の上に堆積されている。犠牲層４０２はたとえば酸化物で作られているとする。この工程の次に、図５に示すとおり犠牲層４０２に開口部５０２が作られる。開口部５０２は犠牲層４０２のパターニングとエッチングにより形成される。この形成方法は金属のパターニングとエッチングよりもクリーンで手間のかからない工程と考えられている。
【００２３】
図６は、プラチナ等の電極材料層を犠牲層４０２の上に堆積させ、開口部５０２の少なくとも一部をふさいで、電極材料層６０２を形成したあとの構造を示している。続いて、図７に示されているように、電極材料層７０２の一部を少なくとも犠牲層４０２の上面とほぼ同じ高さになるまで除去して、メモリセルキャパシタプレート７０２の上面を画定する。プラチナ等の電極材料層の除去は、化学的機械的研磨（ＣＭＰ）等の平坦化処理技術により完成される。次に、図８に示すとおり、犠牲層４０２を除去してメモリセルキャパシタプレート７０２を分離させる。
【００２４】
図８に示されているメモリセルキャパシタプレート７０２には鋭利な角部８０２があり、これが集中部分で強い電界を発生し、短絡を起こして機器の故障につながる危険がある。このような事態の発生を防ぐために、これらの鋭利な角部を丸くする工程を追加したほうが、より信頼性のあるデバイスの製造を達成するために有利になる。鋭利な角部を丸くするには、スパッタリングやプラズマエッチング等を行なう。これらの処理は犠牲層の除去などの目的も達成し、その結果、本発明を実行するのに必要な工程数を最小限にすることにより、本発明の手段を最大限に効果的にする。
【００２５】
図９では、強誘電性材料層９０２が、メモリセルキャパシタプレート７０２と、犠牲層４０２の除去により露出した下の基板の上に共形（ＣＯＮＦＯＲＭＡＬ）に堆積されている。強誘電性材料の堆積は、金属化学気相成長法（金属ＣＶＤ）や金属イオンプラズマエッチング等のさまざまな技術により行なわれる。
【００２６】
強誘電性材料層は静電容量記憶デバイスの構成部分として機能し、いくつかの形に形成することができる。前述のように共形に堆積させることもできるし、本発明においてメモリセルキャパシタプレートを形成するのと同じ形成方法で形成することもできる。この場合は、対応する強誘電性材料層のサイドウォールはライン９０４により画定される。また、強誘電性材料層は、強誘電性材料層を共形に堆積させることにより形成することもできる。この場合、次に下のメモリセルキャパシタプレート７０２との接触面から一定の距離以内にない強誘電性材料を除去して、対応する強誘電性材料層のサイドウォールはライン９０６により画定されることになる。強誘電性材料層の指定部分の除去は、マスキング材料でパターニングするとともに、これらの指定部分をエッチングすることにより達成される。
【００２７】
静電容量をさらに高めるためには、強誘電性材料層９０２で下のメモリセルキャパシタプレート７０２のサイドウォールを覆うほうが有利であり、特にサイドウォールが静電容量のおよそ５０パーセントに貢献する場合はそうである。これは、そのようなキャパシタ構造の縦横比が非常に高く、サイドウォールが構造全体の接触面のおよそ３分の２を占めることがあるという事実のためである。静電容量は、キャパシタプレートとキャパシタ記憶素子の表面間の接触を最大化することにより増すので、メモリセルキャパシタプレート７０２のサイドウォールを覆って共形に堆積された強誘電性材料層９０２のような強誘電性材料層が、おそらく静電容量を増すためにより有利な実施形態の１つとなるであろう。
【００２８】
図１０では、電極材料層１００２が強誘電性材料層９０２の上に共形に堆積され、第２のメモリセルキャパシタプレートを形成してキャパシタ構造全体を完成している。図１０に示されている例示的メモリセルキャパシタ構造は、本発明で説明されている形成方法を用いて下部のメモリセルキャパシタプレート７０２を形成し、続いて強誘電性材料層９０２を共形に堆積させたあと、電極材料層１００２を堆積させることで構成されている。また、この第２のメモリセルキャパシタプレートは、本発明の別の形成方法で形成することもできる。図１１と図１２は、本発明の他の実施形態に従って作られた例示的メモリセルキャパシタ構造を示している。
【００２９】
図１１に示されているキャパシタ１１００では、それぞれのキャパシタプレートとキャパシタ記憶素子が、個々のキャパシタプレートを製造するための本発明の形成方法を用いて作られている。この形成方法には小規模な変更が加えられているが、その変更とは、犠牲層の除去が、犠牲層で覆われた部分が作られた直後に行なわれるのではないというものである。現実には、すべての犠牲層の除去はキャパシタ構造のすべての部分が形成されるまで延期されるのである。この場合、強誘電性材料層１１０４がプラチナ層１１０６の間にはさまれたサンドイッチ構造ができる。それぞれのプラチナ層１１０６の鋭利な角部１１０８も、前述の図８に示されている第１のメモリセルキャパシタプレート７０２の鋭利な角部を丸くする形成方法により丸くすることができる。キャパシタ１１００は任意の保護層１１１０で覆われており、この保護層は、キャパシタ１１００が空気や水分やその他の環境中の不純物と相互作用を防ぐ防護壁としての機能を提供するために、他のキャパシタ構造でも使うことができる。
【００３０】
図１２は、本発明の形成方法に従って作られたプラチナ含有キャパシタプレート１２０２を含むキャパシタ１２００を示す。強誘電性材料層１２０４がプラチナ含有キャパシタプレート１２０２の上に共形に堆積され、続いてプラチナ含有キャパシタプレート１２０２の接触面から一定の距離以内にない強誘電性材料層１２０４の一部が除去される。これにより、強誘電性材料層１２０４がプラチナ含有キャパシタプレート１２０２のサイドウォール１２０６に接触するため、静電容量記憶デバイスを最大限にできる。さらに、プラチナ含有層１２０８が強誘電性材料層１２０４として残っている部分の上に共形に堆積され、キャパシタ構造が完成される。プラチナ含有層１２０６の上に任意の保護層を堆積させて防護壁とすることもできるが、説明を単純化するために図面には示していない。
【００３１】
上記の説明からわかるように、本発明は酸化物にさらされたあとも導電性を保つプラチナ等の材料を、ダマシン法を用いてキャパシタプレートを形成する形成方法を効果的に示している。たとえば、ルテニウムやイリジウム、その他の酸化物などの材料は、毒性材料を形成することがあり、揮発状態に置かれると有害な場合がある。犠牲層のエッチングによるこれらの材料のパターニングに重点を置くダマシン法を利用することで、これらの材料が揮発状態になるのを堆積工程だけに限定できるため、オペレータがこれらの材料にさらされる機会を減らすことができる。さらに、本発明の形成方法は、長年にわたって進歩してきたクリーンかつ技術的に優れた工程である酸化エッチングに有利な影響をもたらす。もし、これらの材料、つまりルテニウムやイリジウムやその他の酸化物が、これらの材料を直接エッチングすることによりキャパシタプレートのなかに形成されると、これらの材料からの生成物を蒸発させるためにより高い温度で処理しなければならなくなる。このような高温では集積化の選択肢が制限されたり、すでに作られた構造にダメージを与える危険が増したりする。ルテニウム、イリジウム、その他の酸化物などの材料に本発明の形成方法を用いると、そのような心配がなくなる。
【００３２】
本発明の別の例では、プラチナ含有プレートをダマシン法で形成する。プラチナは、もっと一般的に使われている銅等の金属と比べて堆積とＣＭＰが難しいと見なされているため、プラチナ含有構造の形成にダマシン法を用いるのは、普通は考えられないことである。実際には、プラチナは低い抵抗率と不揮発性のために非常に扱いにくい材料であるため使用を避けたいとさえ思われるかもしれない。しかしながら、不利な属性と見なされるものの中に、まさにプラチナのような材料を強誘電体等の特殊な誘電体材料とともに使えるようにする特性がある。
【００３３】
本発明のもう１つの利点は、プレートに使われる導電材料をエッチングする必要をなくし、その代わりに酸化物で作られる可能性の高い犠牲層にエッチング処理を用いることである。酸化物等の材料のエッチングは、プラチナ等の導電材料のエッチングよりもクリーンな処理である。酸化物のエッチング処理では、不揮発性でおそらく有毒な副産物の堆積が減少する結果となると考えられる。このために、プラズマ処理チャンバの洗浄がより危険の少ないものになり頻度も範囲も減らせると考えられる。チャンバの洗浄は些細な工程と、思われるかもしれないが、洗浄工程に費やす時間と財源で表される所有者のコストを画定する上で非常に重要な要素である。
【００３４】
以上、本発明が明確に理解されるようにかなり詳細に説明してきたが、特許請求の範囲内で一定の変更や修正がなされ得ることは明白であろう。たとえば、本発明は主にプラチナ含有プレートと強誘電性記憶素子とを有するメモリセルキャパシタ構造を用いて説明してきたが、本発明はこれらの材料の使用に限定されるものではなく、ＤＲＡＭ用に使われるようなメモリセルキャパシタ構造の使用に限定されるものでもない。たとえば、本発明の形成方法は、ここに示した例の中で説明されているもの以外の材料を使う場合にも適用可能であり、また、スマートカード等のＤＲＡＭ以外のデバイスの製造にも適用可能である。したがって、ここに示した実施形態は例示的かつ非限定的なものとして做されるべきであり、本発明はここに示された詳細に限定されるべきではなく、特許請求の範囲及びその等価物の範囲内で変形し得るものである。
【特許請求の範囲】
【請求項１】
メモリセルキャパシタプレートの形成方法であって、
犠牲層を堆積させる工程と、
前記犠牲層内に開口部を形成する工程と、
前記犠牲層の上面上に、酸素にさらされても相当の導電性を維持する相当導電性材料を含む電極材料層を堆積させるとともに、前記開口部を少なくとも部分的に充填する工程と、
前記メモリセルキャパシタプレートの上面を画定するために、前記電極材料層の一部を少なくとも前記犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
前記犠牲層を除去する工程と、
を備える形成方法。
【請求項２】
請求項１記載の形成方法であって、
前記電極材料層はプラチナを含む、形成方法。
【請求項３】
請求項１記載の形成方法であって、
前記電極材料層は、ルテニウムと、酸化ルテニウムと、イリジウムと、酸化イリジウムとのうちのいずれか１つを含む、形成方法。
【請求項４】
請求項１記載の形成方法であって、
前記メモリセルキャパシタプレートの上面は、複数の鋭利な角部を有し、
前記形成方法は、さらに、前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程を備える、形成方法。
【請求項５】
請求項４記載の形成方法であって、
前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、スパッタリング処理により達成される、形成方法。
【請求項６】
請求項４記載の形成方法であって、
前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、プラズマエッチング処理により達成される、形成方法。
【請求項７】
請求項４記載の形成方法であって、
前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程の達成に用いられる工程は、前記犠牲層の除去の効果をも奏する、形成方法。
【請求項８】
メモリセルキャパシタの形成方法であって、
請求項１記載の形成方法を用いて第１のキャパシタプレートを形成する工程と、
前記第１のキャパシタプレート上に記憶素子を形成する工程と、
前記記憶素子上に第２のキャパシタプレートを形成する工程と、
を備える形成方法。
【請求項９】
請求項８記載の形成方法であって、
前記記憶素子は、前記メモリセルキャパシタプレートが前記記憶素子により置き換えられ、前記電極材料層が誘電体層により置き換えられた請求項１記載の形成方法により形成され、
前記記憶素子は、前記第１のキャパシタプレートとの電気的接触を維持する、形成方法。
【請求項１０】
請求項８記載の形成方法であって、
前記記憶素子は、誘電体層の共形な堆積により形成される、形成方法。
【請求項１１】
請求項８記載の形成方法であって、
前記記憶素子は、強誘電性材料を含む形成方法。
【請求項１２】
請求項８記載の形成方法であって、
前記第２のキャパシタプレートは、請求項１記載の形成方法で形成され、
前記第２のキャパシタプレートの前記形成は、前記記憶素子との電気的接触を維持する、形成方法。
【請求項１３】
請求項８記載の形成方法であって、
前記第２のキャパシタプレートは、電極材料層の共形な堆積により形成される、形成方法。
【請求項１４】
請求項８記載の形成方法であって、
前記第２のキャパシタプレートは、プラチナと、ルテニウムと、酸化ルテニウムと、イリジウムと、酸化イリジウムとのうちのいずれか１つを含む、形成方法。
【請求項１５】
請求項８記載の形成方法であって、さらに、
前記メモリセルキャパシタ上に封止材料層を堆積させる工程を備える、形成方法。
【請求項１６】
請求項１記載の形成方法であって、
前記メモリセルキャパシタプレートは、基板上に配設される、形成方法。
【請求項１７】
請求項１６記載の形成方法であって、さらに、
前記基板上に境界層を堆積させる工程を備える、形成方法。
【請求項１８】
請求項１７記載の形成方法であって、
前記境界層は、エッチングストップ層として機能する、形成方法。
【請求項１９】
請求項１７記載の形成方法であって、
前記境界層が拡散防止層として機能する、形成方法。
【請求項２０】
請求項１７記載の形成方法であって、
前記境界層は、窒化チタンと窒化シリコンのうちの一方を含む、形成方法。
【請求項２１】
請求項１６記載の形成方法であって、
前記基板は、導電プラグを有し、
前記導電プラグは、絶縁材料により囲まれている、形成方法。
【請求項２２】
請求項１記載の形成方法であって、
前記犠牲層は、酸化物層である形成方法。
【請求項２３】
請求項１記載の形成方法であって、
前記電極材料層の一部を除去する工程は、平坦化処理により達成される、形成方法。
【請求項２４】
請求項２３記載の形成方法であって、
前記平坦化処理は、化学的機械的研磨（ＣＭＰ）である、形成方法。
【請求項２５】
請求項１記載の形成方法であって、
前記キャパシタプレートは、スマートカードの製造に使用される、形成方法。
【請求項２６】
請求項１記載の形成方法であって、
前記キャパシタプレートは、ＤＲＡＭの製造に使用される形成方法。
【請求項２７】
プラチナ含有メモリセルキャパシタプレートの形成方法であって、
犠牲層を堆積させる工程と、
前記犠牲層内に開口部を形成する工程と、
前記犠牲層の上面にプラチナ含有層を堆積させるとともに、前記開口部を少なくとも部分的に充填する工程と、
前記プラチナ含有メモリセルキャパシタプレートの上面を画定するために、前記プラチナ含有層の一部を少なくとも前記犠牲層の上面とほぼ同じ高さになるまで除去する工程と、
前記犠牲層を除去する工程と、
を備える形成方法。
【請求項２８】
請求項２７記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートの前記上面は、複数の鋭利な角部を有し、
前記形成方法は、さらに、前記プラチナ含有メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程を備える、形成方法。
【請求項２９】
請求項２８記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、スパッタリング処理により達成される、形成方法。
【請求項３０】
請求項２８記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートの前記複数の鋭利な角部を丸くする工程は、プラズマエッチング処理により達成される、形成方法。
【請求項３１】
請求項２８記載の形成方法であって、
前記複数の鋭利な角部の丸み付けの達成に用いられる工程は、前記犠牲層の除去の効果をも奏する、形成方法。
【請求項３２】
メモリセルキャパシタの形成方法であって、
請求項２７記載の形成方法を用いて第１のプラチナ含有キャパシタプレートを形成する工程と、
前記第１のプラチナ含有キャパシタプレート上に記憶素子を形成する工程と、
前記記憶素子上に第２のプラチナ含有キャパシタプレートを形成する工程と、
を備える形成方法。
【請求項３３】
請求項３１記載の形成方法であって、
前記記憶素子は、前記メモリセルキャパシタプレートが前記記憶素子により置き換えられ、前記プラチナ含有層が誘電体層により置き換えられた請求項２７記載の形成方法で形成され、
前記記憶素子は、前記第１のキャパシタプレートとの電気的接触を維持する、形成方法。
【請求項３４】
請求項３１記載の形成方法であって、
前記記憶素子は、誘電体層の共形な堆積により形成される、形成方法。
【請求項３５】
請求項３１記載の形成方法であって、
前記記憶素子は、強誘電性材料を含む形成方法。
【請求項３６】
請求項３１記載の形成方法であって、
前記第２のプラチナ含有キャパシタプレートは、請求項２７記載の形成方法で形成されるとともに、前記記憶素子との電気的接触を維持する、形成方法。
【請求項３７】
請求項３１記載の形成方法であって、
前記第２のプラチナ含有キャパシタプレートは、プラチナ含有層の共形な堆積により形成される、形成方法。
【請求項３８】
請求項３１記載の形成方法であって、さらに、
前記メモリセルキャパシタ上に封止材料層を堆積させる工程を備える、形成方法。
【請求項３９】
請求項２７記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートは、基板上に配設される、形成方法。
【請求項４０】
請求項３９記載の形成方法であって、さらに、
前記基板上に境界層を堆積させる工程を備える、形成方法。
【請求項４１】
請求項４０記載の形成方法であって、
前記境界層は、エッチングストップ層として機能する、形成方法。
【請求項４２】
請求項４０記載の形成方法であって、
前記境界層は、拡散防止層として機能する、形成方法。
【請求項４３】
請求項４０記載の形成方法であって、
前記境界層は、窒化チタンと窒化シリコンのうちのいずれか一方を含む、形成方法。
【請求項４４】
請求項３９記載の形成方法であって、
前記基板は導電プラグを有し、
前記導電プラグは、絶縁材料により囲まれている、形成方法。
【請求項４５】
請求項２７記載の形成方法であって、
前記犠牲層は酸化物層である、形成方法。
【請求項４６】
請求項２７記載の形成方法であって、
前記電極材料層の前記一部を除去する前記工程は、平坦化処理により達成される、形成方法。
【請求項４７】
請求項４６記載の形成方法であって、
前記平坦化処理は、化学的機械的研磨（ＣＭＰ）である、形成方法。
【請求項４８】
請求項２７記載の形成方法であって、
前記キャパシタプレートは、スマートカードの製造に使用される、形成方法。
【請求項４９】
請求項２７記載の形成方法であって、
前記キャパシタプレートは、ＤＲＡＭの製造に使用される、形成方法。
【請求項５０】
メモリセルキャパシタ構造の形成方法であって、
第１の犠牲層を堆積させる工程と、
前記第１の犠牲層内に第１の開口部を形成する工程と、
酸素にさらされても相当の導電性を維持する相当導電性材料を含む第１の電極材料層を前記第１の犠牲層の上面上に堆積させるとともに、前記第１の開口部を少なくとも部分的に充填する工程と、
第１のメモリセルキャパシタプレートの上面を画定するために、前記第１の電極材料層の一部を少なくとも前記第１の犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
第２の犠牲層を堆積させる工程と、
前記第２の犠牲層内に第２の開口部を形成する工程と、
前記第２の犠牲層の上面上に誘電体層を堆積させて前記第２の開口部を少なくとも部分的に充填するとともに、前記誘電体層が前記第１のメモリセルキャパシタプレートと電気的接触を有するようにする工程と、
メモリセルキャパシタ記憶素子の上面を画定するために、前記誘電体層の一部を少なくとも前記第２の犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
前記第２の犠牲層を除去する工程と、
前記第１の犠牲層を除去する工程と、
前記メモリセルキャパシタ記憶素子上に第２のメモリセルキャパシタプレートを形成する工程と、
を備える形成方法。
【請求項５１】
請求項５０記載の形成方法であって、
前記耐酸素の導電材料がプラチナと、ルテニウムと、酸化ルテニウムと、イリジウムと、酸化イリジウムとのうちのいずれか１つを含む、形成方法。
【請求項５２】
請求項５０記載の形成方法であって、
前記第２のメモリセルキャパシタプレートは、前記メモリセルキャパシタ記憶素子上に、耐酸素の導電材料を含む第２の電極材料層を共形に堆積させることにより形成される、形成方法。
【請求項５３】
請求項５０記載の形成方法であって、
前記第２のメモリセルキャパシタプレートを形成する工程は、前記第１および前記第２の犠牲層を除去する前記工程の前に行なわれるとともに、
第３の犠牲層を堆積させる工程と、
前記第３の犠牲層内に第３の開口部を形成する工程と、
酸素にさらされても相当の導電性を維持する相当導電性材料を含む第２の電極材料層を前記第３の犠牲層上に堆積させ、前記第３の開口部を少なくとも部分的に充填するとともに、前記第２の電極材料層が前記メモリセルキャパシタ記憶素子と電気的接触を有するようにする工程と、
前記第２のメモリセルキャパシタプレートの上面を画定するために、前記第２の電極材料層の一部を少なくとも前記第３の犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
前記第３の犠牲層を除去する工程と、
を含む形成方法。
【請求項５４】
請求項５０記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの上面は、複数の鋭利な角部を有し、
前記形成方法は、さらに、前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程を備える、形成方法。
【請求項５５】
請求項５４記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める前記工程は、スパッタリング処理により達成される、形成方法。
【請求項５６】
請求項５４記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、プラズマエッチング処理により達成される、形成方法。
【請求項５７】
請求項５４記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程の達成に用いられる工程は、前記第１の犠牲層の除去の効果をも奏する、形成方法。
【請求項５８】
請求項５０記載の形成方法であって、
前記メモリセルキャパシタ構造は、スマートカードの製造に使用される、形成方法。
【請求項５９】
請求項５０記載の形成方法であって、
前記メモリセルキャパシタ構造は、ＤＲＡＭの製造に使用される、形成方法。
【請求項６０】
請求項５０記載の形成方法であって、さらに、
前記メモリセルキャパシタ構造上に封止材料層を堆積させる工程を備える、形成方法。
【請求項６１】
請求項５０記載の形成方法であって、
前記メモリセルキャパシタ構造は、基板上に配設される、形成方法。
【請求項６２】
請求項６１記載の形成方法であって、さらに、
前記基板上に境界層を堆積させる工程を備える、形成方法。
【請求項６３】
請求項６２記載の形成方法であって、
前記境界層は、エッチングストップ層として機能する、形成方法。
【請求項６４】
請求項６２記載の形成方法であって、
前記境界層は、拡散防止層として機能する、形成方法。
【請求項６５】
請求項６２記載の形成方法であって、
前記境界層は、窒化チタンと窒化シリコンのうちのいずれか一方を含む、形成方法。
【請求項６６】
請求項５０記載の形成方法であって、
前記電極材料層の一部を除去する工程は、平坦化処理により達成される、形成方法。
【請求項６７】
請求項６６記載の形成方法であって、
前記平坦化処理は、化学的機械的研磨（ＣＭＰ）である、形成方法。
【請求項６８】
請求項５０記載の形成方法であって、
前記誘電体層は、強誘電性材料を含む、形成方法。
【請求項１】
メモリセルキャパシタプレートの形成方法であって、
犠牲層を堆積させる工程と、
前記犠牲層内に開口部を形成する工程と、
前記犠牲層の上面上に、酸素にさらされても相当の導電性を維持する相当導電性材料を含む電極材料層を堆積させるとともに、前記開口部を少なくとも部分的に充填する工程と、
前記メモリセルキャパシタプレートの上面を画定するために、前記電極材料層の一部を少なくとも前記犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
前記犠牲層を除去する工程と、
を備える形成方法。
【請求項２】
請求項１記載の形成方法であって、
前記電極材料層はプラチナを含む、形成方法。
【請求項３】
請求項１記載の形成方法であって、
前記電極材料層は、ルテニウムと、酸化ルテニウムと、イリジウムと、酸化イリジウムとのうちのいずれか１つを含む、形成方法。
【請求項４】
請求項１記載の形成方法であって、
前記メモリセルキャパシタプレートの上面は、複数の鋭利な角部を有し、
前記形成方法は、さらに、前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程を備える、形成方法。
【請求項５】
請求項４記載の形成方法であって、
前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、スパッタリング処理により達成される、形成方法。
【請求項６】
請求項４記載の形成方法であって、
前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、プラズマエッチング処理により達成される、形成方法。
【請求項７】
請求項４記載の形成方法であって、
前記メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程の達成に用いられる工程は、前記犠牲層の除去の効果をも奏する、形成方法。
【請求項８】
メモリセルキャパシタの形成方法であって、
請求項１記載の形成方法を用いて第１のキャパシタプレートを形成する工程と、
前記第１のキャパシタプレート上に記憶素子を形成する工程と、
前記記憶素子上に第２のキャパシタプレートを形成する工程と、
を備える形成方法。
【請求項９】
請求項８記載の形成方法であって、
前記記憶素子は、前記メモリセルキャパシタプレートが前記記憶素子により置き換えられ、前記電極材料層が誘電体層により置き換えられた請求項１記載の形成方法により形成され、
前記記憶素子は、前記第１のキャパシタプレートとの電気的接触を維持する、形成方法。
【請求項１０】
請求項８記載の形成方法であって、
前記記憶素子は、誘電体層の共形な堆積により形成される、形成方法。
【請求項１１】
請求項８記載の形成方法であって、
前記記憶素子は、強誘電性材料を含む形成方法。
【請求項１２】
請求項８記載の形成方法であって、
前記第２のキャパシタプレートは、請求項１記載の形成方法で形成され、
前記第２のキャパシタプレートの前記形成は、前記記憶素子との電気的接触を維持する、形成方法。
【請求項１３】
請求項８記載の形成方法であって、
前記第２のキャパシタプレートは、電極材料層の共形な堆積により形成される、形成方法。
【請求項１４】
請求項８記載の形成方法であって、
前記第２のキャパシタプレートは、プラチナと、ルテニウムと、酸化ルテニウムと、イリジウムと、酸化イリジウムとのうちのいずれか１つを含む、形成方法。
【請求項１５】
請求項８記載の形成方法であって、さらに、
前記メモリセルキャパシタ上に封止材料層を堆積させる工程を備える、形成方法。
【請求項１６】
請求項１記載の形成方法であって、
前記メモリセルキャパシタプレートは、基板上に配設される、形成方法。
【請求項１７】
請求項１６記載の形成方法であって、さらに、
前記基板上に境界層を堆積させる工程を備える、形成方法。
【請求項１８】
請求項１７記載の形成方法であって、
前記境界層は、エッチングストップ層として機能する、形成方法。
【請求項１９】
請求項１７記載の形成方法であって、
前記境界層が拡散防止層として機能する、形成方法。
【請求項２０】
請求項１７記載の形成方法であって、
前記境界層は、窒化チタンと窒化シリコンのうちの一方を含む、形成方法。
【請求項２１】
請求項１６記載の形成方法であって、
前記基板は、導電プラグを有し、
前記導電プラグは、絶縁材料により囲まれている、形成方法。
【請求項２２】
請求項１記載の形成方法であって、
前記犠牲層は、酸化物層である形成方法。
【請求項２３】
請求項１記載の形成方法であって、
前記電極材料層の一部を除去する工程は、平坦化処理により達成される、形成方法。
【請求項２４】
請求項２３記載の形成方法であって、
前記平坦化処理は、化学的機械的研磨（ＣＭＰ）である、形成方法。
【請求項２５】
請求項１記載の形成方法であって、
前記キャパシタプレートは、スマートカードの製造に使用される、形成方法。
【請求項２６】
請求項１記載の形成方法であって、
前記キャパシタプレートは、ＤＲＡＭの製造に使用される形成方法。
【請求項２７】
プラチナ含有メモリセルキャパシタプレートの形成方法であって、
犠牲層を堆積させる工程と、
前記犠牲層内に開口部を形成する工程と、
前記犠牲層の上面にプラチナ含有層を堆積させるとともに、前記開口部を少なくとも部分的に充填する工程と、
前記プラチナ含有メモリセルキャパシタプレートの上面を画定するために、前記プラチナ含有層の一部を少なくとも前記犠牲層の上面とほぼ同じ高さになるまで除去する工程と、
前記犠牲層を除去する工程と、
を備える形成方法。
【請求項２８】
請求項２７記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートの前記上面は、複数の鋭利な角部を有し、
前記形成方法は、さらに、前記プラチナ含有メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程を備える、形成方法。
【請求項２９】
請求項２８記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、スパッタリング処理により達成される、形成方法。
【請求項３０】
請求項２８記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートの前記複数の鋭利な角部を丸くする工程は、プラズマエッチング処理により達成される、形成方法。
【請求項３１】
請求項２８記載の形成方法であって、
前記複数の鋭利な角部の丸み付けの達成に用いられる工程は、前記犠牲層の除去の効果をも奏する、形成方法。
【請求項３２】
メモリセルキャパシタの形成方法であって、
請求項２７記載の形成方法を用いて第１のプラチナ含有キャパシタプレートを形成する工程と、
前記第１のプラチナ含有キャパシタプレート上に記憶素子を形成する工程と、
前記記憶素子上に第２のプラチナ含有キャパシタプレートを形成する工程と、
を備える形成方法。
【請求項３３】
請求項３１記載の形成方法であって、
前記記憶素子は、前記メモリセルキャパシタプレートが前記記憶素子により置き換えられ、前記プラチナ含有層が誘電体層により置き換えられた請求項２７記載の形成方法で形成され、
前記記憶素子は、前記第１のキャパシタプレートとの電気的接触を維持する、形成方法。
【請求項３４】
請求項３１記載の形成方法であって、
前記記憶素子は、誘電体層の共形な堆積により形成される、形成方法。
【請求項３５】
請求項３１記載の形成方法であって、
前記記憶素子は、強誘電性材料を含む形成方法。
【請求項３６】
請求項３１記載の形成方法であって、
前記第２のプラチナ含有キャパシタプレートは、請求項２７記載の形成方法で形成されるとともに、前記記憶素子との電気的接触を維持する、形成方法。
【請求項３７】
請求項３１記載の形成方法であって、
前記第２のプラチナ含有キャパシタプレートは、プラチナ含有層の共形な堆積により形成される、形成方法。
【請求項３８】
請求項３１記載の形成方法であって、さらに、
前記メモリセルキャパシタ上に封止材料層を堆積させる工程を備える、形成方法。
【請求項３９】
請求項２７記載の形成方法であって、
前記プラチナ含有メモリセルキャパシタプレートは、基板上に配設される、形成方法。
【請求項４０】
請求項３９記載の形成方法であって、さらに、
前記基板上に境界層を堆積させる工程を備える、形成方法。
【請求項４１】
請求項４０記載の形成方法であって、
前記境界層は、エッチングストップ層として機能する、形成方法。
【請求項４２】
請求項４０記載の形成方法であって、
前記境界層は、拡散防止層として機能する、形成方法。
【請求項４３】
請求項４０記載の形成方法であって、
前記境界層は、窒化チタンと窒化シリコンのうちのいずれか一方を含む、形成方法。
【請求項４４】
請求項３９記載の形成方法であって、
前記基板は導電プラグを有し、
前記導電プラグは、絶縁材料により囲まれている、形成方法。
【請求項４５】
請求項２７記載の形成方法であって、
前記犠牲層は酸化物層である、形成方法。
【請求項４６】
請求項２７記載の形成方法であって、
前記電極材料層の前記一部を除去する前記工程は、平坦化処理により達成される、形成方法。
【請求項４７】
請求項４６記載の形成方法であって、
前記平坦化処理は、化学的機械的研磨（ＣＭＰ）である、形成方法。
【請求項４８】
請求項２７記載の形成方法であって、
前記キャパシタプレートは、スマートカードの製造に使用される、形成方法。
【請求項４９】
請求項２７記載の形成方法であって、
前記キャパシタプレートは、ＤＲＡＭの製造に使用される、形成方法。
【請求項５０】
メモリセルキャパシタ構造の形成方法であって、
第１の犠牲層を堆積させる工程と、
前記第１の犠牲層内に第１の開口部を形成する工程と、
酸素にさらされても相当の導電性を維持する相当導電性材料を含む第１の電極材料層を前記第１の犠牲層の上面上に堆積させるとともに、前記第１の開口部を少なくとも部分的に充填する工程と、
第１のメモリセルキャパシタプレートの上面を画定するために、前記第１の電極材料層の一部を少なくとも前記第１の犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
第２の犠牲層を堆積させる工程と、
前記第２の犠牲層内に第２の開口部を形成する工程と、
前記第２の犠牲層の上面上に誘電体層を堆積させて前記第２の開口部を少なくとも部分的に充填するとともに、前記誘電体層が前記第１のメモリセルキャパシタプレートと電気的接触を有するようにする工程と、
メモリセルキャパシタ記憶素子の上面を画定するために、前記誘電体層の一部を少なくとも前記第２の犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
前記第２の犠牲層を除去する工程と、
前記第１の犠牲層を除去する工程と、
前記メモリセルキャパシタ記憶素子上に第２のメモリセルキャパシタプレートを形成する工程と、
を備える形成方法。
【請求項５１】
請求項５０記載の形成方法であって、
前記耐酸素の導電材料がプラチナと、ルテニウムと、酸化ルテニウムと、イリジウムと、酸化イリジウムとのうちのいずれか１つを含む、形成方法。
【請求項５２】
請求項５０記載の形成方法であって、
前記第２のメモリセルキャパシタプレートは、前記メモリセルキャパシタ記憶素子上に、耐酸素の導電材料を含む第２の電極材料層を共形に堆積させることにより形成される、形成方法。
【請求項５３】
請求項５０記載の形成方法であって、
前記第２のメモリセルキャパシタプレートを形成する工程は、前記第１および前記第２の犠牲層を除去する前記工程の前に行なわれるとともに、
第３の犠牲層を堆積させる工程と、
前記第３の犠牲層内に第３の開口部を形成する工程と、
酸素にさらされても相当の導電性を維持する相当導電性材料を含む第２の電極材料層を前記第３の犠牲層上に堆積させ、前記第３の開口部を少なくとも部分的に充填するとともに、前記第２の電極材料層が前記メモリセルキャパシタ記憶素子と電気的接触を有するようにする工程と、
前記第２のメモリセルキャパシタプレートの上面を画定するために、前記第２の電極材料層の一部を少なくとも前記第３の犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、
前記第３の犠牲層を除去する工程と、
を含む形成方法。
【請求項５４】
請求項５０記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの上面は、複数の鋭利な角部を有し、
前記形成方法は、さらに、前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程を備える、形成方法。
【請求項５５】
請求項５４記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める前記工程は、スパッタリング処理により達成される、形成方法。
【請求項５６】
請求項５４記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程は、プラズマエッチング処理により達成される、形成方法。
【請求項５７】
請求項５４記載の形成方法であって、
前記第１のメモリセルキャパシタプレートの前記複数の鋭利な角部を丸める工程の達成に用いられる工程は、前記第１の犠牲層の除去の効果をも奏する、形成方法。
【請求項５８】
請求項５０記載の形成方法であって、
前記メモリセルキャパシタ構造は、スマートカードの製造に使用される、形成方法。
【請求項５９】
請求項５０記載の形成方法であって、
前記メモリセルキャパシタ構造は、ＤＲＡＭの製造に使用される、形成方法。
【請求項６０】
請求項５０記載の形成方法であって、さらに、
前記メモリセルキャパシタ構造上に封止材料層を堆積させる工程を備える、形成方法。
【請求項６１】
請求項５０記載の形成方法であって、
前記メモリセルキャパシタ構造は、基板上に配設される、形成方法。
【請求項６２】
請求項６１記載の形成方法であって、さらに、
前記基板上に境界層を堆積させる工程を備える、形成方法。
【請求項６３】
請求項６２記載の形成方法であって、
前記境界層は、エッチングストップ層として機能する、形成方法。
【請求項６４】
請求項６２記載の形成方法であって、
前記境界層は、拡散防止層として機能する、形成方法。
【請求項６５】
請求項６２記載の形成方法であって、
前記境界層は、窒化チタンと窒化シリコンのうちのいずれか一方を含む、形成方法。
【請求項６６】
請求項５０記載の形成方法であって、
前記電極材料層の一部を除去する工程は、平坦化処理により達成される、形成方法。
【請求項６７】
請求項６６記載の形成方法であって、
前記平坦化処理は、化学的機械的研磨（ＣＭＰ）である、形成方法。
【請求項６８】
請求項５０記載の形成方法であって、
前記誘電体層は、強誘電性材料を含む、形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１８６４９９（Ｐ２０１２−１８６４９９Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１１８３８１（Ｐ２０１２−１１８３８１）
【出願日】平成２４年５月２４日（２０１２．５．２４）
【分割の表示】特願２０００−６０８４２１（Ｐ２０００−６０８４２１）の分割
【原出願日】平成１２年３月３０日（２０００．３．３０）
【出願人】（５９２０１００８１）ラム リサーチ コーポレーション (467)
【氏名又は名称原語表記】ＬＡＭ ＲＥＳＥＡＲＣＨ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１２−１１８３８１（Ｐ２０１２−１１８３８１）
【出願日】平成２４年５月２４日（２０１２．５．２４）
【分割の表示】特願２０００−６０８４２１（Ｐ２０００−６０８４２１）の分割
【原出願日】平成１２年３月３０日（２０００．３．３０）
【出願人】（５９２０１００８１）ラム リサーチ コーポレーション (467)
【氏名又は名称原語表記】ＬＡＭ ＲＥＳＥＡＲＣＨ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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