半導体装置及びその製造方法
【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のトランジスタとして、等間隔で並んだ複数のフィンを有するダブルゲート型ＦｉｎＦＥＴ（Fin-Field Effect Transistor）が知られている（例えば、特許文献１参照）。
【０００３】
このダブルゲート型ＦｉｎＦＥＴは、フィンの長手方向に対して直交方向に、フィンを挟むように形成されたゲート電極を有し、このゲート電極の両側のフィンの上面及び側面にエピタキシャル成長した単結晶Ｓｉが、隣接するフィン同士を接続している。隣接するフィン同士を接続することで、このフィン上にコンタクトを形成し易くなり、また、ソース／ドレイン領域間の寄生抵抗を低減することができる。
【０００４】
しかし、従来のダブルゲート型ＦｉｎＦＥＴは、複数のフィンが狭い間隔で並んでいるので、フィンに不純物を導入する際、フィンの下部まで十分に不純物が導入されないという課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６９９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、基体と、前記基体上に形成された複数のフィンとを有し、前記複数のフィンは、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、前記第１の間隔を形成する側に面した側面の下部の不純物濃度が、前記第２の間隔を形成する側に面した側面の下部の不純物濃度よりも高い半導体領域を有する半導体装置を提供する。
【０００８】
本発明の他の一態様は、基体上にマスク層を形成する工程と、前記マスク層上に等間隔で並ぶ芯材を形成する工程と、前記芯材の側面に側壁を形成する工程と、前記側壁が形成された前記芯材を除去する工程と、前記芯材が除去された前記側壁をマスクとして前記マスク層をエッチングする工程と、エッチングした前記マスク層をマスクとして前記基体の一部をエッチングし、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返す複数のフィンを形成する工程と、形成された前記複数のフィンと直交するゲート電極を形成する工程と、形成された前記ゲート電極の側面にゲート側壁を形成する工程と、形成された前記ゲート側壁をマスクとして前記複数のフィンに不純物を導入して前記複数のフィンにソース／ドレイン領域を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、フィンの下部に適切に不純物を導入することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置であるＦｉｎＦＥＴの主要部を示す斜視図である。
【図２】図２は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。
【図３Ａ】図３Ａ（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図である。
【図３Ｂ】図３Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図である。
【図３Ｃ】図３Ｃ（ｊ）〜（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図である。
【図４Ａ】図４Ａ（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図である。
【図４Ｂ】図４Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図である。
【図４Ｃ】図４Ｃ（ｊ）〜（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図である。
【図５Ａ】図５Ａ（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【図５Ｂ】図５Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【図５Ｃ】図５Ｃ（ｊ）〜（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【図６】図６は、本発明の第１の実施の形態に係るフィン及び素子分離領域内の不純物分布である。
【図７】図７は、本発明の第２の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。
【図８】図８は、本発明の第２の実施の形態に係るＦｉｎＦＥＴを示す図７のVIII―VIII線で切断した断面図である。
【図９】図９は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。
【図１０Ａ】図１０Ａ（ａ）〜（ｅ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【図１０Ｂ】図１０Ｂ（ｆ）〜（ｉ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【図１０Ｃ】図１０Ｃ（ｊ）〜（ｌ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【図１１】図１１は、本発明の第４の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。
【図１２】図１２は、本発明の第４の実施の形態に係るＦｉｎＦＥＴを示す図１１のXII―XII線で切断した断面図である。
【図１３】図１３は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。
【図１４】図１４は、本発明の第６の実施の形態に係るＦｉｎＦＥＴを用いたＳＲＡＭの概略図である。
【図１５】図１５（ａ）、（ｂ）は、変形例を示す要部断面図である。
【発明を実施するための形態】
【００１１】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置であるＦｉｎＦＥＴの主要部を示す斜視図である。
【００１２】
ＦｉｎＦＥＴ１は、複数のフィンからなるダブルゲート型トランジスタである。このＦｉｎＦＥＴ１は、主に、図１に示すように、基体としての半導体基板１０と、半導体基板１０から形成された複数のフィン２０と、半導体基板１０上に形成された素子分離領域２２と、フィン２０内に形成されたソース／ドレイン領域４０と、フィン２０の延伸方向と直交方向に形成された２つのゲート電極３２と、を備えて概略構成されている。
【００１３】
半導体基板１０は、例えば、Ｓｉを主成分とするｐ型のＳｉ系基板が用いられる。
【００１４】
素子分離領域２２は、他の素子とこのＦｉｎＦＥＴ１を電気的に絶縁するため、半導体基板１０上に形成され、例えば、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等の絶縁材料からなる。
【００１５】
図２は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。フィン２０は、図２に示すように、隣接する２つのフィン２０が、端部でつながることで閉ループを形成している。この閉ループにおけるフィン２０間の第１の間隔としての間隔Ｗ１は、例えば、５０ｎｍであり、隣接する閉ループ間の第２の間隔としての間隔Ｗ２は、例えば、２０ｎｍである。フィン２０は、間隔が広い２つのフィン２０で閉ループを形成している。このフィン２０の幅は、例えば、２０ｎｍである。
【００１６】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００１７】
（半導体装置の製造）
図３Ａ（ａ）〜図３Ｃ（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図であり、図４Ａ（ａ）〜図４Ｃ（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図であり、図５Ａ（ａ）〜図５Ｃ（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【００１８】
まず、半導体基板１０上に、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）法等によって、例えば、ＳｉＯ２からなる絶縁膜１２を形成する。続いて、形成した絶縁膜１２上に、ＣＶＤ法等によって、例えば、ＳｉＮからなるマスク層１４を形成する。なお、マスク層１４は、単膜ではなく、積層膜から構成されても良い。マスク層１４は、例えば、半導体基板１０上に、ＳｉＮ層、ＳｉＯ２層を順次積層して形成されても良い。
【００１９】
次に、図３Ａ（ａ）、図４Ａ（ａ）及び図５Ａ（ａ）に示すように、マスク層１４上に、フォトリソグラフィ法等によって、レジスト材からなるダミーパターン１６を形成する。
【００２０】
ダミーパターン１６は、閉ループとなるフィン２０を形成するためにマスクとなる側壁の芯材となるパターンである。ダミーパターン１６は、１つの閉ループを構成するフィン２０間の間隔Ｗ１と同じライン幅（例えば、５０ｎｍ。）である。また、ダミーパターン１６間の間隔は、例えば、６０ｎｍであり、複数のダミーパターン１６が当該間隔でマスク層１４上に並んでいる。
【００２１】
次に、図３Ａ（ｂ）、図４Ａ（ｂ）及び図５Ａ（ｂ）に示すように、ＣＶＤ法等によってダミーパターン１６、及びダミーパターン１６下のマスク層１４を覆うように、例えば、形成するフィン２０の幅と同じ膜厚２０ｎｍでＳｉＯ２膜を形成し、ＲＩＥ（Reactive Ion Etching）法等によってその膜厚分エッチバックし、ダミーパターン１６の側面に側壁１８を形成する。
【００２２】
次に、ダミーパターン１６を除去し、側壁１８をマスクとしたＲＩＥ法等によってマスク層１４及び絶縁膜１２をエッチングし、側壁１８を除去する。
【００２３】
次に、図３Ａ（ｃ）、図４Ａ（ｃ）及び図５Ａ（ｃ）に示すように、残ったマスク層１４をマスクとしてＲＩＥ法等によって半導体基板１０の一部を所望の深さまでエッチングする。このようにして、複数のフィン２０が形成される。
【００２４】
次に、ＣＶＤ法等によって、半導体基板１０、フィン２０、絶縁膜１２及びマスク層１４を覆うように、絶縁膜（例えば、ＳｉＯ２）を堆積する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法によって堆積した絶縁膜をマスク層１４の上面をストッパとして平坦化し、ＲＩＥ法等によって所定の深さまで絶縁膜をエッチングし、半導体基板１０上に素子分離領域２２を形成する。この所定の深さは、素子分離領域２２の上面２２０が、フィン２０の上面よりも下となる深さである。
【００２５】
次に、図３Ａ（ｄ）、図４Ａ（ｄ）及び図５Ａ（ｄ）に示すように、イオン注入法によって、各フィン２０間の素子分離領域２２に、上面２２０に対して略垂直方向となる図示Ａ方向からｐ型不純物（例えば、Ｂ。）を導入する。続いて、結晶欠陥の回復と注入された不純物の電気的活性化のために熱処理を行う。
【００２６】
フィン２０は、その頂部にマスク層１４があるので、直接イオン注入されない。しかし、打ち込まれた不純物は、素子分離領域２２内で横方向に散乱又は拡散し、フィン２０内に散乱又は拡散する。その結果、フィン２０内の不純物濃度が高くなる領域としてパンチスルーストッパ２００が、チャネル領域となる領域の下部に形成される。このパンチスルーストッパ２００は、チャネル領域となる領域の下部のみに形成されことが望ましいが、それ以外の領域に形成された場合、例えば、ソース／ドレイン領域４０の下部に形成されたとしても、ソース／ドレイン領域４０の不純物濃度が、パンチスルーストッパ２００の不純物濃度に比べて十分に高いため、トランジスタの特性に影響はない。
【００２７】
次に、熱酸化法等によってフィン２０の側面を酸化し、フィン２０の側面にＳｉＯ２からなるゲート絶縁膜２４を形成する。ここで、以下では、マスク層１４下の絶縁膜１２とフィン２０の側面を酸化して形成したＳｉＯ２を含めてゲート絶縁膜２４とする。
【００２８】
ここで、ゲート絶縁膜２４は、例えば、ＣＶＤ法とＲＩＥ法等によって、ＳｉＯＮ、ＨｆＳｉＯＮ等の高誘電率絶縁膜から形成されても良い。
【００２９】
次に、素子分離領域２２、ゲート絶縁膜２４及びマスク層１４を覆うように、ＣＶＤ法等によって、例えば、ｎ型不純物が導入されたポリＳｉを堆積してポリＳｉ膜２６を形成する。
【００３０】
次に、図３Ｂ（ｅ）、図４Ｂ（ｅ）及び図５Ｂ（ｅ）に示すように、ＣＭＰ法等によってマスク層１４の表面をストッパとしてポリＳｉ膜２６を平坦化する。
【００３１】
次に、図３Ｂ（ｆ）、図４Ｂ（ｆ）及び図５Ｂ（ｆ）に示すように、平坦化したポリＳｉ膜２６上に、ＣＶＤ法等によって再度ポリＳｉを堆積し、ポリＳｉ膜２８を形成する。
【００３２】
次に、図３Ｂ（ｇ）、図４Ｂ（ｇ）及び図５Ｂ（ｇ）に示すように、ポリＳｉ膜２８上に、ＣＶＤ法等によってＳｉＮ膜３０を形成する。
【００３３】
次に、図３Ｂ（ｈ）、図４Ｂ（ｈ）及び図５Ｂ（ｈ）に示すように、フォトリソグラフィ法等によって、ＳｉＮ膜３０上に、ゲート電極に基づくレジスト膜からなるマスクを形成し、ＲＩＥ法等によってそのレジスト膜をマスクとしてＳｉＮ膜３０をエッチングする。
【００３４】
次に、図３Ｂ（ｉ）、図４Ｃ（ｉ）及び図５Ｃ（ｉ）に示すように、ＲＩＥ法等によってＳｉＮ膜３０をマスクとしてＳｉＮ膜３０下のポリＳｉ膜２８を素子分離領域２２の表面までエッチングする。このようにして、複数のフィン２０を跨いで２つのゲート電極３２が形成される。
【００３５】
次に、図３Ｃ（ｊ）、図４Ｃ（ｊ）及び図５Ｃ（ｊ）に示すように、ＣＶＤ法とＲＩＥ法によって、ゲート電極３２の側面にオフセットスペーサ３４を形成する。このオフセットスペーサ３４は、例えば、ＳｉＮ、ＳｉＯ２等の絶縁膜である。
【００３６】
具体的には、半導体基板１０上に、ＣＶＤ法等によって、材料膜（例えば、ＳｉＮ膜）を堆積させる。続いて、ＲＩＥ法によって、材料膜をエッチングし、ゲート電極３２及びＳｉＮ膜３０の側面にオフセットスペーサ３４を形成する。このとき、エッチング条件を調整することにより、フィン２０側面に堆積するオフセットスペーサ３４の材料膜を除去しつつ、ゲート電極３２及びＳｉＮ膜３０の側面にオフセットスペーサ３４を形成する。
【００３７】
次に、図３Ｃ（ｋ）、図４Ｃ（ｋ）及び図５Ｃ（ｋ）に示すように、イオン注入法によって、オフセットスペーサ３４をマスクとして、各フィン２０に低濃度のｎ型不純物（例えば、Ａｓ。）を導入し、フィン２０にエクステンション領域３６を形成する。
【００３８】
ここで、エクステンション領域３６を形成するためのフィン２０に対するイオン注入について、さらに具体的に説明する。
【００３９】
図６は、本発明の第１の実施の形態に係るフィン及び素子分離領域内の不純物分布である。図６は、１×１０１５〜１×１０２０ｃｍ−３までのシミュレーション結果による不純物分布を示している。このｎ型不純物の導入は、例えば、ｎ型不純物をＡｓ、加速電圧を１０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２として行った。
【００４０】
各フィン２０に対するイオン注入は、例えば、図５Ｃ（ｋ）に示すように、まずＢ方向から行われ、続いてＣ方向から行われる。
【００４１】
また、狭い間隔で並ぶ側に面するフィン２０の第２の側面２２２の下側まで不純物を導入することは、図５Ｃ（ｋ）に示すように、ＦｉｎＦＥＴ１の集積度が上がるにつれて困難になる。
【００４２】
本実施の形態においては、図６に示すように、フィン２０の間隔が広い方の側面である第１の側面２２１の上部から下部まで満遍なくゲート絶縁膜２４を介して不純物が導入される。よって、フィン２０の間隔が狭い方の側面である第２の側面２２２の下部には、不純物が十分導入されなくても、第１の側面２２１の上部から下部まで十分に不純物が導入される。
【００４３】
なお、不純物を打ち込む角度θは、素子分離領域２２の上面２２０からマスク層１４の上部表面までの高さをｈと、フィン２０の側面に形成されたゲート絶縁膜２４の幅を考慮した狭い方の間隔Ｗ２とを用いて算出される。
【００４４】
次に、図３Ｃ（ｌ）、図４Ｃ（ｌ）及び図５Ｃ（ｌ）に示すように、ＣＶＤ法とＲＩＥ法によって、オフセットスペーサ３４の側面にゲート側壁３８を形成し、ＲＩＥ法によってゲート側壁３８をマスクとしてマスク層１４及びゲート絶縁膜２４を除去し、フィン２０の上面及び側面を露出させる。ゲート側壁３８を形成するためのエッチングの後、間隔が狭い方のフィン２０の第２の側面２２２にゲート側壁３８の材料膜からなる側壁４１が形成される。
【００４５】
このゲート側壁３８は、例えば、ＳｉＮ、ＳｉＯ２等の絶縁膜である。
【００４６】
次に、図３Ｃ（ｍ）、図４Ｃ（ｍ）及び図５Ｃ（ｍ）に示すように、イオン注入法によって、ゲート側壁３８をマスクとして各フィン２０に高濃度のｎ型不純物（例えば、Ａｓ。）を導入し、ソース／ドレイン領域４０を形成し、続いて、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。ここでチャネル領域３７は、図３Ｃ（ｍ）に示すように、フィン２０の側面とゲート絶縁膜２４の境界近傍に形成される。
【００４７】
この高濃度のｎ型不純物の導入は、エクステンション領域３６を形成する際のイオン注入の角度と同程度、又は素子分離領域２２の表面とフィン２０の上面までの高さと狭い方の間隔Ｗ２に基づいた角度で行われる。狭い間隔で並ぶ側に面するフィン２０の第２の側面２２２の上部から下部まで不純物を導入することは、困難であるが、広い間隔で並ぶ側に面する第１の側面２２１から、フィン２０の上部から下部に至るまで不純物が導入される。
【００４８】
ライナー膜４２は、例えば、ＳｉＮからなる。
【００４９】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、以下の効果が得られる。
（１）フィン２０が、広い間隔Ｗ１と狭い間隔Ｗ２を繰り返して形成されているので、フィンが等間隔で形成されるものと比べて、不純物をフィン２０の下部まで導入することができる。
（２）フィン２０が、広い間隔Ｗ１と狭い間隔Ｗ２を繰り返して形成され、フィン２０の下部まで不純物を導入することができるので、フィン間の間隔が狭くてフィンの上部から下部まで不純物が十分導入できない場合と比べ、エクステンション領域３６及びソース／ドレイン領域４０の寄生抵抗を低減することができる。
（３）フィン２０が、広い間隔Ｗ１と狭い間隔Ｗ２を繰り返して形成され、フィン２０の下部まで不純物を導入することができるので、フィンが等間隔で形成されるものと比べて、特性に優れたＦｉｎＦＥＴが得られる。
【００５０】
［第２の実施の形態］
第２の実施の形態は、フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させる点で第１の実施の形態と異なっている。以下の各実施の形態において、第１の実施の形態と同一の構成及び機能を有する部分は、第１の実施の形態と同じ符号を付し、その説明を省略する。また、製造工程についても、重複する部分については、簡略化して説明する。
【００５１】
図７は、本発明の第２の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。本実施の形態におけるＦｉｎＦＥＴ１は、図７に示すように、閉ループを構成して隣接するフィン２０同士が互いに接続するまで、フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させている。なお、隣接する閉ループ間には、側壁４１が残っているので、単結晶Ｓｉのエピタキシャル成長によって隣接する閉ループ間が接続されない。
【００５２】
フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させることによって、閉ループの両端部に、フィン２０同士が接続したコンタクト形成領域２０１、２０２が形成され、２つのゲート電極３２間にコンタクト形成領域２０３が形成される。このコンタクト形成領域２０１〜２０３は、その上部にコンタクトが形成される領域である。
【００５３】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００５４】
（半導体装置の製造）
図８は、本発明の第２の実施の形態に係るＦｉｎＦＥＴを示す図７のVIII―VIII線で切断した断面図である。
【００５５】
本実施の形態に係る半導体装置の製造工程は、第１の実施の形態における図５Ａ（ａ）〜図５Ｃ（ｋ）までの製造工程と同様に行われる。ここで、ゲート側壁３８を形成する工程において、半導体基板１０上に堆積した絶縁材料をエッチングする際、図８に示すように、閉ループ間の側壁４１がフィン２０の第２の側面２２２を覆うようにエッチング条件を調整する。
【００５６】
次に、図８に示すように、ＣＶＤ法によって単結晶Ｓｉをフィン２０の上面及び側面にエピタキシャル成長させて半導体層としての単結晶Ｓｉ層４４を形成し、コンタクト形成領域２０１〜２０３を形成する。
【００５７】
次に、ＣＶＤ法によってライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【００５８】
なお、コンタクトは、このライナー膜４２を形成した後、ＣＶＤ法等によってライナー膜４２上に絶縁材料からなる層間絶縁膜を形成し、フォトリソグラフィ法とＲＩＥ法によってコンタクトに対応する孔をコンタクト形成領域２０１〜２０３上の層間絶縁膜に形成する。続いて、ＲＩＥ法等によって孔に露出するライナー膜４２をエッチングし、蒸着法等によって導電材料からなる導電膜を層間絶縁膜上と孔内に形成し、ＣＭＰ法等によって層間絶縁膜上の導電膜を、層間絶縁膜をストッパとして平坦化することによってコンタクトが形成される。
【００５９】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、フィン２０の上面及び側面に単結晶Ｓｉ層４４のエピタキシャル成長を行ったとき、閉ループ間には、側壁４１が形成されていることから単結晶Ｓｉが成長せず、また、閉ループを構成するフィン２０間には単結晶Ｓｉ層４４が成長して互いが接続されるので、この接続された部分であるコンタクト形成領域２０１〜２０３の上層に、このコンタクト形成領域２０１〜２０３と接続するコンタクトを形成し易く、また、拡散層抵抗及びコンタクト抵抗を低減することができる。
【００６０】
［第３の実施の形態］
第３の実施の形態は、閉ループを構成するフィン２０間の間隔Ｗ３が、閉ループ間の間隔Ｗ４より狭い点で上記の実施の形態と異なっている。
【００６１】
図９は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。このＦｉｎＦＥＴ１は、図９に示すように、閉ループを構成するフィン２０の間隔Ｗ３が、閉ループ間の間隔Ｗ４よりも狭くなっている。
【００６２】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００６３】
（半導体装置の製造）
図１０Ａ（ａ）〜図１０Ｃ（ｌ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【００６４】
まず、半導体基板１０上に、熱酸化法又はＣＶＤ法等によって、例えば、ＳｉＯ２からなる絶縁膜１２を形成する。続いて、形成した絶縁膜１２上に、ＣＶＤ法等によって、例えば、ＳｉＮからなるマスク層１４を形成する。
【００６５】
次に、図１０Ａ（ａ）に示すように、マスク層１４上に、フォトリソグラフィ法等によって、レジスト材からなるダミーパターン１６を形成する。このダミーパターン１６は、等間隔で形成される。
【００６６】
次に、図１０Ａ（ｂ）に示すように、ダミーパターン１６の幅が所望の幅（例えば、２０ｎｍ。）となるようにスリミングする。このスリミングの方法は、例えば、酸素プラズマを用いたプラズマエッチングによってスリミングする方法、酸性薬液によりダミーパターン１６の表面をアルカリ可溶とし、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液で現像し、続いて純水リンス処理を行ってスリミングする方法等が用いられる。
【００６７】
次に、図１０Ａ（ｃ）に示すように、ＣＶＤ法等によってスリミングしたダミーパターン１６、及びダミーパターン１６下のマスク層１４を覆うように、例えば、形成するフィン２０の幅と同じ膜厚（例えば、２０ｎｍ。）でＳｉＯ２膜を形成し、ＲＩＥ法等によってその膜厚分エッチバックし、ダミーパターン１６の側面に側壁１８を形成する。
【００６８】
次に、ダミーパターン１６を除去し、側壁１８をマスクとしたＲＩＥ法等によってマスク層１４及び絶縁膜１２をエッチングし、側壁１８を除去する。
【００６９】
次に、図１０Ａ（ｄ）に示すように、残ったマスク層１４をマスクとしてＲＩＥ法等によって半導体基板１０の一部を所望の深さまでエッチングする。このようにして、複数のフィン２０が形成される。
【００７０】
次に、ＣＶＤ法等によって、半導体基板１０、フィン２０、絶縁膜１２及びマスク層１４を覆うように、絶縁膜（例えば、ＳｉＯ２）を堆積する。続いて、ＣＭＰ法によって堆積した絶縁膜をマスク層１４の表面まで平坦化し、ＲＩＥ法等によって所定の深さまで絶縁膜をエッチングし、半導体基板１０上に素子分離領域２２を形成する。この所定の深さは、素子分離領域２２の上面が、フィン２０の上面よりも下となる深さである。
【００７１】
次に、図１０Ａ（ｅ）に示すように、イオン注入法によって、各フィン２０間の素子分離領域２２の上面２２０に、上面２２０に対して略垂直方向となる図示Ａ方向からｐ型不純物（例えば、Ｂ。）を導入する。続いて、結晶欠陥の回復と注入された不純物の電気的活性化のために熱処理を行う。
【００７２】
フィン２０には、その頂部にマスク層１４があるので、直接イオン注入されない。しかし、打ち込まれた不純物は、素子分離領域２２の上面２２０から横方向に散乱又は拡散し、フィン２０内に散乱又は拡散する。その結果、フィン２０内の不純物濃度が高くなる領域としてパンチスルーストッパ２００が、チャネル領域となる領域の下部に形成される（図３Ａ（ｄ）参照。）。
【００７３】
次に、熱酸化法等によってフィン２０の側面を酸化し、フィン２０の側面にＳｉＯ２からなるゲート絶縁膜２４を形成する。
【００７４】
次に、素子分離領域２２、ゲート絶縁膜２４及びマスク層１４を覆うように、ＣＶＤ法等によって、例えば、ｎ型不純物が導入されたポリＳｉを堆積してポリＳｉ膜２６を形成する。
【００７５】
次に、図１０Ｂ（ｆ）に示すように、ＣＭＰ法等によってマスク層１４をストッパとしてポリＳｉ膜２６を平坦化する。
【００７６】
次に、図１０Ｂ（ｇ）に示すように、平坦化したポリＳｉ膜２６上に、ＣＶＤ法等によって再度ポリＳｉを堆積し、ポリＳｉ膜２８を形成する。
【００７７】
次に、図１０Ｂ（ｈ）に示すように、ポリＳｉ膜２８上に、ＣＶＤ法等によってＳｉＮ膜３０を形成する。
【００７８】
次に、フォトリソグラフィ法等によって、ＳｉＮ膜３０上に、ゲート電極に基づくレジスト膜からなるマスクを形成し、ＲＩＥ法等によってそのレジスト膜をマスクとしてＳｉＮ膜３０をエッチングする。
【００７９】
次に、図１０Ｂ（ｉ）に示すように、ＲＩＥ法等によってＳｉＮ膜３０をマスクとしてＳｉＮ膜３０下のポリＳｉ膜２８を素子分離領域２２の表面までエッチングする。このようにして、複数のフィン２０を跨いで２つのゲート電極３２が形成される（図４Ｂ（ｉ）参照。）。
【００８０】
次に、ＣＶＤ法とＲＩＥ法によって、ゲート電極３２の側面にオフセットスペーサ３４を形成する（図４Ｃ（ｊ）参照。）。
【００８１】
次に、図１０Ｃ（ｊ）に示すように、イオン注入法によって、オフセットスペーサ３４をマスクとして、各フィン２０に低濃度のｎ型不純物（例えば、Ａｓ。）を導入し、フィン２０にエクステンション領域３６を形成する（図４Ｃ（ｋ）参照。）。
【００８２】
各フィン２０に対するイオン注入は、図１０Ｃ（ｊ）に示すように、Ｂ方向及びＣ方向の斜め方向から行われる。
【００８３】
本実施の形態においては、図６に示すように、フィン２０の間隔が広い方の側面である第１の側面２２１の上部から下部まで満遍なくゲート絶縁膜２４を介して不純物が導入される。よって、フィン２０の間隔が狭い方の側面である第２の側面２２２の下部には、不純物が十分導入されなくても、第１の側面２２１の上部から下部まで十分に不純物が導入される。
【００８４】
なお、不純物を打ち込む角度θは、素子分離領域２２の上面２２０からマスク層１４の上部表面までの高さをｈと、フィン２０の側面に形成されたゲート絶縁膜２４の幅を考慮した狭い方の間隔Ｗ３とを用いて算出される。
【００８５】
次に、図１０Ｃ（ｋ）に示すように、ＣＶＤ法とＲＩＥ法によって、オフセットスペーサ３４の側面にゲート側壁３８を形成し（図４Ｃ（ｌ）参照。）、ＲＩＥ法によってゲート側壁３８をマスクとしてマスク層１４及びゲート絶縁膜２４を除去し、フィン２０の表面を露出させる。ゲート側壁３８を形成するためのエッチングの後、間隔が狭い方のフィン２０側面に絶縁膜からなる側壁４１が残る。
【００８６】
次に、図１０Ｃ（ｍ）に示すように、イオン注入法によって、ゲート側壁３８をマスクとして各フィン２０に高濃度のｎ型不純物（例えば、Ａｓ。）を導入し、ソース／ドレイン領域４０を形成し、続いて、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【００８７】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、以下の効果が得られる。
（１）フィン２０が、狭い間隔Ｗ３と広い間隔Ｗ４を繰り返して形成されているので、フィンが等間隔で形成されるものと比べて、不純物をフィン２０の下部まで導入することができる。
（２）フィン２０が、狭い間隔Ｗ３と広い間隔Ｗ４を繰り返して形成され、フィン２０の下部まで不純物を導入することができるので、フィン間の間隔が狭くてフィンの下部まで不純物が十分導入できない場合と比べ、エクステンション領域３６及びソース／ドレイン領域４０の寄生抵抗を低減することができる。
【００８８】
［第４の実施の形態］
第４の実施の形態は、第３の実施の形態と同じ間隔Ｗ３及びＷ４を繰り返して形成されたフィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させる点で異なっている。
【００８９】
図１１は、本発明の第４の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。本実施の形態におけるＦｉｎＦＥＴ１は、図１１に示すように、閉ループを構成して隣接するフィン２０同士が互いに接続するまで、フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させている。なお、隣接する閉ループ間には、側壁４１は残っていない。
【００９０】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００９１】
（半導体装置の製造）
図１２は、本発明の第４の実施の形態に係るＦｉｎＦＥＴを示す図１１のXII―XII線で切断した断面図である。
【００９２】
本実施の形態に係る半導体装置の製造工程は、第３の実施の形態における図１０Ａ（ａ）〜図１０Ｃ（ｋ）までの製造工程と同様に行われる。ただし、ゲート側壁３８を形成する工程において、ゲート側壁３８を形成するために行われるエッチングは、さらにオーバーエッチングを行い、狭いフィン２０間に残存する側壁４１を他の実施の形態の側壁４１よりも高さが低い側壁となるように加工する。
【００９３】
次に、図１２に示すように、ＣＶＤ法によって単結晶Ｓｉをフィン２０の上面及び側面にエピタキシャル成長させ、コンタクト形成領域２０１〜２０３を形成する。フィン２０の狭い方の第２の側面２２２が露出しているため、第２の側面２２２側からエピタキシャル成長した単結晶Ｓｉ層４４が、広い方の第１の側面２２１から成長する単結晶Ｓｉ層４４に比べて先に接続するので、コンタクト形成領域２０１〜２０３の形成が可能になる。
【００９４】
次に、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【００９５】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、フィン２０の上面及び側面に単結晶Ｓｉ層４４のエピタキシャル成長を行ったとき、第２の側面２２２側からエピタキシャル成長した単結晶Ｓｉ層４４が、広い方の第１の側面２２１から成長する単結晶Ｓｉ層４４に比べて先に接続するので、この接続された部分であるコンタクト形成領域２０１〜２０３の上層に、このコンタクト形成領域２０１〜２０３と接続するコンタクトを形成し易く、また、拡散層抵抗及びコンタクト抵抗を低減することができる。
【００９６】
［第５の実施の形態］
第５の実施の形態は、閉ループの端部を切断してフィン２０を分離している点で上記の実施の形態と異なっている。
【００９７】
図１３は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。このＦｉｎＦＥＴ１は、図１３に示すように、フィン２０間が、間隔Ｗ５と間隔Ｗ５よりも狭い間隔Ｗ６を繰り返すように形成されている。
【００９８】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００９９】
（半導体装置の製造）
本実施の形態に係る半導体装置の製造工程は、例えば、第３の実施の形態におけるライナー膜４２の形成前までの製造工程と同様に行われる。
【０１００】
次に、フォトリソグラフィ法等によって、フィン２０同士が接続する端部が露出する開口を有するレジストパターンを半導体基板１０上に形成し、ＲＩＥ法等によって開口から露出するフィン２０を除去し、レジストパターンを除去する。この工程によって、図１３に示すように、閉ループが切断される。
【０１０１】
次に、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【０１０２】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、閉ループを切断しているので、フィンが閉ループとなる場合と比べて、集積化が容易となる。
【０１０３】
［第６の実施の形態］
第６の実施の形態は、本発明のＦｉｎＦＥＴをＳＲＡＭ（Static Random Access Memory）に用いた一例を示している。
【０１０４】
図１４は、本発明の第６の実施の形態に係るＦｉｎＦＥＴを用いたＳＲＡＭの概略図である。このＳＲＡＭ６は、図１４に示すように、複数のメモリセルアレイ６０を有して概略構成されている。メモリセルアレイ６０は、複数のメモリセル６２から構成され、このメモリセル６２は、さらに複数のＦｉｎＦＥＴ６２０から構成されている。
【０１０５】
このＦｉｎＦＥＴ６２０は、フィン６２２とゲート電極６２４を備えて概略構成されている。フィン６２２は、上記の各実施の形態と同様に、広い間隔と狭い間隔が交互になるように形成されているので、フィン６２２の不純物濃度がほぼ均一となり、エクステンション領域及びソース／ドレイン領域の寄生抵抗が低減する。
【０１０６】
本発明の第６の実施の形態によれば、ＳＲＡＭにＦｉｎＦＥＴ６２０を用いない場合に比べ、エクステンション領域及びソース／ドレイン領域の寄生抵抗が低減し、ＳＲＡＭ６の性能が向上する。
【０１０７】
（変形例）
以下に本発明の変形例の一例について説明する。
【０１０８】
図１５（ａ）、（ｂ）は、変形例を示す要部断面図である。図１５（ａ）に示すＦｉｎＦＥＴ１は、ＣＶＤ法によって単結晶Ｓｉをフィン２０の第１及び第２の側面２２１、２２２とフィン２０の上面にエピタキシャル成長させた単結晶Ｓｉ層４４が形成されている。図１５（ａ）に示すＦｉｎＦＥＴ１は、フィン２０の第１及び第２の側面２２１、２２２とフィン２０の上面といった広い領域から単結晶Ｓｉをエピタキシャル成長させるので、フィン２０間に側壁が形成され、フィン２０の狭い領域から単結晶Ｓｉをエピタキシャル成長させる場合に比べ、ＦｉｎＦＥＴ１の拡散層抵抗及びコンタクト抵抗を低減することができる。
【０１０９】
また、図１５（ｂ）に示すＦｉｎＦＥＴ１は、例えば、フィン２０の間隔が広い方の素子分離領域２２が、フィン２０の間隔が狭い方の素子分離領域２２の厚みよりも薄くなっており、図１５（ａ）に示すＦｉｎＦＥＴ１に比べ、単結晶Ｓｉをエピタキシャル成長させる領域が広くなっているので、さらにＦｉｎＦＥＴ１の拡散層抵抗及びコンタクト抵抗を低減することができる。なお、素子分離領域２２の厚みは、フィン２０の間隔が狭い方が薄くても良い。
【０１１０】
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【０１１１】
例えば、上記実施形態においては、ＦｉｎＦＥＴとして、フィン上面をチャネルとして用いない、ダブルゲート型ＦｉｎＦＥＴを一例として説明したが、フィン上面をチャネルとして用いるトライゲート型ＦｉｎＦＥＴであってもよい。
【符号の説明】
【０１１２】
１…ＦｉｎＦＥＴ、１０…半導体基板、１４…マスク層、１６…ダミーパターン、１８…側壁、２０、６２２…フィン、３２、６２４…ゲート電極、３８…ゲート側壁、４０…ソース／ドレイン領域、４４…単結晶Ｓｉ層、６２…メモリセル
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のトランジスタとして、等間隔で並んだ複数のフィンを有するダブルゲート型ＦｉｎＦＥＴ（Fin-Field Effect Transistor）が知られている（例えば、特許文献１参照）。
【０００３】
このダブルゲート型ＦｉｎＦＥＴは、フィンの長手方向に対して直交方向に、フィンを挟むように形成されたゲート電極を有し、このゲート電極の両側のフィンの上面及び側面にエピタキシャル成長した単結晶Ｓｉが、隣接するフィン同士を接続している。隣接するフィン同士を接続することで、このフィン上にコンタクトを形成し易くなり、また、ソース／ドレイン領域間の寄生抵抗を低減することができる。
【０００４】
しかし、従来のダブルゲート型ＦｉｎＦＥＴは、複数のフィンが狭い間隔で並んでいるので、フィンに不純物を導入する際、フィンの下部まで十分に不純物が導入されないという課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６９９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、基体と、前記基体上に形成された複数のフィンとを有し、前記複数のフィンは、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、前記第１の間隔を形成する側に面した側面の下部の不純物濃度が、前記第２の間隔を形成する側に面した側面の下部の不純物濃度よりも高い半導体領域を有する半導体装置を提供する。
【０００８】
本発明の他の一態様は、基体上にマスク層を形成する工程と、前記マスク層上に等間隔で並ぶ芯材を形成する工程と、前記芯材の側面に側壁を形成する工程と、前記側壁が形成された前記芯材を除去する工程と、前記芯材が除去された前記側壁をマスクとして前記マスク層をエッチングする工程と、エッチングした前記マスク層をマスクとして前記基体の一部をエッチングし、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返す複数のフィンを形成する工程と、形成された前記複数のフィンと直交するゲート電極を形成する工程と、形成された前記ゲート電極の側面にゲート側壁を形成する工程と、形成された前記ゲート側壁をマスクとして前記複数のフィンに不純物を導入して前記複数のフィンにソース／ドレイン領域を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、フィンの下部に適切に不純物を導入することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置であるＦｉｎＦＥＴの主要部を示す斜視図である。
【図２】図２は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。
【図３Ａ】図３Ａ（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図である。
【図３Ｂ】図３Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図である。
【図３Ｃ】図３Ｃ（ｊ）〜（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図である。
【図４Ａ】図４Ａ（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図である。
【図４Ｂ】図４Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図である。
【図４Ｃ】図４Ｃ（ｊ）〜（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図である。
【図５Ａ】図５Ａ（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【図５Ｂ】図５Ｂ（ｅ）〜（ｉ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【図５Ｃ】図５Ｃ（ｊ）〜（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【図６】図６は、本発明の第１の実施の形態に係るフィン及び素子分離領域内の不純物分布である。
【図７】図７は、本発明の第２の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。
【図８】図８は、本発明の第２の実施の形態に係るＦｉｎＦＥＴを示す図７のVIII―VIII線で切断した断面図である。
【図９】図９は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。
【図１０Ａ】図１０Ａ（ａ）〜（ｅ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【図１０Ｂ】図１０Ｂ（ｆ）〜（ｉ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【図１０Ｃ】図１０Ｃ（ｊ）〜（ｌ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【図１１】図１１は、本発明の第４の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。
【図１２】図１２は、本発明の第４の実施の形態に係るＦｉｎＦＥＴを示す図１１のXII―XII線で切断した断面図である。
【図１３】図１３は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。
【図１４】図１４は、本発明の第６の実施の形態に係るＦｉｎＦＥＴを用いたＳＲＡＭの概略図である。
【図１５】図１５（ａ）、（ｂ）は、変形例を示す要部断面図である。
【発明を実施するための形態】
【００１１】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置であるＦｉｎＦＥＴの主要部を示す斜視図である。
【００１２】
ＦｉｎＦＥＴ１は、複数のフィンからなるダブルゲート型トランジスタである。このＦｉｎＦＥＴ１は、主に、図１に示すように、基体としての半導体基板１０と、半導体基板１０から形成された複数のフィン２０と、半導体基板１０上に形成された素子分離領域２２と、フィン２０内に形成されたソース／ドレイン領域４０と、フィン２０の延伸方向と直交方向に形成された２つのゲート電極３２と、を備えて概略構成されている。
【００１３】
半導体基板１０は、例えば、Ｓｉを主成分とするｐ型のＳｉ系基板が用いられる。
【００１４】
素子分離領域２２は、他の素子とこのＦｉｎＦＥＴ１を電気的に絶縁するため、半導体基板１０上に形成され、例えば、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等の絶縁材料からなる。
【００１５】
図２は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。フィン２０は、図２に示すように、隣接する２つのフィン２０が、端部でつながることで閉ループを形成している。この閉ループにおけるフィン２０間の第１の間隔としての間隔Ｗ１は、例えば、５０ｎｍであり、隣接する閉ループ間の第２の間隔としての間隔Ｗ２は、例えば、２０ｎｍである。フィン２０は、間隔が広い２つのフィン２０で閉ループを形成している。このフィン２０の幅は、例えば、２０ｎｍである。
【００１６】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００１７】
（半導体装置の製造）
図３Ａ（ａ）〜図３Ｃ（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIII―III線で切断した断面図であり、図４Ａ（ａ）〜図４Ｃ（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のIV―IV線で切断した断面図であり、図５Ａ（ａ）〜図５Ｃ（ｍ）は、本発明の第１の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図２のV―V線で切断した断面図である。
【００１８】
まず、半導体基板１０上に、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）法等によって、例えば、ＳｉＯ２からなる絶縁膜１２を形成する。続いて、形成した絶縁膜１２上に、ＣＶＤ法等によって、例えば、ＳｉＮからなるマスク層１４を形成する。なお、マスク層１４は、単膜ではなく、積層膜から構成されても良い。マスク層１４は、例えば、半導体基板１０上に、ＳｉＮ層、ＳｉＯ２層を順次積層して形成されても良い。
【００１９】
次に、図３Ａ（ａ）、図４Ａ（ａ）及び図５Ａ（ａ）に示すように、マスク層１４上に、フォトリソグラフィ法等によって、レジスト材からなるダミーパターン１６を形成する。
【００２０】
ダミーパターン１６は、閉ループとなるフィン２０を形成するためにマスクとなる側壁の芯材となるパターンである。ダミーパターン１６は、１つの閉ループを構成するフィン２０間の間隔Ｗ１と同じライン幅（例えば、５０ｎｍ。）である。また、ダミーパターン１６間の間隔は、例えば、６０ｎｍであり、複数のダミーパターン１６が当該間隔でマスク層１４上に並んでいる。
【００２１】
次に、図３Ａ（ｂ）、図４Ａ（ｂ）及び図５Ａ（ｂ）に示すように、ＣＶＤ法等によってダミーパターン１６、及びダミーパターン１６下のマスク層１４を覆うように、例えば、形成するフィン２０の幅と同じ膜厚２０ｎｍでＳｉＯ２膜を形成し、ＲＩＥ（Reactive Ion Etching）法等によってその膜厚分エッチバックし、ダミーパターン１６の側面に側壁１８を形成する。
【００２２】
次に、ダミーパターン１６を除去し、側壁１８をマスクとしたＲＩＥ法等によってマスク層１４及び絶縁膜１２をエッチングし、側壁１８を除去する。
【００２３】
次に、図３Ａ（ｃ）、図４Ａ（ｃ）及び図５Ａ（ｃ）に示すように、残ったマスク層１４をマスクとしてＲＩＥ法等によって半導体基板１０の一部を所望の深さまでエッチングする。このようにして、複数のフィン２０が形成される。
【００２４】
次に、ＣＶＤ法等によって、半導体基板１０、フィン２０、絶縁膜１２及びマスク層１４を覆うように、絶縁膜（例えば、ＳｉＯ２）を堆積する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法によって堆積した絶縁膜をマスク層１４の上面をストッパとして平坦化し、ＲＩＥ法等によって所定の深さまで絶縁膜をエッチングし、半導体基板１０上に素子分離領域２２を形成する。この所定の深さは、素子分離領域２２の上面２２０が、フィン２０の上面よりも下となる深さである。
【００２５】
次に、図３Ａ（ｄ）、図４Ａ（ｄ）及び図５Ａ（ｄ）に示すように、イオン注入法によって、各フィン２０間の素子分離領域２２に、上面２２０に対して略垂直方向となる図示Ａ方向からｐ型不純物（例えば、Ｂ。）を導入する。続いて、結晶欠陥の回復と注入された不純物の電気的活性化のために熱処理を行う。
【００２６】
フィン２０は、その頂部にマスク層１４があるので、直接イオン注入されない。しかし、打ち込まれた不純物は、素子分離領域２２内で横方向に散乱又は拡散し、フィン２０内に散乱又は拡散する。その結果、フィン２０内の不純物濃度が高くなる領域としてパンチスルーストッパ２００が、チャネル領域となる領域の下部に形成される。このパンチスルーストッパ２００は、チャネル領域となる領域の下部のみに形成されことが望ましいが、それ以外の領域に形成された場合、例えば、ソース／ドレイン領域４０の下部に形成されたとしても、ソース／ドレイン領域４０の不純物濃度が、パンチスルーストッパ２００の不純物濃度に比べて十分に高いため、トランジスタの特性に影響はない。
【００２７】
次に、熱酸化法等によってフィン２０の側面を酸化し、フィン２０の側面にＳｉＯ２からなるゲート絶縁膜２４を形成する。ここで、以下では、マスク層１４下の絶縁膜１２とフィン２０の側面を酸化して形成したＳｉＯ２を含めてゲート絶縁膜２４とする。
【００２８】
ここで、ゲート絶縁膜２４は、例えば、ＣＶＤ法とＲＩＥ法等によって、ＳｉＯＮ、ＨｆＳｉＯＮ等の高誘電率絶縁膜から形成されても良い。
【００２９】
次に、素子分離領域２２、ゲート絶縁膜２４及びマスク層１４を覆うように、ＣＶＤ法等によって、例えば、ｎ型不純物が導入されたポリＳｉを堆積してポリＳｉ膜２６を形成する。
【００３０】
次に、図３Ｂ（ｅ）、図４Ｂ（ｅ）及び図５Ｂ（ｅ）に示すように、ＣＭＰ法等によってマスク層１４の表面をストッパとしてポリＳｉ膜２６を平坦化する。
【００３１】
次に、図３Ｂ（ｆ）、図４Ｂ（ｆ）及び図５Ｂ（ｆ）に示すように、平坦化したポリＳｉ膜２６上に、ＣＶＤ法等によって再度ポリＳｉを堆積し、ポリＳｉ膜２８を形成する。
【００３２】
次に、図３Ｂ（ｇ）、図４Ｂ（ｇ）及び図５Ｂ（ｇ）に示すように、ポリＳｉ膜２８上に、ＣＶＤ法等によってＳｉＮ膜３０を形成する。
【００３３】
次に、図３Ｂ（ｈ）、図４Ｂ（ｈ）及び図５Ｂ（ｈ）に示すように、フォトリソグラフィ法等によって、ＳｉＮ膜３０上に、ゲート電極に基づくレジスト膜からなるマスクを形成し、ＲＩＥ法等によってそのレジスト膜をマスクとしてＳｉＮ膜３０をエッチングする。
【００３４】
次に、図３Ｂ（ｉ）、図４Ｃ（ｉ）及び図５Ｃ（ｉ）に示すように、ＲＩＥ法等によってＳｉＮ膜３０をマスクとしてＳｉＮ膜３０下のポリＳｉ膜２８を素子分離領域２２の表面までエッチングする。このようにして、複数のフィン２０を跨いで２つのゲート電極３２が形成される。
【００３５】
次に、図３Ｃ（ｊ）、図４Ｃ（ｊ）及び図５Ｃ（ｊ）に示すように、ＣＶＤ法とＲＩＥ法によって、ゲート電極３２の側面にオフセットスペーサ３４を形成する。このオフセットスペーサ３４は、例えば、ＳｉＮ、ＳｉＯ２等の絶縁膜である。
【００３６】
具体的には、半導体基板１０上に、ＣＶＤ法等によって、材料膜（例えば、ＳｉＮ膜）を堆積させる。続いて、ＲＩＥ法によって、材料膜をエッチングし、ゲート電極３２及びＳｉＮ膜３０の側面にオフセットスペーサ３４を形成する。このとき、エッチング条件を調整することにより、フィン２０側面に堆積するオフセットスペーサ３４の材料膜を除去しつつ、ゲート電極３２及びＳｉＮ膜３０の側面にオフセットスペーサ３４を形成する。
【００３７】
次に、図３Ｃ（ｋ）、図４Ｃ（ｋ）及び図５Ｃ（ｋ）に示すように、イオン注入法によって、オフセットスペーサ３４をマスクとして、各フィン２０に低濃度のｎ型不純物（例えば、Ａｓ。）を導入し、フィン２０にエクステンション領域３６を形成する。
【００３８】
ここで、エクステンション領域３６を形成するためのフィン２０に対するイオン注入について、さらに具体的に説明する。
【００３９】
図６は、本発明の第１の実施の形態に係るフィン及び素子分離領域内の不純物分布である。図６は、１×１０１５〜１×１０２０ｃｍ−３までのシミュレーション結果による不純物分布を示している。このｎ型不純物の導入は、例えば、ｎ型不純物をＡｓ、加速電圧を１０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２として行った。
【００４０】
各フィン２０に対するイオン注入は、例えば、図５Ｃ（ｋ）に示すように、まずＢ方向から行われ、続いてＣ方向から行われる。
【００４１】
また、狭い間隔で並ぶ側に面するフィン２０の第２の側面２２２の下側まで不純物を導入することは、図５Ｃ（ｋ）に示すように、ＦｉｎＦＥＴ１の集積度が上がるにつれて困難になる。
【００４２】
本実施の形態においては、図６に示すように、フィン２０の間隔が広い方の側面である第１の側面２２１の上部から下部まで満遍なくゲート絶縁膜２４を介して不純物が導入される。よって、フィン２０の間隔が狭い方の側面である第２の側面２２２の下部には、不純物が十分導入されなくても、第１の側面２２１の上部から下部まで十分に不純物が導入される。
【００４３】
なお、不純物を打ち込む角度θは、素子分離領域２２の上面２２０からマスク層１４の上部表面までの高さをｈと、フィン２０の側面に形成されたゲート絶縁膜２４の幅を考慮した狭い方の間隔Ｗ２とを用いて算出される。
【００４４】
次に、図３Ｃ（ｌ）、図４Ｃ（ｌ）及び図５Ｃ（ｌ）に示すように、ＣＶＤ法とＲＩＥ法によって、オフセットスペーサ３４の側面にゲート側壁３８を形成し、ＲＩＥ法によってゲート側壁３８をマスクとしてマスク層１４及びゲート絶縁膜２４を除去し、フィン２０の上面及び側面を露出させる。ゲート側壁３８を形成するためのエッチングの後、間隔が狭い方のフィン２０の第２の側面２２２にゲート側壁３８の材料膜からなる側壁４１が形成される。
【００４５】
このゲート側壁３８は、例えば、ＳｉＮ、ＳｉＯ２等の絶縁膜である。
【００４６】
次に、図３Ｃ（ｍ）、図４Ｃ（ｍ）及び図５Ｃ（ｍ）に示すように、イオン注入法によって、ゲート側壁３８をマスクとして各フィン２０に高濃度のｎ型不純物（例えば、Ａｓ。）を導入し、ソース／ドレイン領域４０を形成し、続いて、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。ここでチャネル領域３７は、図３Ｃ（ｍ）に示すように、フィン２０の側面とゲート絶縁膜２４の境界近傍に形成される。
【００４７】
この高濃度のｎ型不純物の導入は、エクステンション領域３６を形成する際のイオン注入の角度と同程度、又は素子分離領域２２の表面とフィン２０の上面までの高さと狭い方の間隔Ｗ２に基づいた角度で行われる。狭い間隔で並ぶ側に面するフィン２０の第２の側面２２２の上部から下部まで不純物を導入することは、困難であるが、広い間隔で並ぶ側に面する第１の側面２２１から、フィン２０の上部から下部に至るまで不純物が導入される。
【００４８】
ライナー膜４２は、例えば、ＳｉＮからなる。
【００４９】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、以下の効果が得られる。
（１）フィン２０が、広い間隔Ｗ１と狭い間隔Ｗ２を繰り返して形成されているので、フィンが等間隔で形成されるものと比べて、不純物をフィン２０の下部まで導入することができる。
（２）フィン２０が、広い間隔Ｗ１と狭い間隔Ｗ２を繰り返して形成され、フィン２０の下部まで不純物を導入することができるので、フィン間の間隔が狭くてフィンの上部から下部まで不純物が十分導入できない場合と比べ、エクステンション領域３６及びソース／ドレイン領域４０の寄生抵抗を低減することができる。
（３）フィン２０が、広い間隔Ｗ１と狭い間隔Ｗ２を繰り返して形成され、フィン２０の下部まで不純物を導入することができるので、フィンが等間隔で形成されるものと比べて、特性に優れたＦｉｎＦＥＴが得られる。
【００５０】
［第２の実施の形態］
第２の実施の形態は、フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させる点で第１の実施の形態と異なっている。以下の各実施の形態において、第１の実施の形態と同一の構成及び機能を有する部分は、第１の実施の形態と同じ符号を付し、その説明を省略する。また、製造工程についても、重複する部分については、簡略化して説明する。
【００５１】
図７は、本発明の第２の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。本実施の形態におけるＦｉｎＦＥＴ１は、図７に示すように、閉ループを構成して隣接するフィン２０同士が互いに接続するまで、フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させている。なお、隣接する閉ループ間には、側壁４１が残っているので、単結晶Ｓｉのエピタキシャル成長によって隣接する閉ループ間が接続されない。
【００５２】
フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させることによって、閉ループの両端部に、フィン２０同士が接続したコンタクト形成領域２０１、２０２が形成され、２つのゲート電極３２間にコンタクト形成領域２０３が形成される。このコンタクト形成領域２０１〜２０３は、その上部にコンタクトが形成される領域である。
【００５３】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００５４】
（半導体装置の製造）
図８は、本発明の第２の実施の形態に係るＦｉｎＦＥＴを示す図７のVIII―VIII線で切断した断面図である。
【００５５】
本実施の形態に係る半導体装置の製造工程は、第１の実施の形態における図５Ａ（ａ）〜図５Ｃ（ｋ）までの製造工程と同様に行われる。ここで、ゲート側壁３８を形成する工程において、半導体基板１０上に堆積した絶縁材料をエッチングする際、図８に示すように、閉ループ間の側壁４１がフィン２０の第２の側面２２２を覆うようにエッチング条件を調整する。
【００５６】
次に、図８に示すように、ＣＶＤ法によって単結晶Ｓｉをフィン２０の上面及び側面にエピタキシャル成長させて半導体層としての単結晶Ｓｉ層４４を形成し、コンタクト形成領域２０１〜２０３を形成する。
【００５７】
次に、ＣＶＤ法によってライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【００５８】
なお、コンタクトは、このライナー膜４２を形成した後、ＣＶＤ法等によってライナー膜４２上に絶縁材料からなる層間絶縁膜を形成し、フォトリソグラフィ法とＲＩＥ法によってコンタクトに対応する孔をコンタクト形成領域２０１〜２０３上の層間絶縁膜に形成する。続いて、ＲＩＥ法等によって孔に露出するライナー膜４２をエッチングし、蒸着法等によって導電材料からなる導電膜を層間絶縁膜上と孔内に形成し、ＣＭＰ法等によって層間絶縁膜上の導電膜を、層間絶縁膜をストッパとして平坦化することによってコンタクトが形成される。
【００５９】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、フィン２０の上面及び側面に単結晶Ｓｉ層４４のエピタキシャル成長を行ったとき、閉ループ間には、側壁４１が形成されていることから単結晶Ｓｉが成長せず、また、閉ループを構成するフィン２０間には単結晶Ｓｉ層４４が成長して互いが接続されるので、この接続された部分であるコンタクト形成領域２０１〜２０３の上層に、このコンタクト形成領域２０１〜２０３と接続するコンタクトを形成し易く、また、拡散層抵抗及びコンタクト抵抗を低減することができる。
【００６０】
［第３の実施の形態］
第３の実施の形態は、閉ループを構成するフィン２０間の間隔Ｗ３が、閉ループ間の間隔Ｗ４より狭い点で上記の実施の形態と異なっている。
【００６１】
図９は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。このＦｉｎＦＥＴ１は、図９に示すように、閉ループを構成するフィン２０の間隔Ｗ３が、閉ループ間の間隔Ｗ４よりも狭くなっている。
【００６２】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００６３】
（半導体装置の製造）
図１０Ａ（ａ）〜図１０Ｃ（ｌ）は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの製造工程を示す図９のX―X線で切断した断面図である。
【００６４】
まず、半導体基板１０上に、熱酸化法又はＣＶＤ法等によって、例えば、ＳｉＯ２からなる絶縁膜１２を形成する。続いて、形成した絶縁膜１２上に、ＣＶＤ法等によって、例えば、ＳｉＮからなるマスク層１４を形成する。
【００６５】
次に、図１０Ａ（ａ）に示すように、マスク層１４上に、フォトリソグラフィ法等によって、レジスト材からなるダミーパターン１６を形成する。このダミーパターン１６は、等間隔で形成される。
【００６６】
次に、図１０Ａ（ｂ）に示すように、ダミーパターン１６の幅が所望の幅（例えば、２０ｎｍ。）となるようにスリミングする。このスリミングの方法は、例えば、酸素プラズマを用いたプラズマエッチングによってスリミングする方法、酸性薬液によりダミーパターン１６の表面をアルカリ可溶とし、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液で現像し、続いて純水リンス処理を行ってスリミングする方法等が用いられる。
【００６７】
次に、図１０Ａ（ｃ）に示すように、ＣＶＤ法等によってスリミングしたダミーパターン１６、及びダミーパターン１６下のマスク層１４を覆うように、例えば、形成するフィン２０の幅と同じ膜厚（例えば、２０ｎｍ。）でＳｉＯ２膜を形成し、ＲＩＥ法等によってその膜厚分エッチバックし、ダミーパターン１６の側面に側壁１８を形成する。
【００６８】
次に、ダミーパターン１６を除去し、側壁１８をマスクとしたＲＩＥ法等によってマスク層１４及び絶縁膜１２をエッチングし、側壁１８を除去する。
【００６９】
次に、図１０Ａ（ｄ）に示すように、残ったマスク層１４をマスクとしてＲＩＥ法等によって半導体基板１０の一部を所望の深さまでエッチングする。このようにして、複数のフィン２０が形成される。
【００７０】
次に、ＣＶＤ法等によって、半導体基板１０、フィン２０、絶縁膜１２及びマスク層１４を覆うように、絶縁膜（例えば、ＳｉＯ２）を堆積する。続いて、ＣＭＰ法によって堆積した絶縁膜をマスク層１４の表面まで平坦化し、ＲＩＥ法等によって所定の深さまで絶縁膜をエッチングし、半導体基板１０上に素子分離領域２２を形成する。この所定の深さは、素子分離領域２２の上面が、フィン２０の上面よりも下となる深さである。
【００７１】
次に、図１０Ａ（ｅ）に示すように、イオン注入法によって、各フィン２０間の素子分離領域２２の上面２２０に、上面２２０に対して略垂直方向となる図示Ａ方向からｐ型不純物（例えば、Ｂ。）を導入する。続いて、結晶欠陥の回復と注入された不純物の電気的活性化のために熱処理を行う。
【００７２】
フィン２０には、その頂部にマスク層１４があるので、直接イオン注入されない。しかし、打ち込まれた不純物は、素子分離領域２２の上面２２０から横方向に散乱又は拡散し、フィン２０内に散乱又は拡散する。その結果、フィン２０内の不純物濃度が高くなる領域としてパンチスルーストッパ２００が、チャネル領域となる領域の下部に形成される（図３Ａ（ｄ）参照。）。
【００７３】
次に、熱酸化法等によってフィン２０の側面を酸化し、フィン２０の側面にＳｉＯ２からなるゲート絶縁膜２４を形成する。
【００７４】
次に、素子分離領域２２、ゲート絶縁膜２４及びマスク層１４を覆うように、ＣＶＤ法等によって、例えば、ｎ型不純物が導入されたポリＳｉを堆積してポリＳｉ膜２６を形成する。
【００７５】
次に、図１０Ｂ（ｆ）に示すように、ＣＭＰ法等によってマスク層１４をストッパとしてポリＳｉ膜２６を平坦化する。
【００７６】
次に、図１０Ｂ（ｇ）に示すように、平坦化したポリＳｉ膜２６上に、ＣＶＤ法等によって再度ポリＳｉを堆積し、ポリＳｉ膜２８を形成する。
【００７７】
次に、図１０Ｂ（ｈ）に示すように、ポリＳｉ膜２８上に、ＣＶＤ法等によってＳｉＮ膜３０を形成する。
【００７８】
次に、フォトリソグラフィ法等によって、ＳｉＮ膜３０上に、ゲート電極に基づくレジスト膜からなるマスクを形成し、ＲＩＥ法等によってそのレジスト膜をマスクとしてＳｉＮ膜３０をエッチングする。
【００７９】
次に、図１０Ｂ（ｉ）に示すように、ＲＩＥ法等によってＳｉＮ膜３０をマスクとしてＳｉＮ膜３０下のポリＳｉ膜２８を素子分離領域２２の表面までエッチングする。このようにして、複数のフィン２０を跨いで２つのゲート電極３２が形成される（図４Ｂ（ｉ）参照。）。
【００８０】
次に、ＣＶＤ法とＲＩＥ法によって、ゲート電極３２の側面にオフセットスペーサ３４を形成する（図４Ｃ（ｊ）参照。）。
【００８１】
次に、図１０Ｃ（ｊ）に示すように、イオン注入法によって、オフセットスペーサ３４をマスクとして、各フィン２０に低濃度のｎ型不純物（例えば、Ａｓ。）を導入し、フィン２０にエクステンション領域３６を形成する（図４Ｃ（ｋ）参照。）。
【００８２】
各フィン２０に対するイオン注入は、図１０Ｃ（ｊ）に示すように、Ｂ方向及びＣ方向の斜め方向から行われる。
【００８３】
本実施の形態においては、図６に示すように、フィン２０の間隔が広い方の側面である第１の側面２２１の上部から下部まで満遍なくゲート絶縁膜２４を介して不純物が導入される。よって、フィン２０の間隔が狭い方の側面である第２の側面２２２の下部には、不純物が十分導入されなくても、第１の側面２２１の上部から下部まで十分に不純物が導入される。
【００８４】
なお、不純物を打ち込む角度θは、素子分離領域２２の上面２２０からマスク層１４の上部表面までの高さをｈと、フィン２０の側面に形成されたゲート絶縁膜２４の幅を考慮した狭い方の間隔Ｗ３とを用いて算出される。
【００８５】
次に、図１０Ｃ（ｋ）に示すように、ＣＶＤ法とＲＩＥ法によって、オフセットスペーサ３４の側面にゲート側壁３８を形成し（図４Ｃ（ｌ）参照。）、ＲＩＥ法によってゲート側壁３８をマスクとしてマスク層１４及びゲート絶縁膜２４を除去し、フィン２０の表面を露出させる。ゲート側壁３８を形成するためのエッチングの後、間隔が狭い方のフィン２０側面に絶縁膜からなる側壁４１が残る。
【００８６】
次に、図１０Ｃ（ｍ）に示すように、イオン注入法によって、ゲート側壁３８をマスクとして各フィン２０に高濃度のｎ型不純物（例えば、Ａｓ。）を導入し、ソース／ドレイン領域４０を形成し、続いて、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【００８７】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、以下の効果が得られる。
（１）フィン２０が、狭い間隔Ｗ３と広い間隔Ｗ４を繰り返して形成されているので、フィンが等間隔で形成されるものと比べて、不純物をフィン２０の下部まで導入することができる。
（２）フィン２０が、狭い間隔Ｗ３と広い間隔Ｗ４を繰り返して形成され、フィン２０の下部まで不純物を導入することができるので、フィン間の間隔が狭くてフィンの下部まで不純物が十分導入できない場合と比べ、エクステンション領域３６及びソース／ドレイン領域４０の寄生抵抗を低減することができる。
【００８８】
［第４の実施の形態］
第４の実施の形態は、第３の実施の形態と同じ間隔Ｗ３及びＷ４を繰り返して形成されたフィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させる点で異なっている。
【００８９】
図１１は、本発明の第４の実施の形態に係るＦｉｎＦＥＴの主要部を示す上面図である。本実施の形態におけるＦｉｎＦＥＴ１は、図１１に示すように、閉ループを構成して隣接するフィン２０同士が互いに接続するまで、フィン２０の上面及び側面に単結晶Ｓｉをエピタキシャル成長させている。なお、隣接する閉ループ間には、側壁４１は残っていない。
【００９０】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００９１】
（半導体装置の製造）
図１２は、本発明の第４の実施の形態に係るＦｉｎＦＥＴを示す図１１のXII―XII線で切断した断面図である。
【００９２】
本実施の形態に係る半導体装置の製造工程は、第３の実施の形態における図１０Ａ（ａ）〜図１０Ｃ（ｋ）までの製造工程と同様に行われる。ただし、ゲート側壁３８を形成する工程において、ゲート側壁３８を形成するために行われるエッチングは、さらにオーバーエッチングを行い、狭いフィン２０間に残存する側壁４１を他の実施の形態の側壁４１よりも高さが低い側壁となるように加工する。
【００９３】
次に、図１２に示すように、ＣＶＤ法によって単結晶Ｓｉをフィン２０の上面及び側面にエピタキシャル成長させ、コンタクト形成領域２０１〜２０３を形成する。フィン２０の狭い方の第２の側面２２２が露出しているため、第２の側面２２２側からエピタキシャル成長した単結晶Ｓｉ層４４が、広い方の第１の側面２２１から成長する単結晶Ｓｉ層４４に比べて先に接続するので、コンタクト形成領域２０１〜２０３の形成が可能になる。
【００９４】
次に、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【００９５】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、フィン２０の上面及び側面に単結晶Ｓｉ層４４のエピタキシャル成長を行ったとき、第２の側面２２２側からエピタキシャル成長した単結晶Ｓｉ層４４が、広い方の第１の側面２２１から成長する単結晶Ｓｉ層４４に比べて先に接続するので、この接続された部分であるコンタクト形成領域２０１〜２０３の上層に、このコンタクト形成領域２０１〜２０３と接続するコンタクトを形成し易く、また、拡散層抵抗及びコンタクト抵抗を低減することができる。
【００９６】
［第５の実施の形態］
第５の実施の形態は、閉ループの端部を切断してフィン２０を分離している点で上記の実施の形態と異なっている。
【００９７】
図１３は、本発明の第３の実施の形態に係るＦｉｎＦＥＴの主要部の上面図である。このＦｉｎＦＥＴ１は、図１３に示すように、フィン２０間が、間隔Ｗ５と間隔Ｗ５よりも狭い間隔Ｗ６を繰り返すように形成されている。
【００９８】
以下に、本実施の形態のＦｉｎＦＥＴ１の製造方法の一例について説明する。
【００９９】
（半導体装置の製造）
本実施の形態に係る半導体装置の製造工程は、例えば、第３の実施の形態におけるライナー膜４２の形成前までの製造工程と同様に行われる。
【０１００】
次に、フォトリソグラフィ法等によって、フィン２０同士が接続する端部が露出する開口を有するレジストパターンを半導体基板１０上に形成し、ＲＩＥ法等によって開口から露出するフィン２０を除去し、レジストパターンを除去する。この工程によって、図１３に示すように、閉ループが切断される。
【０１０１】
次に、ＣＶＤ法によって、ライナー膜４２を形成し、周知の工程を経てＦｉｎＦＥＴ１を得る。
【０１０２】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、閉ループを切断しているので、フィンが閉ループとなる場合と比べて、集積化が容易となる。
【０１０３】
［第６の実施の形態］
第６の実施の形態は、本発明のＦｉｎＦＥＴをＳＲＡＭ（Static Random Access Memory）に用いた一例を示している。
【０１０４】
図１４は、本発明の第６の実施の形態に係るＦｉｎＦＥＴを用いたＳＲＡＭの概略図である。このＳＲＡＭ６は、図１４に示すように、複数のメモリセルアレイ６０を有して概略構成されている。メモリセルアレイ６０は、複数のメモリセル６２から構成され、このメモリセル６２は、さらに複数のＦｉｎＦＥＴ６２０から構成されている。
【０１０５】
このＦｉｎＦＥＴ６２０は、フィン６２２とゲート電極６２４を備えて概略構成されている。フィン６２２は、上記の各実施の形態と同様に、広い間隔と狭い間隔が交互になるように形成されているので、フィン６２２の不純物濃度がほぼ均一となり、エクステンション領域及びソース／ドレイン領域の寄生抵抗が低減する。
【０１０６】
本発明の第６の実施の形態によれば、ＳＲＡＭにＦｉｎＦＥＴ６２０を用いない場合に比べ、エクステンション領域及びソース／ドレイン領域の寄生抵抗が低減し、ＳＲＡＭ６の性能が向上する。
【０１０７】
（変形例）
以下に本発明の変形例の一例について説明する。
【０１０８】
図１５（ａ）、（ｂ）は、変形例を示す要部断面図である。図１５（ａ）に示すＦｉｎＦＥＴ１は、ＣＶＤ法によって単結晶Ｓｉをフィン２０の第１及び第２の側面２２１、２２２とフィン２０の上面にエピタキシャル成長させた単結晶Ｓｉ層４４が形成されている。図１５（ａ）に示すＦｉｎＦＥＴ１は、フィン２０の第１及び第２の側面２２１、２２２とフィン２０の上面といった広い領域から単結晶Ｓｉをエピタキシャル成長させるので、フィン２０間に側壁が形成され、フィン２０の狭い領域から単結晶Ｓｉをエピタキシャル成長させる場合に比べ、ＦｉｎＦＥＴ１の拡散層抵抗及びコンタクト抵抗を低減することができる。
【０１０９】
また、図１５（ｂ）に示すＦｉｎＦＥＴ１は、例えば、フィン２０の間隔が広い方の素子分離領域２２が、フィン２０の間隔が狭い方の素子分離領域２２の厚みよりも薄くなっており、図１５（ａ）に示すＦｉｎＦＥＴ１に比べ、単結晶Ｓｉをエピタキシャル成長させる領域が広くなっているので、さらにＦｉｎＦＥＴ１の拡散層抵抗及びコンタクト抵抗を低減することができる。なお、素子分離領域２２の厚みは、フィン２０の間隔が狭い方が薄くても良い。
【０１１０】
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【０１１１】
例えば、上記実施形態においては、ＦｉｎＦＥＴとして、フィン上面をチャネルとして用いない、ダブルゲート型ＦｉｎＦＥＴを一例として説明したが、フィン上面をチャネルとして用いるトライゲート型ＦｉｎＦＥＴであってもよい。
【符号の説明】
【０１１２】
１…ＦｉｎＦＥＴ、１０…半導体基板、１４…マスク層、１６…ダミーパターン、１８…側壁、２０、６２２…フィン、３２、６２４…ゲート電極、３８…ゲート側壁、４０…ソース／ドレイン領域、４４…単結晶Ｓｉ層、６２…メモリセル
【特許請求の範囲】
【請求項１】
基体と、
前記基体上に形成された複数のフィンとを有し、
前記複数のフィンは、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、前記第１の間隔を形成する側に面した側面の下部の不純物濃度が、前記第２の間隔を形成する側に面した側面の下部の不純物濃度よりも高い半導体領域を有する半導体装置。
【請求項２】
前記フィンは、隣接するフィンの上面又は側面に、閉ループを形成する前記隣接するフィン同士を相互接続する半導体層を有する請求項１に記載の半導体装置。
【請求項３】
前記フィンは、前記第１の間隔又は前記第２の間隔を有して隣接するフィンの端部が接続して閉ループを形成し、
前記複数のフィン上に設けられ、前記複数のフィンの延伸方向と直交するゲート電極と、
前記複数のフィンに設けられたソース／ドレイン領域と、
前記隣接するフィンの前記ソース／ドレイン領域の上面又は側面に、前記閉ループを形成する前記隣接するフィンの前記ソース／ドレイン領域同士を相互接続する半導体層を有する請求項１に記載の半導体装置。
【請求項４】
基体上にマスク層を形成する工程と、
前記マスク層上に等間隔で並ぶ芯材を形成する工程と、
前記芯材の側面に側壁を形成する工程と、
前記側壁が形成された前記芯材を除去する工程と、
前記芯材が除去された前記側壁をマスクとして前記マスク層をエッチングする工程と、
エッチングした前記マスク層をマスクとして前記基体の一部をエッチングし、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返す複数のフィンを形成する工程と、
形成された前記複数のフィンと直交するゲート電極を形成する工程と、
形成された前記ゲート電極の側面にゲート側壁を形成する工程と、
形成された前記ゲート側壁をマスクとして前記複数のフィンに不純物を導入して前記複数のフィンにソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記ソース／ドレイン領域を形成する工程の後、前記第１の間隔又は前記第２の間隔を有して隣接するフィンの端部が接続して形成される閉ループの前記隣接するフィン同士を相互接続するように前記隣接するフィンの上面又は側面にエピタキシャル結晶を成長させる請求項４に記載の半導体装置の製造方法。
【請求項１】
基体と、
前記基体上に形成された複数のフィンとを有し、
前記複数のフィンは、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、前記第１の間隔を形成する側に面した側面の下部の不純物濃度が、前記第２の間隔を形成する側に面した側面の下部の不純物濃度よりも高い半導体領域を有する半導体装置。
【請求項２】
前記フィンは、隣接するフィンの上面又は側面に、閉ループを形成する前記隣接するフィン同士を相互接続する半導体層を有する請求項１に記載の半導体装置。
【請求項３】
前記フィンは、前記第１の間隔又は前記第２の間隔を有して隣接するフィンの端部が接続して閉ループを形成し、
前記複数のフィン上に設けられ、前記複数のフィンの延伸方向と直交するゲート電極と、
前記複数のフィンに設けられたソース／ドレイン領域と、
前記隣接するフィンの前記ソース／ドレイン領域の上面又は側面に、前記閉ループを形成する前記隣接するフィンの前記ソース／ドレイン領域同士を相互接続する半導体層を有する請求項１に記載の半導体装置。
【請求項４】
基体上にマスク層を形成する工程と、
前記マスク層上に等間隔で並ぶ芯材を形成する工程と、
前記芯材の側面に側壁を形成する工程と、
前記側壁が形成された前記芯材を除去する工程と、
前記芯材が除去された前記側壁をマスクとして前記マスク層をエッチングする工程と、
エッチングした前記マスク層をマスクとして前記基体の一部をエッチングし、第１の間隔と前記第１の間隔よりも間隔が狭い第２の間隔とを繰り返す複数のフィンを形成する工程と、
形成された前記複数のフィンと直交するゲート電極を形成する工程と、
形成された前記ゲート電極の側面にゲート側壁を形成する工程と、
形成された前記ゲート側壁をマスクとして前記複数のフィンに不純物を導入して前記複数のフィンにソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記ソース／ドレイン領域を形成する工程の後、前記第１の間隔又は前記第２の間隔を有して隣接するフィンの端部が接続して形成される閉ループの前記隣接するフィン同士を相互接続するように前記隣接するフィンの上面又は側面にエピタキシャル結晶を成長させる請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図６】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図６】
【公開番号】特開２０１１−７１２３５（Ｐ２０１１−７１２３５Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２１９６６０（Ｐ２００９−２１９６６０）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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