【課題】半導体層上での占有面積の増加を抑制しながらキャパシタ素子の容量を増大させることができる半導体装置を提供する。
【解決手段】この半導体装置は、素子分離溝２によって分離された複数の活性領域Ａを有するｎ型半導体層３と、素子分離溝２の側壁２ｂを覆う側壁被覆部１７を有する容量膜１５と、容量膜１５に積層された電極膜１８とを含む。ｎ型半導体層３、容量膜１５および電極膜１８によってキャパシタＣが形成されている。 （もっと読む）

【課題】消費電力を低減することが可能な新たな構造の半導体装置及びその駆動方法を提供する。
【解決手段】メモリセルは、容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有する。第１のトランジスタは、第２のトランジスタよりもスイッチング速度が速い。第１のトランジスタと第２のトランジスタと容量素子とは直列に電気的に接続されている。容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、第１のトランジスタと第２のトランジスタの両方を介して行われる。こうして、半導体装置の消費電力を少なく、且つ情報の書き込み及び読み出し速度を高速化することができる。 （もっと読む）

【課題】ＳＯＩ構造のＤＲＡＭの提供
【解決手段】
半導体基板１上に複数層の絶縁膜（２、３、４、５）が選択的に設けられ、絶縁膜５上より、絶縁膜５が設けられていない領域上に延在して選択的に半導体層（８、９、１０）が設けられ、半導体層の一部９の全周囲にゲート絶縁膜１６を介し、絶縁膜４上に包囲構造のゲート電極１７が設けられ、ゲート電極に自己整合し、直下に空孔７を有する半導体層の一部１０にドレイン領域（１４、１５）が、半導体層の一部８にソース領域（１２、１３）が設けられた構造のＭＩＳ電界効果トランジスタと、ソース領域１２の側面に一部を接し、絶縁膜（３、５）中にトレンチが設けられ、トレンチの側面に電荷蓄積電極１９が設けられ、電荷蓄積電極の側面及び上部にキャパシタ絶縁膜２０を介してセルプレート電極２１が設けられた構造のトレンチ型キャパシタと、により構成されたＤＲＡＭ。 （もっと読む）

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の歩留まりを向上させること。
【解決手段】シリコン基板２０に溝２０ａを形成する工程と、溝２０ａに充填材３０を充填する工程と、溝２０ａに充填材３０が充填された状態で、シリコン基板２０に対してウエット処理を行う工程と、ウエット処理の後、充填材３０を除去する工程と、充填材３０を除去した後、溝２０ａ内に、キャパシタ誘電体膜４５ａを介してキャパシタの対向電極５０ｐを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】ストレージ拡散層を介したリーク電流の抑制が図られたメモリセルの作製に適した、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１導電型領域上に、ゲート絶縁膜とゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を有する半導体基板を準備する工程と、ゲート電極とキャパシタ電極とを覆って半導体基板上に絶縁膜を形成する工程と、ゲート電極とキャパシタ電極との間の第２領域、及びゲート電極に対しキャパシタ電極と反対側の第３領域に、絶縁膜を通して第１導電型と反対の第２導電型の不純物を注入する工程と、絶縁膜をエッチングしてゲート電極側壁上にサイドウォールを残す工程と、第２領域上にマスク部材を形成する工程と、ゲート電極と、キャパシタ電極と、マスク部材と、ゲート電極側壁上のサイドウォールをマスクとし、第３領域に第２導電型不純物を注入する工程とを有する。 （もっと読む）

【課題】
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 （もっと読む）

【課題】電極と対向する半導体基板との間で容量を形成し、半導体基板に形成された溝内に電極が形成され、リーク電流の抑制が図られたキャパシタを含む半導体装置を提供する。
【解決手段】半導体装置は、溝１０１が形成された半導体基板１と、溝１０１内に形成されたキャパシタ電極８Ｃと、溝１０１の底上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第１の絶縁膜５と、溝１０１の側壁上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第２の絶縁膜６Ｃａと、溝１０１の底で、キャパシタ電極８Ｃと第１の絶縁膜５との間に介在する第１の金属酸化物膜７Ｃａとを有する。 （もっと読む）

【課題】微細化した場合であっても電気的特性の良好なメモリセルを得ることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上及びトレンチ１２ｃの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３６ａとを有するキャパシタ４０と、キャパシタ４０に接続されたメモリセルトランジスタ５４と、メモリセルトランジスタとキャパシタとが形成されたメモリセル領域４における半導体基板に形成された第２導電型の第１のチャネルドープ層２６ａと、メモリセル領域における半導体基板内に形成され、第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層２７とを有している。 （もっと読む）

本発明は、一態様では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板（１０９）のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）（１１０）内にトレンチ分離構造（１１８）を形成すること、ならびにトレンチ分離構造（１１８）の上に、トレンチ分離構造（１１８）の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造（１１８）の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチ（１１６）を形成する。エッチング・マスクをＤＲＡＭ領域（１１０）から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつけて、丸みをつけた角部（１２０）を形成する。この後に、ゲート・トレンチ（１１６）の側壁の上、第１の丸みをつけた角部（１２０）の上、およびゲート・トレンチ（１１６）に隣接する半導体基板（１０９）の上の酸化物層（１２４）の形成を続ける。トレンチ（１１６）をゲート材料で充填する。
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【課題】ＡＬＤプロセスを使用して、均一性が良好で、ほとんどまたは全く汚染がなく、かつ導電率が高いつまり抵抗率が低いタングステン含有材料を堆積するための改良されたプロセスを提供する。
【解決手段】一実施形態では、プロセスチャンバ内に基板を位置決めするステップであって、該基板がこの上に配置されている下地層を含有するステップと、該基板をタングステン前駆体および還元ガスに順次曝してＡＬＤプロセス時に該下地層上にタングステン核形成層を堆積するステップであって、該還元ガスが約４０：１、１００：１、５００：１、８００：１、１，０００：１以上の水素／ハイドライド流量比を含有するステップと、該タングステン核形成層上にタングステンバルク層を堆積するステップとを含む、基板上にタングステン含有材料を形成するための方法が提供される。該還元ガスはジボラン、シランまたはジシランなどのハイドライド化合物を含有している。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの製造プロセスを大幅に変更することなく、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供する。
【解決手段】第１導体膜によりＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍと、ＤＲＡＭセルの選択用ｎＭＩＳのゲート電極４ｄと、ＦＬＡＳＨセルのメモリＭＩＳの浮遊ゲート電極４ｆとを形成し、第２導体膜によりＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧと、ＤＲＡＭセルの容量電極１１ｄと、ＦＬＡＳＨセルのメモリＭＩＳの制御ゲート電極１１ｆとを形成し、絶縁膜１０ｂ、電荷蓄積層ＣＳＬおよび絶縁膜１０ｔからなる積層膜によりＭＯＮＯＳセルの電荷保持用絶縁膜、ＤＲＡＭセルの容量絶縁膜およびＦＬＡＳＨセルの層間絶縁膜を形成することにより、半導体基板１に、ＭＯＮＯＳセル、ＤＲＡＭセルおよびＦＬＡＳＨセルを搭載する半導体装置を製造する。 （もっと読む）

【課題】プログラム可能な感知検出器、ソフト・エラーを検出する方法及びＤＲＡＭアレイを提供する。
【解決手段】本発明の態様は、高速化されたＤＲＡＭソフト・エラー検出のためのプログラム可能な重イオン感知デバイスに関する。ＤＲＡＭベースのアルファ・イオン粒子感知装置の設計は、高速化されたオン・チップＳＥＲテスト装置として使用されることが望ましい。多様な度合いのＳＥＲ感度を達成するために、感知装置には、プログラム可能感知マージン、リフレッシュ率及び供給電圧が与えられる。更に、デュアル・モードのＤＲＡＭアレイが提案され、その結果、アレイの少なくとも一部が、ソフト・エラー検出（ＳＥＤ）モードの間、高エネルギー粒子の活動をモニタするために使用され得る。 （もっと読む）

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。 （もっと読む）

【課題】半導体記憶装置においてキャパシタの蓄積容量の増加を図る。
【解決手段】半導体記憶装置は、トランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル間を素子分離する素子分離部２２とを具備する。素子分離部２２は、半導体基板２の第１表面内に形成された第１トレンチ６内に埋め込まれた素子分離絶縁膜２２を含む。キャパシタ１６は、第１トレンチ６に隣接して第１表面内に形成された第２トレンチ８内の側面及び底面上に形成されたキャパシタ絶縁膜３４と、第２トレンチ８内でキャパシタ絶縁膜３４上に埋め込まれた上側電極３６と、上側電極３６と対向するように半導体基板２内に形成された下側電極３２とを含む。トランジスタ１４は、第２トレンチ８に隣接して第１表面内に形成され且つ一方が下側電極３２に電気的に接続された一対のソース／ドレイン層４２と、一対のソース／ドレイン層４２間でゲート絶縁膜４４を介して半導体基板２上に配設されたゲート電極４６とを含む。 （もっと読む）

【課題】形成面積の縮小化とキャパシタの容量の確保との両立を可能にする半導体装置を提供する。
【解決手段】ＤＲＡＭセルは、シリコン基板１の上部に形成された分離トレンチ４０により規定される活性領域７に形成され、当該活性領域７の端部にキャパシタＣ１，Ｃ２が形成される。このキャパシタＣ１，Ｃ２が形成される活性領域７の端部の表面には、選択エピタキシャル成長法によりエピタキシャル層２５が形成されており、他の部分よりも幅が広くなっている。当該キャパシタＣ１，Ｃ２は、その幅広部の形成された不純物拡散層２４を第１電極とし、その上に誘電体層２１を介して形成された電極２２を第２電極とする。 （もっと読む）

【課題】メモリセルの高集積化およびメモリセルのキャパシタの容量増大を図る。
【解決手段】半導体基板の活性領域４０を規定する分離トレンチ２内にはフィールドシールド電極であるＮ型導電性膜４ｎが形成される。各活性領域４０には、その両端に形成されたキャパシタと、ゲート電極１２を有する２つのトランジスタとから成る２つのＤＲＡＭセルが形成される。活性領域４０の両端のキャパシタは、分離トレンチ２の内壁（活性領域４０の側壁）の不純物拡散層をストレージ電極とし、分離トレンチ２内のＮ型導電性膜４ｎをセルプレート電極とする。活性領域４０の両端のキャパシタのセルプレート電極であるＮ型導電性膜４ｎは、互いに分離トレンチ２内で繋がっている。 （もっと読む）

第１のプロセスから第２のプロセスに組み込みＤＲＡＭアレイをスケーリングするための方法及び装置であって、スケーリングは一定のスケールファクタでフィーチャの直線寸法を縮小することを含む。第１のプロセスから第２のプロセスへと、ＤＲＡＭセルキャパシタの配置面積はスケールファクタの２乗で減少し、セル容量はスケールファクタで減少する。ロジックトランジスタに供給するために利用される電圧は、第１のプロセスから第２のプロセスにスケールダウンされる。しかしながら、センスアンプに供給するために利用される電圧はどちらのプロセスも変わらない。従って、第２のプロセスの組み込みＤＲＡＭアレイにおいては、センスアンプはロジックトランジスタより大きな電圧を供給される。これにより、一つのプロセス世代から次の世代にわたってＤＲＡＭセルの検出電圧を維持しながら、メモリサイズをプロセスのスケールファクタの２乗でスケーリングすることが可能になる。
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【課題】形成過程における位置合わせずれが生じた場合であっても、電気的特性のばらつきの発生を抑制できる相補型メモリセルを提供する。
【解決手段】相補型メモリセルは、２つのメモリユニットＭＵから成る。メモリユニットＭＵの各々は、半導体基板における活性領域３と上部電極２２とが重なる部分にメモリキャパシタを備える。相補型メモリセルが備える２つのメモリキャパシタのうち一方の上部電極２２は、活性領域３における所定の第１方向側端部を覆っており、他方の上部電極２２は、活性領域３における第１方向とは逆の第２方向側端部を覆う。 （もっと読む）