半導体装置及びその駆動方法

【課題】消費電力を低減することが可能な新たな構造の半導体装置及びその駆動方法を提供する。
【解決手段】メモリセルは、容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有する。第１のトランジスタは、第２のトランジスタよりもスイッチング速度が速い。第１のトランジスタと第２のトランジスタと容量素子とは直列に電気的に接続されている。容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、第１のトランジスタと第２のトランジスタの両方を介して行われる。こうして、半導体装置の消費電力を少なく、且つ情報の書き込み及び読み出し速度を高速化することができる。

【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は半導体素子を利用した半導体装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭはフリップフロップなどの回路を用いて記憶内容を保持するため、１メモリセルあたりに素子の数が多くなり（例えば、１メモリセルあたりトランジスタが６個）、記憶容量あたりの単価が高くなるという問題がある。
【０００４】
揮発性記憶装置の別の例としてはＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＤＲＡＭはメモリセルを構成するトランジスタを選択して容量素子に電荷を蓄積することで情報を記憶する。
【０００５】
ＤＲＡＭでは、メモリセルを構成するトランジスタのオフ電流（トランジスタがオフ状態でのソースとドレイン間のリーク電流）等によって、当該トランジスタが選択されていないときでも容量素子から電荷が流出、または容量素子に電荷が流入する。特許文献１に記載の発明では、シリコンでなる半導体基板にチャネルが形成されるトランジスタの構造を工夫し、当該トランジスタのオフ電流を低減することを提案している。しかしながら、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流を十分に小さくすることは難しい。よって、従来のＤＲＡＭでは記憶した情報を書き換えない場合であっても、所定の周期（例えば、１秒間に数十回）で記憶素子に情報を書き込む動作（リフレッシュ動作）が必要であり、ＤＲＡＭの消費電力を十分に低減することは困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１４７３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の問題に鑑み、消費電力を低減することが可能な新たな構造の半導体装置及びその駆動方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００８】
開示する発明の一態様では、半導体装置を構成する複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流（トランジスタがオフ状態でのソースとドレイン間のリーク電流）の小さな第２のトランジスタとを有する。ここで、第１のトランジスタは、第２のトランジスタよりもスイッチング速度が速いトランジスタとする。複数のメモリセルの各メモリセルにおいて、第１のトランジスタと第２のトランジスタと容量素子とは直列に電気的に接続されている。そして、容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、第１のトランジスタと第２のトランジスタの両方を介して行われる。
【０００９】
開示する発明の一態様では、半導体装置の駆動方法は、頻繁に情報の書き込みまたは読み出しを行う場合（以下、第１のモードと呼ぶ）では、全てのメモリセルの第２のトランジスタをオン状態とし、複数のメモリセルのいずれかの第１のトランジスタをオン状態とする。こうして、第１のトランジスタ及び第２のトランジスタが共にオン状態となったメモリセルにおいて、容量素子への電荷の蓄積及び容量素子からの電荷の放出を行う。即ち、情報の書き込み及び読み出しを行う。
【００１０】
一方、情報の書き込みまたは読み出しが頻繁でない場合（以下、第２のモードと呼ぶ）では、複数のメモリセルのいずれかの第１のトランジスタをオン状態とし、前記メモリセルの第２のトランジスタをオン状態とする。こうして、第１のトランジスタと第２のトランジスタが共にオン状態となったメモリセルにおいて、容量素子への電荷の蓄積または容量素子からの電荷の放出を行う。即ち、情報の書き込み及び読み出しを行う。また、情報の書き込みまたは読み出しを行わないときには、全てのメモリセルの第２のトランジスタをオフ状態とする。こうして、第１のトランジスタがオン状態であるかオフ状態であるかに関わらず、容量素子から電荷が放出されるのを防ぎ、各メモリセルの情報を保持する。また、第２のモードは省電力モードということもできる。
【００１１】
開示する発明の一態様では、半導体装置は、複数のビット線と、複数の第１のワード線と、複数の第２のワード線と、複数の容量線と、マトリクス状に配置された複数のメモリセルとを有する。複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有する。ここで、第１のトランジスタは、第２のトランジスタよりもスイッチング速度が速いトランジスタとする。複数のメモリセルの各メモリセルにおいて、第１のトランジスタのソースとドレインの一方は複数のビット線のうちの１本に電気的に接続され、第１のトランジスタのソースとドレインの他方は第２のトランジスタのソースとドレインの一方に電気的に接続され、第２のトランジスタのソースとドレインの他方は容量素子の一対の電極のうち一方の電極に電気的に接続され、容量素子の一対の電極のうち他方の電極は複数の容量線のうちの１本に電気的に接続されている。また、第１のトランジスタのゲートは複数の第１のワード線のうちの１本に電気的に接続され、第２のトランジスタのゲートは複数の第２のワード線のうちの１本に電気的に接続されている。容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、オン状態となった第１のトランジスタとオン状態となった第２のトランジスタの両方を介して行われる。
【００１２】
なお、第１のトランジスタと第２のトランジスタは、ビット線と容量素子（容量素子の一対の電極のうち一方の電極）との間に直列に電気的に接続されていれば良く、第１のトランジスタと第２のトランジスタの順序は入れ替えることができる。つまり、第２のトランジスタのソースとドレインの一方は複数のビット線のうちの１本に電気的に接続され、第２のトランジスタのソースとドレインの他方は第１のトランジスタのソースとドレインの一方に電気的に接続され、第１のトランジスタのソースとドレインの他方は容量素子の一対の電極のうち一方の電極に電気的に接続され、容量素子の一対の電極のうち他方の電極は複数の容量線のうちの１本に電気的に接続されている。第１のトランジスタのゲートは複数の第１のワード線のうちの１本に電気的に接続され、第２のトランジスタのゲートは複数の第２のワード線のうちの１本に電気的に接続される構成とすることもできる。
【００１３】
なお、複数のメモリセルのうち、列方向に並んだ複数のメモリセルにおいてビット線を共有することができ、行方向に並んだ複数のメモリセルにおいて第１のワード線を共有することができ、行方向に並んだ複数のメモリセルにおいて第２のワード線を共有することができ、行方向に並んだ複数のメモリセルにおいて容量線を共有することができる。更に、第２のワード線は全てのメモリセルにおいて共有することもできる。容量線は全てのメモリセルにおいて共有することもできる。
【００１４】
開示する発明の一態様では、半導体装置の駆動方法は、頻繁に情報の書き込みまたは読み出しを行う場合（第１のモード）では、第２のトランジスタをオン状態とする信号を複数の第２のワード線の全てに入力し、第１のトランジスタをオン状態とする信号を複数の第１のワード線のいずれかに入力する。こうして、第１のトランジスタ及び第２のトランジスタが共にオン状態となったメモリセルにおいて、所定の電荷を容量素子に蓄積させ、また当該電荷を放出させる。このように各メモリセルの情報を書き込み及び読み出す。
【００１５】
一方、情報の書き込み又は読み出しが頻繁でない場合（第２のモード）では、情報の書き込み又は読み出しを行うときには、全メモリセルのうち書き込み又は読み出しを行うメモリセルのみ、第１のトランジスタ及び第２のトランジスタをオン状態とする。つまり、書き込み又は読み出しを行うメモリセルに対応する第１のワード線及び第２のワード線のみに、第１のトランジスタ及び第２のトランジスタがオン状態となる信号を入力する。こうして、当該メモリセルの情報の書き込み又は読み出しを行う。また、情報の書き込み又は読み出しを行わないときには、複数の第２のワード線に入力する信号を全てのメモリセルの第２のトランジスタがオフ状態となる信号とする。こうして、第１のトランジスタがオン状態であるかオフ状態であるかに関わらず、容量素子から電荷が放出されるのを防ぎ、各メモリセルの情報を保持する。
【００１６】
第２のトランジスタよりスイッチング速度の速い第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタは、例えば次のようなトランジスタとすることができる。
【００１７】
第２のトランジスタは、ワイドギャップ半導体である酸化物半導体材料を用いたトランジスタとし、第１のトランジスタは、酸化物半導体以外の半導体材料を用いたトランジスタとすることができる。
【００１８】
なお、酸化物半導体材料を用いたトランジスタとは、酸化物半導体材料を用いた層（酸化物半導体層）にチャネルが形成されるトランジスタのことをいう。酸化物半導体以外の半導体材料を用いたトランジスタとは、酸化物半導体材料以外の半導体材料を用いた層または基板にチャネルが形成されるトランジスタのことをいう。
【００１９】
第１のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形成領域と重畳して第１のゲート絶縁層上に設けられた第１のゲートと、を有する構成とすることができる。
【００２０】
また別の例としては、第１のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第１のゲート絶縁層と、第１のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第１のゲートと、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。
【００２１】
例えば、第２のトランジスタは、酸化物半導体層と電気的に接続される第２のソース及び第２のドレインと、第２のゲート絶縁層と、第２のゲート絶縁層を挟んで酸化物半導体層と重畳するように設けられた第２のゲートと、を有する構成とすることができる。
【００２２】
なお、半導体材料を用いた基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、酸化物半導体以外の半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料を有していてもよい。または、酸化物半導体層は、Ｉｎ、Ｓｎ及びＺｎを含んでなる酸化物半導体材料を有していてもよい。
【００２３】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２４】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。更に、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２６】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００２７】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２８】
第１のトランジスタは第２のトランジスタよりもスイッチング速度が速い。よって、第２のトランジスタを常時オン状態とし第１のトランジスタをスイッチングさせる第１のモードでは、各メモリセルの情報の書き込み及び読み出しを高速に行うことができる。一方、第２のトランジスタは第１のトランジスタよりもオフ電流が小さい。よって、第１のトランジスタと第２のトランジスタをともにスイッチングさせる第２のモードでは、リフレッシュ動作を行わなくても容量素子に保持された電荷を長い期間保持することができる。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。
【００２９】
このように、オフ電流が小さいトランジスタ（第２のトランジスタ）と、スイッチング速度が速いトランジスタ（第１のトランジスタ）とを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。
【００３０】
ここで、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタを第２のトランジスタとして各メモリセルに用いることにより、容量素子に保持された電荷がリークにより変化するのを低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。例えば、リフレッシュ動作を１ヶ月に１回などとすることができる。それ故、半導体装置の消費電力を十分に低減することができる。
【００３１】
しかしながら、酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいが、シリコン等を用いたトランジスタと比較してスイッチング速度が遅い。そこで、第２のトランジスタと直列に電気的に接続された第１のトランジスタは、酸化物半導体以外の材料を用いたトランジスタとする。酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタよりも、スイッチング速度が速く、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタを、酸化物半導体材料を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作の高速性を確保することができる。
【００３２】
酸化物半導体を用いたトランジスタを第２のトランジスタとし、酸化物半導体以外の材料を用いたトランジスタを第１のトランジスタとして、これらのトランジスタを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の構成を示す平面図及び断面図。
【図６】半導体装置の構成を示す平面図及び断面図。
【図７】半導体装置の構成を示す平面図及び断面図。
【図８】半導体装置の構成を示す平面図及び断面図。
【図９】半導体装置の構成を示す断面図。
【図１０】半導体装置の作製方法を示す図。
【図１１】半導体装置の作製方法を示す図。
【図１２】半導体装置の作製方法を示す図。
【図１３】半導体装置の作製方法を示す図。
【図１４】半導体装置の作製方法を示す図。
【図１５】半導体装置の作製方法を示す図。
【図１６】半導体装置を用いた電子機器を説明するための図。
【図１７】酸化物材料の結晶構造を説明する図。
【図１８】酸化物材料の結晶構造を説明する図。
【図１９】酸化物材料の結晶構造を説明する図。
【図２０】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２４】計算に用いたトランジスタの断面構造を説明する図。
【図２５】酸化物半導体膜を用いたトランジスタの電気特性を示す図。
【図２６】試料１のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。
【図２７】試料２であるトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。
【図２８】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３０】Ｉ_ｄおよび電界効果移動度のＶ_ｇ依存性を示す図。
【図３１】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図。
【図３２】トランジスタの構造の一例を示す図。
【図３３】トランジスタの構造の一例を示す図。
【発明を実施するための形態】
【００３４】
開示する発明の実施の形態の一例について図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００３７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び駆動方法について、図１乃至図４を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。
【００３８】
〈基本回路〉
はじめに、基本的な回路構成及びその動作について、図１を参照して説明する。図１は半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図１に示す回路図において、メモリセル１９０は、トランジスタ１６０と、トランジスタ１６２と、容量素子１６４とを有する。
【００３９】
トランジスタ１６０のゲートは第１の配線（１ｓｔＬｉｎｅ）と電気的に接続され、トランジスタ１６２のゲートは第２の配線（２ｎｄＬｉｎｅ）と電気的に接続される。トランジスタ１６０のソースとドレインの一方は第４の配線（４ｔｈＬｉｎｅ）と電気的に接続され、トランジスタ１６０のソースとドレインの他方はトランジスタ１６２のソースとドレインの一方と電気的に接続される。トランジスタ１６２のソースとドレインの他方は容量素子１６４の一対の電極のうち一方の電極と電気的に接続され、容量素子１６４の一対の電極のうち他方の電極は第３の配線（３ｒｄＬｉｎｅ）と電気的に接続される。
【００４０】
なお、図１は、第４の配線（４ｔｈＬｉｎｅ）と容量素子１６４との間に、トランジスタ１６０、トランジスタ１６２がこの順に直列に電気的に接続される構成を示したがこれに限定されない。第４の配線（４ｔｈＬｉｎｅ）と容量素子１６４との間に、トランジスタ１６２、トランジスタ１６０がこの順に直列に電気的に接続されていてもよい。
【００４１】
ここで、トランジスタ１６０は、単結晶半導体を用いたトランジスタ（単結晶半導体基板や単結晶半導体層にチャネルが形成されるトランジスタ）、例えば単結晶シリコンを用いたトランジスタとすることができる。
【００４２】
トランジスタ１６２は、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）とすることができる。
【００４３】
図１に示す半導体装置では、次のように、情報の書き込み、読み出しが可能である。
【００４４】
情報の書き込みは、第１の配線（１ｓｔＬｉｎｅ）の電位をトランジスタ１６０がオン状態となるような電位とし、第２の配線（２ｎｄＬｉｎｅ）の電位をトランジスタ１６２がオン状態となるような電位として、トランジスタ１６０及びトランジスタ１６２をオン状態とする。こうして、第４の配線（４ｔｈＬｉｎｅ）の電位が容量素子１６４の一対の電極のうち一方の電極に与えられる。ここでは、書き込む情報に応じて第４の配線（４ｔｈＬｉｎｅ）の電位を選択し、容量素子１６４に所定の電荷を選択的に与えるものとする。容量素子に所定の電荷が与えられた状態をデータ”１”に対応させ、容量素子に所定の電荷が与えられていない状態をデータ”０”に対応させることによって、メモリセルに１ビットの情報を書き込むことができる。なお、メモリセル１９０にデータ”０”が書き込まれた状態から新たにデータ”１”を書き込む場合には、情報の書き込み時に容量素子１６４に電荷を充電することになる。メモリセル１９０にデータ”１”が書き込まれた状態から新たにデータ”０”を書き込む場合には、情報の書き込み時に容量素子１６４から電荷を放電することになる。メモリセル１９０にデータ”１”が書き込まれた状態から新たにデータ”１”を書き込む場合、及びメモリセル１９０にデータ”０”が書き込まれた状態から新たにデータ”０”を書き込む場合には、情報の書き込み時に容量素子１６４からの電荷の移動は無い。その後、トランジスタ１６０及びトランジスタ１６２の少なくとも一方がオフ状態となるように、第１の配線（１ｓｔＬｉｎｅ）及び第２の配線（２ｎｄＬｉｎｅ）の一方または両方の電位を変化させることによって、容量素子１６４に与えられた電荷が保持される。なお、第３の配線（３ｒｄＬｉｎｅ）の電位は、少なくとも情報書き込みの間は一定の電位（例えば、基準電位ＶＳＳ）に保たれている。
【００４５】
なお、容量素子１６４に与える所定の電荷を異なる二つまたはそれ以上の電荷のうちから選択することによって、１メモリセルあたり多値（複数ビット）の情報を書き込み、半導体装置の記憶容量を向上させても良い。
【００４６】
情報の読み出しは、第１の配線（１ｓｔＬｉｎｅ）の電位をトランジスタ１６０がオン状態となるような電位とし、第２の配線（２ｎｄＬｉｎｅ）の電位をトランジスタ１６２がオン状態となるような電位として、トランジスタ１６０及びトランジスタ１６２をオン状態とする。容量素子１６４に所定の電荷が保持されていた場合、オン状態となったトランジスタ１６０及びトランジスタ１６２を介して電荷が第４の配線（４ｔｈＬｉｎｅ）に放出される。第４の配線（４ｔｈＬｉｎｅ）に容量素子１６４から電荷が放出されると、第４の配線（４ｔｈＬｉｎｅ）の電位は瞬間的に変化する。ここで、第４の配線（４ｔｈＬｉｎｅ）は読み出し回路に接続され、読み出し回路は第４の配線（４ｔｈＬｉｎｅ）の電位の変化を検出する。こうして、容量素子１６４に電荷が保持されていたか否かを検出することによって、メモリセル１９０に記憶されていた情報を読み出すことができる。
【００４７】
酸化物半導体材料を用いたトランジスタ１６２のオフ電流は、シリコンにチャネルが形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ１６２により、情報を保持している期間に容量素子１６４から電荷がリークすること防止し、長時間の情報の保持が可能な記憶装置を実現することが可能である。
【００４８】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。
【００４９】
次に、図１に示す回路を応用したより具体的な回路構成及び動作について、図２及び図３を参照して説明する。
【００５０】
図２は、メモリセル１９０を縦ｍ（ｍは自然数）個（行）×横ｎ（ｎは自然数）個（列）分有する半導体装置の回路図の一例である。図２において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。
【００５１】
図２に示す半導体装置は、ｍ本の第１のワード線ＷＬ（ＷＬ１＿１乃至ＷＬ１＿ｍ）と、ｍ本の第２のワード線ＷＬ（ＷＬ２＿１乃至ＷＬ２＿ｍ）と、ｍ本の容量線Ｃ（ＣＳ＿１乃至ＣＳ＿ｍ）と、ｎ本のビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿ｎ）と、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、を有する。
【００５２】
図１における第１の配線（１ｓｔＬｉｎｅ）は、ｍ本の第１のワード線ＷＬ（ＷＬ１＿１乃至ＷＬ１＿ｍ）のいずれかに相当し、図１における第２の配線（２ｎｄＬｉｎｅ）は、ｍ本の第２のワード線ＷＬ（ＷＬ２＿１乃至ＷＬ２＿ｍ）のいずれかに相当し、図１における第３の配線（３ｒｄＬｉｎｅ）は、ｍ本の容量線Ｃ（ＣＳ＿１乃至ＣＳ＿ｍ）のいずれかに相当し、図１における第４の配線（４ｔｈＬｉｎｅ）は、ｎ本のビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿ｎ）のいずれかに相当する。
【００５３】
図２において、行方向に並んだ複数のメモリセルで、第１のワード線を共有し、第２のワード線を共有し、容量線を共有している。また、図２において、列方向に並んだ複数のメモリセルでビット線を共有している。更に、第２のワード線はｍ行ｎ列のメモリセル全てにおいて共有することもできる。容量線はｍ行ｎ列のメモリセル全てにおいて共有することもできる。なお、図２では、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイを有する半導体装置を示したが、当該メモリセルアレイを１ブロックとし、複数のブロックを有する半導体装置であってもよい。
【００５４】
なお、図２は、ビット線ＢＬと容量素子１６４との間に、トランジスタ１６０、トランジスタ１６２がこの順に直列に電気的に接続される構成を示したがこれに限定されない。ビット線ＢＬと容量素子１６４との間に、トランジスタ１６２、トランジスタ１６０がこの順に直列に電気的に接続されていてもよい。
【００５５】
図２において、メモリセル１９０の基本的な情報の書き込み及び読み出し方法は、図１で説明した方法と同様である。図２に示した構成の半導体装置の駆動方法を図３のタイミングチャートを用いて説明する。タイミングチャート中のＷＬ１、ＷＬ２、ＢＬ等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図３のタイミングチャートでは、第ｋ（ｋは１以上ｍ以下の自然数）行第ｑ（ｑは１以上ｎ以下の自然数）列のメモリセルに”１”を書き込み、及び第ｋ行第ｑ列のメモリセルからデータ”１”を読み出す場合を例示する。なお、情報の書き込み又は読み出しが頻繁でない場合（第２のモード）と、頻繁に情報の書き込み又は読み出しを行う場合（第１のモード）に分けて、それぞれのモードにおける半導体装置の駆動方法を説明する。
【００５６】
なお、ここでは一例として、トランジスタ１６０、トランジスタ１６２がすべてｎチャネル型のトランジスタである場合を例に説明するが、これに限定されない。
【００５７】
まず、情報の書き込み又は読み出しが頻繁でない場合（第２のモード）の半導体装置の駆動方法を説明する。最初に、第ｋ行第ｑ列のメモリセルに”１”を書き込む場合の例を示す。
【００５８】
第１のワード線ＷＬ１＿ｋの電位をＶ１とし、第２のワード線ＷＬ２＿ｋの電位をＶ２とすることによって、書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）のトランジスタ１６０及びトランジスタ１６２をオン状態とする。ここで、ビット線ＢＬ＿ｑには”１”に対応する電位Ｖ３が与えられている。書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）では、ビット線ＢＬ＿ｑの電位Ｖ３がトランジスタ１６０及びトランジスタ１６２を介して容量素子１６４の一方の電極に与えられる。その後、トランジスタ１６０及びトランジスタ１６２の少なくとも一方がオフ状態となることによって、書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）は”１”の情報を保持する。なお、少なくとも書き込み期間中、容量線ＣＳ＿ｋには一定の電位（例えば、電位ＶＳＳ）が与えられている。例えば、電位ＶＳＳは、基準電位ＧＮＤ（０Ｖ）とすることができる。
【００５９】
次に、情報の書き込み又は読み出しが頻繁でない場合（第２のモード）において、第ｋ行第ｑ列のメモリセルに書き込まれた”１”の情報を読み出す例を示す。情報の読み出しを行う際、読み出しを行うメモリセル１９０が電気的に接続されたビット線ＢＬ＿ｑは読み出し回路に接続される。
【００６０】
例えば、読み出し回路としては、図４に示す構成を用いることができる。図４において、読み出し回路はトランジスタ４０１とセンスアンプ回路４０２を有する。読み出し時には、端子Ａは読み出しを行うメモリセル１９０が電気的に接続されたビット線ＢＬ＿ｑに電気的に接続される。また、トランジスタ４０１のゲート電極にはバイアス電位Ｖ_ｂｉａｓが印加される。
【００６１】
センスアンプ回路４０２は、端子Ａの電位が参照電位Ｖ_ｒｅｆ（例えば、０Ｖ）より高いと”Ｈｉｇｈ”を出力し、端子Ａの電位が参照電位Ｖ_ｒｅｆより低いと”Ｌｏｗ”を出力する。情報の読み出しにおいて、まずトランジスタ４０１をオン状態として端子Ａに電気的に接続されたビット線ＢＬ＿ｑの電位を所定の電位（例えば、Ｖ_ＢＬＨ）にする（プリチャージ）。次に、第１のワード線ＷＬ１＿ｋの電位をＶ１とし、第２のワード線ＷＬ２＿ｋの電位をＶ２とすることによって、読み出し対象のメモリセル（第ｋ行第ｑ列のメモリセル）のトランジスタ１６０及びトランジスタ１６２をオン状態とし、読み出し回路の端子Ａに電気的に接続されたビット線ＢＬ＿ｑの電位を参照電位Ｖ_ｒｅｆと比較する。上述のとおり、読み出し対象のメモリセル（第ｋ行第ｑ列のメモリセル）に記憶された情報に応じてビット線ＢＬ＿ｑの電位は異なる。よって、読み出し対象のメモリセルに記憶された情報に応じて、センスアンプ回路４０２は”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。ここで、”Ｈｉｇｈ”を”１”、”Ｌｏｗ”を”０”とすると、センスアンプ回路４０２は、メモリセル１９０に”１”が記憶されていた場合に”１”を端子Ｄから出力し、メモリセル１９０に”０”が記憶されていた場合に”０”を端子Ｄから出力する。こうして、読み出し回路はメモリセル１９０に記憶された情報を読み出すことができる。
【００６２】
図３のタイミングチャートでは、読み出し対象のメモリセル（第ｋ行第ｑ列のメモリセル）に”１”が記憶されていた場合を例示しているので、”Ｈｉｇｈ”（即ち”１”）の出力がされる。図３中、「Ｄ」の欄に読み出し回路の出力を示す。
【００６３】
なお、図４に示した読み出し回路は一例である。他の公知の回路を用いても良い。
【００６４】
また、情報の書き込み又は読み出しが頻繁でない場合（第２のモード）では、情報の書き込み又は読み出しを行わないときには、第２のワード線ＷＬ２＿１〜ＷＬ２＿ｍに入力する信号をｍ行ｎ列のメモリセル全てのトランジスタ１６２がオフ状態となる信号（電位Ｖ０）とする。こうして、トランジスタ１６０がオン状態であるかオフ状態であるかに関わらず、容量素子から電荷が放出されるのを防ぎ、各メモリセルの情報を保持することができる。
【００６５】
次に、頻繁に情報の書き込み又は読み出しを行う場合（第１のモード）の半導体装置の駆動方法について説明する。最初に、第ｋ行第ｑ列のメモリセルに”１”を書き込む場合の例を示す。
【００６６】
第１のモードでは、ｍ行ｎ列のメモリセル全てのトランジスタ１６２は常にオン状態とする。そのため、第１のモードにおいて第２のワード線ＷＬ２＿１〜ＷＬ２＿ｍの電位はＶ２である。電位Ｖ２が十分に高ければ、トランジスタ１６２のオン抵抗は十分に低くなり、トランジスタ１６０とトランジスタ１６２を直列に電気的に接続することのデメリットは軽減される。また、トランジスタ１６２を常時オン状態としておくため、トランジスタ１６２のオン状態とオフ状態の切り替え（スイッチング）のための電力消費を減らすことができる。この状態で、書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）に対応する第１のワード線ＷＬ１＿ｋの電位をＶ１とすることによって、書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）のトランジスタ１６０及びトランジスタ１６２をオン状態とする。ここで、ビット線ＢＬ＿ｑには”１”に対応する電位Ｖ３が与えられている。書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）では、ビット線ＢＬ＿ｑの電位Ｖ３がトランジスタ１６０及びトランジスタ１６２を介して容量素子１６４の一方の電極に与えられる。その後、トランジスタ１６０がオフ状態となることによって、書き込み対象のメモリセル（第ｋ行第ｑ列のメモリセル）は”１”の情報を保持する。なお、少なくとも書き込み期間中、容量線ＣＳ＿ｋには一定の電位（例えば、電位ＶＳＳ）が与えられている。例えば、電位ＶＳＳは、基準電位ＧＮＤ（０Ｖ）とすることができる。
【００６７】
次に、頻繁に情報の書き込み又は読み出しを行う場合（第１のモード）において、第ｋ行第ｑ列のメモリセルに書き込まれた”１”の情報を読み出す例を示す。このときも、ｍ行ｎ列のメモリセル全てのトランジスタ１６２を常にオン状態とするため、第２のワード線ＷＬ２＿１〜ＷＬ２＿ｍの電位はＶ２である。
【００６８】
情報の読み出しを行う際、読み出しを行うメモリセル１９０が電気的に接続されたビット線ＢＬ＿ｑは読み出し回路に接続される。
【００６９】
読み出し回路の構成は上述した構成と同様とすることができる。情報の読み出しにおいて、トランジスタ４０１をオン状態として端子Ａに電気的に接続されたビット線ＢＬ＿ｑの電位を所定の電位（例えば、Ｖ_ＢＬＨ）にする（プリチャージ）。次に、第１のワード線ＷＬ１＿ｋの電位をＶ１とすることによって、読み出し対象のメモリセル（第ｋ行第ｑ列のメモリセル）のトランジスタ１６０及びトランジスタ１６２を共にオン状態とし、読み出し回路の端子Ａに電気的に接続されたビット線ＢＬ＿ｑの電位を参照電位Ｖ_ｒｅｆと比較する。上述のとおり、読み出し対象のメモリセル（第ｋ行第ｑ列のメモリセル）に記憶された情報に応じてビット線ＢＬ＿ｑの電位は異なる。よって、読み出し対象のメモリセルに記憶された情報に応じて、センスアンプ回路４０２は”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。ここで、”Ｈｉｇｈ”を”１”、”Ｌｏｗ”を”０”とすると、センスアンプ回路４０２は、メモリセル１９０に”１”が記憶されていた場合に”１”を端子Ｄから出力し、メモリセル１９０に”０”が記憶されていた場合に”０”を端子Ｄから出力する。こうして、読み出し回路はメモリセル１９０に記憶された情報を読み出すことができる。
【００７０】
図３のタイミングチャートでは、読み出し対象のメモリセル（第ｋ行第ｑ列のメモリセル）に”１”が記憶されていた場合を例示しているので、”Ｈｉｇｈ”（即ち”１”）の出力がされる。図３中、「Ｄ」の欄に読み出し回路の出力を示す。
【００７１】
上記のように、頻繁に情報の書き込み又は読み出しを行う場合（第１のモード）と情報の書き込み又は読み出しが頻繁でない場合（第２のモード）とで、半導体装置を駆動させる。
【００７２】
トランジスタ１６０はトランジスタ１６２よりもスイッチング速度が速い。よって、トランジスタ１６２を常時オン状態としトランジスタ１６０をスイッチングさせる第１のモードでは、各メモリセルの情報の書き込み及び読み出しを高速に行うことができる。一方、トランジスタ１６２はトランジスタ１６０よりもオフ電流が小さい。よって、トランジスタ１６０とトランジスタ１６２をともにスイッチングさせる第２のモードでは、リフレッシュ動作を行わなくても容量素子１６４に保持された電荷を長い期間保持することができる。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。
【００７３】
このように、オフ電流が小さいトランジスタ（トランジスタ１６２）と、スイッチング速度が速いトランジスタ（トランジスタ１６０）とを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。
【００７４】
ここで、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタをトランジスタ１６２として各メモリセルに用いることにより、容量素子に保持された電荷がリークにより変化するのを低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。
【００７５】
しかしながら、酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいが、シリコン等を用いたトランジスタと比較してスイッチング速度が遅い。そこで、トランジスタ１６２と直列に電気的に接続されたトランジスタ１６０は、酸化物半導体以外の材料を用いたトランジスタとする。酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタよりも、スイッチング速度が速く、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタを、酸化物半導体材料を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作の高速性を確保することができる。
【００７６】
酸化物半導体を用いたトランジスタをトランジスタ１６２とし、酸化物半導体以外の材料を用いたトランジスタをトランジスタ１６０として、これらのトランジスタを組み合わせて各メモリセルに用いることによって、消費電力が少なく、且つ情報の書き込み及び読み出し速度を高速化した半導体装置が得られる。
【００７７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００７８】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図５乃至図９を参照して説明する。
【００７９】
図５は、図２の回路図で示した半導体装置におけるメモリセル１９０の構成の一例である。図５（Ａ）には半導体装置の平面を、図５（Ｂ）及び図５（Ｃ）には半導体装置の断面を、それぞれ示す。ここで、図５（Ｂ）は、図５（Ａ）のＡ１−Ａ２における断面に相当する。図５（Ｃ）は、図５（Ａ）のＢ１−Ｂ２における断面に相当する。また、図５（Ａ）において、Ａ１−Ａ２に平行な方向が図２の回路図における列方向であり、Ａ１−Ａ２に交差する方向が図２の回路図における行方向である。
【００８０】
図５に示される半導体装置は、下部に酸化物半導体以外の半導体材料（例えばシリコン等）を用いたトランジスタ１６０を有し、上部に酸化物半導体材料を用いたトランジスタ１６２と、容量素子１６４とを有するものである。なお、図５（Ａ）乃至図５（Ｃ）では、図２における１つのメモリセル１９０の構成を代表的に示す。
【００８１】
実際には、メモリセルは１つではなく、図２の回路図に示すように、ｍ行ｎ列のメモリセルが設けられている。
【００８２】
なお、トランジスタ１６０及びトランジスタ１６２は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００８３】
図５におけるトランジスタ１６０は、半導体材料（例えばシリコン等）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０ａ及び不純物領域１２０ｂと、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂと、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０とを有する。
【００８４】
なお、ゲート電極１１０は、図２に示す回路図における、第１のワード線ＷＬ１としても機能する。
【００８５】
なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
【００８６】
なお、本明細書中において、不純物領域１２０ａ、不純物領域１２０ｂをまとめて、不純物領域１２０と記載する場合がある。本明細書中において、金属化合物領域１２４ａ、金属化合物領域１２４ｂをまとめて、金属化合物領域１２４と記載する場合がある。
【００８７】
また、図５（Ｃ）に示すように、基板１００上には素子分離絶縁層１０６が設けられている。こうして、トランジスタ１６０のソース領域、チャネル形成領域、及びドレイン領域は、隣り合うメモリセルに含まれるトランジスタ１６０のソース領域、チャネル形成領域、及びドレイン領域と絶縁されている。
【００８８】
トランジスタ１６０上に、絶縁層１２８が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域を含む不純物領域１２０を設けても良い。絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域（酸化物半導体層１４４）を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【００８９】
図５におけるトランジスタ１６２は、絶縁層１２８上に形成された酸化物半導体層１４４と、酸化物半導体層１４４と一部が接する電極１４２ａ及び電極１４２ｂと、酸化物半導体層１４４と電極１４２ａと電極１４２ｂとを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８とを有する。電極１４２ａは、絶縁層１２８に設けられた開口部に形成された電極５０３によってトランジスタ１６０の金属化合物領域１２４ｂと接続されている。
【００９０】
なお、本明細書中において、電極１４２ａ、電極１４２ｂをまとめて、電極１４２と記載する場合がある。
【００９１】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去された後、十分な酸素が供給されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００９２】
なお、ゲート電極１４８は、図２に示す回路図における、第２のワード線ＷＬ２としても機能する。
【００９３】
図５における容量素子１６４は、絶縁層１２８上に形成された電極１４２ｂと、ゲート絶縁層１４６と、電極１４９とを有する。つまり、容量素子１６４は、電極１４２ｂを一方の電極とし、電極１４９を他方の電極とし、ゲート絶縁層１４６を誘電体層とする。
【００９４】
なお、電極１４９は、図２に示す回路図における、容量線ＣＳとしても機能する。
【００９５】
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５４が設けられている。そして、絶縁層１５４上には配線１５８が形成される。ここで、配線１５８は、図２に示す回路図におけるビット線ＢＬとして機能する。
【００９６】
配線１５８は、絶縁層１５４、絶縁層１５０、ゲート絶縁層１４６に形成された開口部５０１において、電極５０４と接続されている。また、電極５０４は、絶縁層１２８に設けられた開口部に形成された電極５０２によって、トランジスタ１６０の金属化合物領域１２４ａと接続されている。こうして、ビット線ＢＬとして機能する配線１５８は、トランジスタ１６０のソースまたはドレインの一方と電気的に接続されている。
【００９７】
なお、開示する発明に係る半導体装置の構成は、図５に示されるものに限定されない。図５に示される構成において電極の接続関係等の詳細については適宜変更することができる。
【００９８】
例えば、図５に示す構成では、酸化物半導体層１４４が電極１４２の下に配置される例を示した。しかしこれに限定されず、酸化物半導体層１４４を電極１４２の上に設けてもよい。酸化物半導体層１４４を電極１４２の上に設けた例を図６に示す。なお、図６において図５と同じ部分は同じ符号を用いて示す。
【００９９】
図６に示した構成において、電極１４２ａ及び電極１４２ｂの端部は、テーパー形状であることが好ましい。電極１４２ａ及び電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１００】
図５や図６では示さなかったが、酸化物半導体層１４４の全体が配線１５８と重なる（配線１５８で覆われる）構成とすることによって、上方からの光が酸化物半導体層１４４に入ることを抑制することもできる。こうして、酸化物半導体層１４４の光劣化を抑制することができる。
【０１０１】
また、図５、及び図６に示す構成では、ゲート電極１４８が酸化物半導体層１４４の上に配置される例を示した。しかしこれに限定されず、ゲート電極１４８は酸化物半導体層１４４の下に設けてもよい。ゲート電極１４８を酸化物半導体層１４４の下に設けた例を図７に示す。なお、図７において図５や図６と同じ部分は同じ符号を用いて示す。
【０１０２】
図７において、電極１４２ａはゲート絶縁層１４６に設けられた開口部において電極５０３と接続されている。
【０１０３】
図７に示した構成において、ゲート電極１４８及び電極１４９の端部は、テーパー形状であることが好ましい。ゲート電極１４８及び電極１４９の端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上して、電極１４２ａとゲート電極１４８とのショートや、電極１４２ｂとゲート電極１４８及び電極１４９とのショート等を防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。
【０１０４】
また、図７に示す構成において、酸化物半導体層１４４を電極１４２ａ及び電極１４２ｂの上に設けてもよい。図７に示した構成において、酸化物半導体層１４４を電極１４２ａ及び電極１４２ｂの上に設けた例を図８に示す。なお、図８において図５乃至図７と同じ部分は同じ符号を用いて示す。
【０１０５】
図７及び図８では、ゲート電極１４８が酸化物半導体層１４４の下方に配置される構成を示した。この構成において、酸化物半導体層１４４の全体がゲート電極１４８と重なるようにすることによって、下方からの光が酸化物半導体層１４４に入ることを抑制することができる。こうして、酸化物半導体層１４４の光劣化を抑制することができる。図７や図８では示さなかったが、更に、酸化物半導体層１４４の全体が配線１５８と重なる（配線１５８で覆われる）構成とすることによって、上方からの光が酸化物半導体層１４４に入ることを抑制することもできる。こうして、酸化物半導体層１４４の光劣化を更に抑制することができる。
【０１０６】
また、図５と図７に示した構成（酸化物半導体層１４４の上に電極１４２ａ及び電極１４２ｂが配置される構成）において、酸化物半導体層１４４と電極１４２ａ及び電極１４２ｂとの間に、ソース領域及びドレイン領域となる酸化物導電層を設けることもできる。
【０１０７】
例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜と導電層を同じフォトリソグラフィ工程によって加工して、ソース領域及びドレイン領域となる酸化物導電層、電極１４２ａ、電極１４２ｂを形成することができる。
【０１０８】
また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜の積層を同じフォトリソグラフィ工程によって加工して島状の酸化物半導体層１４４と島状の酸化物導電膜を形成する。その後、当該島状の酸化物導電膜上に、電極１４２ａ及び電極１４２ｂを形成した後、電極１４２ａ及び電極１４２ｂをマスクとして、島状の酸化物導電膜をさらにエッチングし、ソース領域及びドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層を形成するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０１０９】
酸化物導電層の材料としては、亜鉛を成分として含むものが好ましく、インジウムを含まないものであることが好ましい。そのような酸化物導電層の材料として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０１１０】
金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができる。そのため、上記酸化物導電層を酸化物半導体層１４４と電極１４２ａ及び電極１４２ｂとの間に設けることで、電極１４２ａ及び電極１４２ｂと酸化物導電層との接触抵抗を低減できる。こうして、ソース及びドレインの低抵抗化図ることができ、トランジスタ１６２の高速動作を実現することができる。また、トランジスタ１６２の耐圧を向上させることもできる。
【０１１１】
なお、図５乃至図８では、ビット線ＢＬとして機能する配線１５８と容量素子１６４との間に、トランジスタ１６０、トランジスタ１６２がこの順に直列に電気的に接続される構成を示したがこれに限定されない。ビット線ＢＬとして機能する配線１５８と容量素子１６４との間に、トランジスタ１６２、トランジスタ１６０がこの順に直列に電気的に接続されていてもよい。
【０１１２】
また、図５乃至図８に示した構成では、容量素子１６４の誘電体層としてトランジスタ１６２のゲート絶縁層１４６を用いる例を示したが、これに限定されない。容量素子１６４の誘電体層としてゲート絶縁層１４６とは異なる絶縁層を用いても良い。また、図５乃至図８に示した構成では、容量素子１６４の一対の電極のうちの一方として、トランジスタ１６２のソース電極またはドレイン電極として機能する電極１４２ｂを用いる例を示したが、これに限定されない。容量素子１６４の一対の電極のうちの一方として、電極１４２ｂとは異なる電極、例えば電極１４２ｂとは異なる層に形成された電極を用いても良い。また、図５乃至図８に示した構成では、容量素子１６４の一対の電極のうちの他方として、トランジスタ１６２のゲート電極１４８と同じ層に形成された電極１４９を用いる例を示したが、これに限定されない。容量素子１６４の一対の電極のうちの他方として、ゲート電極１４８とは異なる層に形成された電極を用いても良い。
【０１１３】
例えば、容量素子１６４として、従来のＤＲＡＭで用いられるような構成の容量素子を用いることもできる。容量素子としては、例えば、トレンチ型やスタック型の容量素子を用いることができる。
【０１１４】
容量素子１６４をトレンチ型とした例を図９（Ａ）に示す。なお、図９では、ビット線ＢＬとして機能する配線１５８と容量素子１６４との間に、トランジスタ１６２、トランジスタ１６０がこの順に直列に電気的に接続されている場合の例を示す。
【０１１５】
図９（Ａ）において、図５と同じ部分は同じ符号を用いて示し、説明は省略する。図９（Ａ）において容量素子１６４は、電極６１１と誘電体層６１２と電極６１３を有する。図９（Ａ）において容量素子１６４は、基板１００に設けられた溝（トレンチ）に形成されている。溝（トレンチ）に形成された電極６１１及び誘電体層６１２は、溝（トレンチ）の凹凸を反映した表面を有する。こうして、容量素子１６４の実質的な表面積を増大させ、容量素子１６４の容量値を大きくすることができる。電極６１１は、トランジスタ１６０のソースまたはドレインとなる金属化合物領域１２４ｂと接続されている。電極６１３は誘電体層６１２を介して電極６１１と重なっている。電極６１３は容量線ＣＳとして機能する。また、トランジスタ１６０の金属化合物領域１２４ａと電極１４２ａは絶縁層１２８に形成された開口部において電極６０２によって互いに接続される。配線１５８は、絶縁層１５４、絶縁層１５０、ゲート絶縁層１４６に形成された開口部６０１において、電極１４２ｂと接続されている。
【０１１６】
容量素子１６４をスタック型とした例を図９（Ｂ）に示す。
【０１１７】
図９（Ｂ）において、図９（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図９（Ｂ）において容量素子１６４は、凹凸を有する絶縁体６２１の上に形成されている。絶縁体６２１の上に形成された電極６３１及び誘電体層６３２は、絶縁体６２１の表面の凹凸を反映した表面を有する。こうして、容量素子１６４の実質的な表面積を増大させ、容量素子１６４の容量値を大きくすることができる。電極６３１は、トランジスタ１６０のソースまたはドレインとなる金属化合物領域１２４ｂと接続されている。電極６３３は誘電体層６３２を介して電極６３１と重なっている。電極６３３は容量線ＣＳとして機能する。
【０１１８】
図５乃至図８で示した構成のように、容量素子１６４の誘電体層としてトランジスタ１６２のゲート絶縁層１４６を用いる場合は、ビット線ＢＬとして機能する配線１５８と容量素子１６４との間に、トランジスタ１６０、トランジスタ１６２がこの順に直列に電気的に接続される構成が好ましい。図９で示した構成のようなトレンチ型やスタック型の容量素子を用いる場合は、ビット線ＢＬとして機能する配線１５８と容量素子１６４との間に、トランジスタ１６２、トランジスタ１６０がこの順に直列に電気的に接続されている構成が好ましい。つまり、トランジスタ１６２を介さず、トランジスタ１６０のソースとドレインの一方が容量素子１６４に電気的に接続される構成が好ましい。
【０１１９】
図５乃至図９に示した構成では、トランジスタ１６０が半導体基板に形成される例を示した。しかしこれに限定されない。トランジスタ１６０はＳＯＩ基板上に形成してもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、トランジスタ１６０は、絶縁表面を有する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたものであってもよい。
【０１２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２１】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の作製方法について、図１０乃至図１５を参照して説明する。
【０１２２】
図５に示した半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図１０及び図１１を参照して説明し、その後、上部のトランジスタ１６２及び容量素子１６４の作製方法について図１２乃至図１５を参照して説明する。
【０１２３】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板１００として、特にシリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１２４】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６となる領域に、導電型を付与する不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板１００中に生じる欠陥の改善等を図るのが望ましい。
【０１２５】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１０（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１２６】
次に、保護層１０２をマスクとして基板１００のエッチングを行い、基板１００の保護層１０２に覆われていない領域（露出している領域）の一部を除去する。（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１２７】
次に、基板１００を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで素子分離絶縁層１０６を形成する（図１０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域１０４が形成される。なお、保護層１０２をマスクとした基板１００のエッチング後、または素子分離絶縁層１０６の形成後には、保護層１０２を除去する。
【０１２８】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１２９】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１３０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一例について示すものとする。
【０１３１】
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８及びゲート電極１１０を形成する（図１０（Ｄ）参照）。
【０１３２】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６及び不純物領域１２０ａ、不純物領域１２０ｂを形成する（図１０（Ｅ）参照）。なお、ここでは、トランジスタ１６０はｎチャネル型トランジスタとし、ｎチャネル型トランジスタを形成するために半導体領域１０４にリンやヒ素などの導電型を付与する不純物元素を添加している。しかしながら、トランジスタ１６０をｐチャネル型トランジスタとする場合には、半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などの導電型を付与する不純物元素を添加して、チャネル形成領域１１６及び不純物領域１２０ａ、不純物領域１２０ｂを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃度は適宜設定することができるが、トランジスタ１６０が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１３３】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、導電型を付与する不純物元素が異なる濃度で添加された複数の不純物領域（例えば、サイドウォール絶縁層と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域）を半導体領域１０４に形成しても良い。
【０１３４】
次に、ゲート電極１１０、不純物領域１２０ａ及び不純物領域１２０ｂを覆うように金属層１２２を形成する（図１１（Ａ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１３５】
次に、熱処理を施して、金属層１２２と半導体領域１０４の表面の半導体材料とを反応させる。これにより、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂが形成される（図１１（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソース及びドレイン等の電気抵抗を十分に低減し、トランジスタ１６０の素子特性を向上させることができる。
【０１３６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物領域１２４ａ及び金属化合物領域１２４ｂを形成した後には、金属層１２２は除去する。
【０１３７】
こうして、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図１１（Ｂ）参照）。このようなトランジスタ１６０は高速動作が可能であるという特徴を有する。このため、トランジスタ１６０を用いることで、半導体装置は情報の読み出しを高速に行うことができる。
【０１３８】
次に、上述の工程により形成されたトランジスタ１６０を覆うように、絶縁層１２８を形成する（図１１（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層との積層構造としても良い。
【０１３９】
絶縁層１２８に金属化合物領域１２４ａ及び金属化合物領域１２４ｂに達する開口部を形成し、導電層を用いて電極５０２及び電極５０３を形成する。導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１４０】
その後、トランジスタ１６２及び容量素子１６４の形成前の処理として、絶縁層１２８の表面にＣＭＰ処理を施す（図１１（Ｃ）参照）。ＣＭＰ処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ１６２の特性を向上させるために絶縁層１２８の表面、電極５０２の表面、及び電極５０３の表面は可能な限り平坦にしておくことが望ましく、例えば絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１４１】
なお、図１０及び図１１を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１４２】
〈上部のトランジスタの作製方法〉
次に、上部トランジスタ１６２及び容量素子１６４の作製方法について説明する。図５に示した構成に対応する作製方法を図１２を参照して説明する。図６に示した構成に対応する作製方法を図１３を参照して説明する。図７に示した構成に対応する作製方法を図１４を参照して説明する。図８に示した構成に対応する作製方法を図１５を参照して説明する。
【０１４３】
最初に、図５に示した構成に対応する作製方法を図１２を参照して説明する。
【０１４４】
絶縁層１２８、電極５０２及び電極５０３上に酸化物半導体層を形成し、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図１２（Ａ）参照）。
【０１４５】
酸化物半導体層１４４は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を含むことが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を含むことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を含むことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を含むことが好ましい。
【０１４６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４７】
例えば、酸化物半導体層１４４を構成する酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１４８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１４９】
また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１５０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５２】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５３】
また、酸化物半導体層１４４は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。一部分が結晶性を有する構成の一例として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物を用いてもよい。
【０１５４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５５】
また、結晶性を有する酸化物半導体は、アモルファス状態の酸化物半導体に比較してバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５６】
なお、Ｒａは、ＪＩＳＢ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１５７】
【数１】

【０１５８】
なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１５９】
酸化物半導体層１４４は酸化物半導体膜を用いて形成することができる。酸化物半導体膜はスパッタ法で作製することができる。Ｉｎ−Ｚｎ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１６０】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比でＩｎ：Ｓｎ：Ｚｎが、１：２：２、２：１：３、１：１：１、または２０：４５：３５などを用いる。また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２とすることができる。
【０１６１】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１６２】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８／ｃｍ^３以下、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。
【０１６３】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層１４４の損傷を軽減することができる。処理室内の水分を除去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
【０１６４】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、酸化物半導体層１４４の膜厚分布も均一となるため好ましい。
【０１６５】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１６６】
本実施の形態では、酸化物半導体層１４４をＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層１４４の膜厚は１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚は異なるから、酸化物半導体層１４４の膜厚は用いる材料等に応じて選択することができる。なお、上記のように絶縁層１２８の表面を可能な限り平坦にしておくことにより、厚みの小さい酸化物半導体層１４４であっても、酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、トランジスタ１６２のリーク電流を低減することができる。
【０１６７】
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の水素（水や水酸基を含む）を除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１６８】
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１６９】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７０】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７１】
第１の熱処理によって不純物を低減する。
【０１７２】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。このような熱処理は、酸化物半導体層の形成後や後に形成するゲート絶縁層１４６の形成後、ゲート電極１４８の形成後、などのタイミングにおいて行うことも可能である。また、このような熱処理は、一回に限らず複数回行っても良い。
【０１７３】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１７４】
次いで、酸化物半導体層１４４上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂ、電極５０４を形成する（図１２（Ｂ）参照）。なお、電極１４２ａは電極５０３と接続するように設けられる。電極５０４は電極５０２と接するように設けられる。
【０１７５】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１７６】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形状を有する電極１４２ａ、電極１４２ｂへの加工が容易であるというメリットがある。
【０１７７】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１７８】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成される電極１４２ａ、及び電極１４２ｂの端部がテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
【０１７９】
上部のトランジスタ１６２のチャネル長（Ｌ）は、電極１４２ａ、及び電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ１６２のチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
【０１８０】
また、電極１４２ｂは容量素子１６４の一対の電極のうち一方の電極となる。
【０１８１】
なお、絶縁層１２８の上には、トランジスタ１６２の下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１８２】
次に、電極１４２ａ、電極１４２ｂ、電極５０４、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１２（Ｃ）参照）。
【０１８３】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。ゲート絶縁層１４６は、酸化物半導体層１４４に接することになるから、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層１４６の厚さは特に限定されないが、半導体装置を微細化する場合にはゲート絶縁層１４６を薄くするのが望ましい。例えば、ゲート絶縁層１４６として酸化シリコンを用いる場合には、ゲート絶縁層１４６の厚さは１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１８４】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するトランジスタ１６２のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層１４６を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１８５】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタ１６２の電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１８６】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極１４８の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１８７】
なお上記工程に限定されず、脱水化処理や脱水素化処理を行った後に、酸化物半導体層１４４に酸素を添加する工程を含めばよい。こうして、酸化物半導体層１４４中等における酸素欠陥を低減し、酸化物半導体層１４４をｉ型化又はｉ型に限りなく近い酸化物半導体層とすることができる。酸素の添加は、例えば、酸化物半導体層１４４に接して化学量論的組成比より酸素が多い領域を有する絶縁膜を形成し、その後加熱することによって行うことができる。こうして、絶縁膜中の過剰な酸素を酸化物半導体層１４４に供給することができる。こうして、酸化物半導体層１４４に酸素が過剰に含まれる（化学量論的組成比以上に含まれる）状態とする。過剰に含まれる酸素は、例えば、酸化物半導体膜（酸化物半導体層）を構成する結晶の格子間に存在する。
【０１８８】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層１４４に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層１４４に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層１４４を挟む構成とすることで、上記効果をより高めることができる。
【０１８９】
ここで、化学量論的組成比より酸素が多い領域を有する絶縁膜は、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。なお、当該絶縁膜は、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜に水素が含まれると、その水素が酸化物半導体層１４４へ侵入し、又は水素が酸化物半導体層１４４中の酸素を引き抜き、酸化物半導体層１４４が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、絶縁膜には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層１４４に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、酸化物半導体層１４４と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層１４４内や他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層１４４に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層１４４に接するのを防ぐことができる。
【０１９０】
また、酸化物半導体層１４４中の水分又は水素を脱離させた後の酸素添加は、酸素雰囲気下で酸化物半導体層１４４に加熱処理を施すことによっておこなってもよい。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１９１】
或いは、酸化物半導体層１４４中の水分又は水素を脱離させた後の酸素添加は、イオン注入法又はイオンドーピング法などを用い行ってもよい。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層１４４に添加すれば良い。
【０１９２】
ゲート絶縁層１４６は容量素子１６４の誘電体層となる。
【０１９３】
なお、酸化物半導体層１４４に接する絶縁層（例えば図５及び図６に示した構成では、当該絶縁層は、ゲート絶縁層１４６と、絶縁層１２８であり、図７及び図８に示した構成では、ゲート絶縁層１４６と、絶縁層１５０である。）は、第１３族元素及び酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。
【０１９４】
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１９５】
例えば、ガリウムを含有する酸化物半導体層１４４に接して絶縁層を形成する場合に、当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層１４４と絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層１４４と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層１４４と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１４４への水の侵入防止という点においても好ましい。
【０１９６】
また、酸化物半導体層１４４に接する絶縁層はその一部の領域または全領域を、酸素雰囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０１９７】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０１９８】
また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０１９９】
また、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２００】
酸素ドープ処理を行うことにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体層とすることができる。
【０２０１】
なお、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸化物半導体層１４４に接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半導体層１４４に接する絶縁層の、上層及び下層に位置する絶縁層に用い、酸化物半導体層１４４を挟む構成とすることで、上記効果をより高めることができる。
【０２０２】
また、酸化物半導体層１４４の上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２０３】
また、酸化物半導体層１４４に接する絶縁層は、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層１４４の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層１４４の下層を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良いし、酸化物半導体層１４４の上層及び下層の両方を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。
【０２０４】
次に、ゲート絶縁層１４６上にゲート電極１４８及び電極１４９を形成する（図１２（Ｃ）参照）。
【０２０５】
ゲート電極１４８及び電極１４９は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８及び電極１４９となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。材料等の詳細は、電極１４２ａまたは電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。
【０２０６】
また、電極１４９は容量素子１６４の一対の電極のうちの他方の電極となる。
【０２０７】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２と、容量素子１６４とが完成する（図１２（Ｃ）参照）。上述した作製方法により、酸化物半導体層１４４は水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物半導体層１４４は、ｉ型化（真性化）または実質的にｉ型化されており、このような酸化物半導体層１４４をチャネル形成領域に用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０２０８】
次に、ゲート絶縁層１４６、ゲート電極１４８、及び電極１４９上に、絶縁層１５０及び絶縁層１５４を形成する（図１２（Ｄ）参照）。絶縁層１５０及び絶縁層１５４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層１５０及び絶縁層１５４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
【０２０９】
なお、絶縁層１５４には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層１５４の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０２１０】
なお、絶縁層１５４は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５４を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５４上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０２１１】
次に、絶縁層１５０及び絶縁層１５４に、電極５０４に達する開口部５０１を形成する。その後、配線１５８を形成する（図１２（Ｄ）参照）。配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極１４２ａ、電極１４２ｂなどと同様である。なお、開口部５０１において電極を形成し、当該電極と接するように配線１５８を形成しても良い。
【０２１２】
以上の工程より、図５に示すような構成の半導体装置を作製することができる。
【０２１３】
次に、図６に示した構成に対応する作製方法を図１３を参照して説明する。
【０２１４】
図１２に示した作製方法と図１３に示した作製方法とでは、酸化物半導体層１４４と電極１４２ａ及び電極１４２ｂの作製方法が異なる。図１３に示した作製方法において、酸化物半導体層１４４と電極１４２ａ及び電極１４２ｂの作製方法以外の作製方法は図１２に示した作製方法と同様であるため説明は省略する。
【０２１５】
電極５０２、電極５０３及び絶縁層１２８上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂ、電極５０４を形成する（図１３（Ａ）参照）。当該導電層は、図１２に示した作製方法において、電極１４２ａ、電極１４２ｂ、電極５０４を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２１６】
次いで、電極１４２ａ及び電極１４２ｂ上に酸化物半導体層１４４を形成する（図１３（Ｂ）参照）。酸化物半導体層１４４は、図１２に示した作製方法において酸化物半導体層１４４を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２１７】
次に、電極１４２ａ、電極１４２ｂ、電極５０４、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１３（Ｃ）参照）。これ以降の作製工程は図１２で示した工程と同様であるため説明は省略する。
【０２１８】
以上の工程より、図６に示すような構成の半導体装置を作製することができる。
【０２１９】
次に、図７に示した構成に対応する作製方法を図１４を参照して説明する。
【０２２０】
図１２に示した作製方法と図１４に示した作製方法とでは、ゲート電極１４８、電極１４９、電極５０４、ゲート絶縁層１４６の作製方法が異なる。図１４に示した作製方法において、それ以外の作製方法以外の作製方法は図１２に示した作製方法と同様であるため説明は省略する。
【０２２１】
電極５０２、電極５０３及び絶縁層１２８上に導電層を形成し、当該導電層を選択的にエッチングして、ゲート電極１４８、電極１４９、電極５０４を形成する（図１４（Ａ）参照）。当該導電層は、図１２に示した作製方法において、ゲート電極１４８、電極１４９を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２２】
次いで、ゲート電極１４８、電極１４９、電極５０４を覆うようにゲート絶縁層１４６を形成する（図１４（Ｂ）参照）。ゲート絶縁層１４６は図１２に示した作製方法においてゲート絶縁層１４６を形成するために用いた材料と同様の材料を用いて、同様の方法で作製することができるので説明は省略する。
【０２２３】
次いで、ゲート絶縁層１４６上に、酸化物半導体層１４４を形成する（図１４（Ｂ）参照）。酸化物半導体層１４４は、図１２に示した作製方法において酸化物半導体層１４４を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２４】
次に、ゲート絶縁層１４６に開口を開け、ゲート絶縁層１４６及び酸化物半導体層１４４上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂを形成する（図１４（Ｃ）参照）。当該導電層は、図１２に示した作製方法において、電極１４２ａ、電極１４２ｂを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２５】
これ以降の作製工程は図１２で示した工程と同様であるため説明は省略する。
【０２２６】
以上の工程より、図７に示すような構成の半導体装置を作製することができる。
【０２２７】
次に、図８に示した構成に対応する作製方法を図１５を参照して説明する。
【０２２８】
図１４に示した作製方法と図１５に示した作製方法とでは、酸化物半導体層１４４と電極１４２ａ及び電極１４２ｂの作製方法が異なる。図１５に示した作製方法において、酸化物半導体層１４４と電極１４２ａ及び電極１４２ｂの作製方法以外の作製方法は図１４に示した作製方法と同様であるため説明は省略する。
【０２２９】
ゲート絶縁層１４６上に、導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂを形成する（図１５（Ｂ）参照）。当該導電層は、図１２に示した作製方法において、電極１４２ａ、電極１４２ｂを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２３０】
次いで、電極１４２ａ、電極１４２ｂ上に酸化物半導体層１４４を形成する（図１５（Ｃ）参照）。酸化物半導体層１４４は、図１２に示した作製方法において酸化物半導体層１４４を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２３１】
これ以降の作製工程は図１２で示した工程と同様であるため説明は省略する。
【０２３２】
以上の工程より、図８に示すような構成の半導体装置を作製することができる。
【０２３３】
なお、図１２乃至図１５を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２３４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３５】
（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０２３６】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２３７】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２３８】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２３９】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２４０】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２４１】
ＣＡＡＣに含まれる結晶構造の一例について図１７乃至図１９を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図１９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０２４２】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０２４３】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０２４４】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｃ）に示す小グループは電荷が０である。
【０２４５】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０２４６】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０２４７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２４８】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位のとき、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２４９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して互いに結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２５０】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５１】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２５２】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５３】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２５４】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２５５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２５６】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２５７】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５８】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２６０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２６１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２６２】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したトランジスタの理想の移動度について説明する。
【０２６３】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６４】
半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０２６５】
【数２】

【０２６６】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０２６７】
【数３】

【０２６８】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。
【０２６９】
【数４】

【０２７０】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。
上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下のようになる。
【０２７１】
【数５】

数５の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉ_ｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。
【０２７２】
このようにして求めた欠陥密度等をもとに数２及び数３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。
【０２７３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。
【０２７４】
【数６】

【０２７５】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。
【０２７６】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図２０に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２７７】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。
【０２７８】
図２０で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。
【０２７９】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２１乃至図２３に示す。なお、計算に用いたトランジスタの断面構造を図２４に示す。図２４に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域１３０３ａ及び半導体領域１３０３ｃを有する。半導体領域１３０３ａ及び半導体領域１３０３ｃの抵抗率は２×１０^−３Ωｃｍとする。
【０２８０】
図２４（Ａ）に示すトランジスタは、下地絶縁層１３０１と、下地絶縁層１３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１３０２の上に形成される。トランジスタは半導体領域１３０３ａ、半導体領域１３０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１３０３ｂと、ゲート１３０５を有する。ゲート１３０５の幅を３３ｎｍとする。
【０２８１】
ゲート１３０５と半導体領域１３０３ｂの間には、ゲート絶縁層１３０４を有し、また、ゲート１３０５の両側面には側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂ、ゲート１３０５の上部には、ゲート１３０５と他の配線との短絡を防止するための絶縁物１３０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１３０３ａ及び半導体領域１３０３ｃに接して、ソース１３０８ａ及びドレイン１３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８２】
図２４（Ｂ）に示すトランジスタは、下地絶縁層１３０１と、酸化アルミニウムよりなる埋め込み絶縁物１３０２の上に形成され、半導体領域１３０３ａ、半導体領域１３０３ｃと、それらに挟まれた真性の半導体領域１３０３ｂと、幅３３ｎｍのゲート１３０５とゲート絶縁層１３０４と側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂと絶縁物１３０７とソース１３０８ａ及びドレイン１３０８ｂを有する点で図２４（Ａ）に示すトランジスタと同じである。
【０２８３】
図２４（Ａ）に示すトランジスタと図２４（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂの下の半導体領域の導電型である。図２４（Ａ）に示すトランジスタでは、側壁絶縁物１３０６ａ及び側壁絶縁物１３０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域１３０３ａ及び半導体領域１３０３ｃであるが、図２４（Ｂ）に示すトランジスタでは、真性の半導体領域１３０３ｂである。すなわち、図２４（Ｂ）に示す半導体層において、半導体領域１３０３ａ（半導体領域１３０３ｃ）とゲート１３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１３０６ａ（側壁絶縁物１３０６ｂ）の幅と同じである。
【０２８４】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。図２１は、図２４（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８５】
図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８６】
図２２は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖ_ｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。
【０２８７】
また、図２３は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。
【０２８８】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２８９】
なお、移動度μのピークは、図２１では８０ｃｍ^２／Ｖｓ程度であるが、図２２では６０ｃｍ^２／Ｖｓ程度、図２３では４０ｃｍ^２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２９０】
（実施の形態６）
本実施の形態では、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜の一例）をチャネル形成領域に用いたトランジスタについて説明する。
【０２９１】
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜をチャネル形成領域に用いたトランジスタは、酸化物半導体膜を形成する際に基板を加熱した状態で成膜すること、または酸化物半導体膜の成膜後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９２】
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜の形成する際に、基板を意図的に加熱した状態で成膜することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９３】
例えば、図２５（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの電気特性を示す図である。なお、Ｖ_ｄは１０Ｖとした。
【０２９４】
図２５（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成したときのトランジスタ特性を示す図である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２５（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。
【０２９５】
電界効果移動度は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２５（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。
【０２９６】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９７】
また、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２９８】
基板を意図的に加熱して成膜すること、及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２５（Ａ）と図２５（Ｂ）の対比からも確認することができる。
【０２９９】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を期待することができる。
【０３００】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜する、または熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３０１】
また、意図的に基板を加熱した成膜、及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０２】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３０３】
まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。なお、Ｖ_ｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３０４】
同様に、まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３０５】
試料１のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２７（Ａ）に、マイナスＢＴ試験の結果を図２７（Ｂ）に示す。
【０３０６】
試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。
試料１及び試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３０７】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０３０８】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３０９】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３１０】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、ＢｒｕｋｅｒＡＸＳ社製Ｘ線回折装置Ｄ８ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１１】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０３１２】
まず、脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１３】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１４】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１５】
図２８に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３１６】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分として含む酸化物半導体は、成膜時に意図的に加熱すること、及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３１７】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにする効果、または膜中から除去する効果がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１８】
図２９に、トランジスタのオフ電流と、測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。
【０３１９】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、及びＺｎを主成分として含む酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３２０】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３２２】
図３０に、ドレイン電流（Ｉ_ｄ、実線）及び電界効果移動度（μ_ＦＥ、点線）のゲート電圧（Ｖ_ｇ）依存性を示す。また、図３１（Ａ）に基板温度（Ｔ_ｓｕｂ）としきい値電圧（Ｖ_ｔｈ）の関係を、図３１（Ｂ）に基板温度（Ｔ_ｓｕｂ）と電界効果移動度（μ_ＦＥ）の関係を示す。
【０３２３】
図３１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３２４】
また、図３１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２５】
上記のようなＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３２６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３２７】
（実施の形態７）
本実施の形態では、酸化物半導体膜をチャネル形成領域に用いたトランジスタの構造の一例について説明する。酸化物半導体膜を構成する酸化物半導体は、Ｉｎ、Ｓｎ、及びＺｎを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体）を用いてもよいし、他の実施の形態において説明した他の酸化物半導体を用いてもよい。
【０３２８】
図３２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図３２（Ａ）にトランジスタの上面図を示す。また、図３２（Ｂ）に図３２（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３２９】
図３２（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地絶縁膜１１０２と、下地絶縁膜１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁膜１１０２及び保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａ及び低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁層１１０８と、ゲート絶縁層１１０８を介して酸化物半導体膜１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０及び一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１１８と、を有する。
【０３３０】
なお、図示しないが、層間絶縁膜１１１６及び配線１１１８を覆って設けられた保護膜を有する構造としてもよい。保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３３１】
以上、本実施の形態に示す構成などは、他の実施の形態に示す構成などと適宜組み合わせて用いることができる。
【０３３２】
（実施の形態８）
本実施の形態では、実施の形態７で説明した酸化物半導体膜をチャネル形成領域に用いたトランジスタの構造とは異なるトランジスタの一例について説明する。なお、本実施の形態では酸化物半導体膜を構成する酸化物半導体として、Ｉｎ、Ｓｎ、及びＺｎを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体）を用いた場合について説明するが、他の実施の形態において説明した他の酸化物半導体を用いることもできる。
【０３３３】
図３３は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図３３（Ａ）はトランジスタの上面図である。また、図３３（Ｂ）は図３３（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３３４】
図３３（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁膜１２０２と、下地絶縁膜１２０２上に設けられた酸化物半導体膜１２０６と、酸化物半導体膜１２０６と接する一対の電極１２１４と、酸化物半導体膜１２０６および一対の電極１２１４上に設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート絶縁層１２０８およびゲート電極１２１０を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して一対の電極１２１４と接続する配線１２１８と、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜１２２０と、を有する。
【０３３５】
基板１２００としてはガラス基板を、下地絶縁膜１２０２としては酸化シリコン膜を、酸化物半導体膜１２０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１２１４としてはタングステン膜を、ゲート絶縁層１２０８としては酸化シリコン膜を、ゲート電極１２１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１２１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１２１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１２２０としてはポリイミド膜を、それぞれ用いた。
【０３３６】
なお、図３３（Ａ）に示す構造のトランジスタにおいて、ゲート電極１２１０と一対の電極１２１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１２０６に対する一対の電極１２１４のはみ出しをｄＷと呼ぶ。
【０３３７】
以上、本実施の形態に示す構成などは、他の実施の形態に示す構成などと適宜組み合わせて用いることができる。
【０３３８】
（実施の形態９）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３３９】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３４０】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３４１】
図１６（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３４２】
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。更に、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０３４３】
図１６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３４４】
図１６（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１及びリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３４５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため消費電力を低減した電子機器が実現される。
【符号の説明】
【０３４６】
１００基板
１０２保護層
１０４半導体領域
１０６素子分離絶縁層
１０８ゲート絶縁層
１１０ゲート電極
１１６チャネル形成領域
１２０不純物領域
１２０ａ不純物領域
１２０ｂ不純物領域
１２２金属層
１２４金属化合物領域
１２４ａ金属化合物領域
１２４ｂ金属化合物領域
１２８絶縁層
１４２電極
１４２ａ電極
１４２ｂ電極
１４４酸化物半導体層
１４６ゲート絶縁層
１４８ゲート電極
１４９電極
１５０絶縁層
１５４絶縁層
１５８配線
１６０トランジスタ
１６２トランジスタ
１６４容量素子
１９０メモリセル
４０１トランジスタ
４０２センスアンプ回路
５０１開口部
５０２電極
５０３電極
５０４電極
６０１開口部
６０２電極
６１１電極
６１２誘電体層
６１３電極
６２１絶縁体
６３１電極
６３２誘電体層
６３３電極
７０１筐体
７０２筐体
７０３表示部
７０４キーボード
７１１本体
７１２スタイラス
７１３表示部
７１４操作ボタン
７１５外部インターフェイス
７２１筐体
７２３筐体
７２５表示部
７２７表示部
７３１電源
７３３操作キー
７３５スピーカー
７３７軸部
７４０筐体
７４１筐体
７４２表示パネル
７４３スピーカー
７４４マイクロフォン
７４５操作キー
７４６ポインティングデバイス
７４７カメラ用レンズ
７４８外部接続端子
７４９太陽電池セル
７５０外部メモリスロット
７６１本体
７６３接眼部
７６４操作スイッチ
７６５表示部
７６６バッテリー
７６７表示部
７７１筐体
７７３表示部
７７５スタンド
７８０リモコン操作機

【特許請求の範囲】
【請求項１】
容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
前記第１のトランジスタと前記第２のトランジスタと前記容量素子とは直列に電気的に接続され、
前記容量素子への電荷の蓄積、及び前記容量素子からの電荷の放出は、前記第１のトランジスタと前記第２のトランジスタの両方を介して行われることを特徴とする半導体装置。
【請求項２】
複数のメモリセルを有し、
前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
前記第１のトランジスタと前記第２のトランジスタと前記容量素子とは直列に電気的に接続され、
前記容量素子への電荷の蓄積、及び前記容量素子からの電荷の放出は、前記第１のトランジスタと前記第２のトランジスタの両方を介して行われることを特徴とする半導体装置。
【請求項３】
複数のビット線と、複数の第１のワード線と、複数の第２のワード線と、複数の容量線と、マトリクス状に配置された複数のメモリセルとを有し、
前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
前記第１のトランジスタと前記第２のトランジスタとは、前記複数のビット線のうちの一本と前記容量素子の一対の電極のうち一方の電極との間に直列に電気的に接続され、
前記容量素子の一対の電極のうち他方の電極は前記複数の容量線のうちの一本と電気的に接続され、
前記第１のトランジスタのゲートは、前記複数の第１のワード線のうちの１本と電気的に接続され、
前記第２のトランジスタのゲートは、前記複数の第２のワード線のうちの一本と電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２のトランジスタは、酸化物半導体層にチャネルが形成され、
前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いた層または基板にチャネルが形成されることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いた基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第１のゲート絶縁層と、前記チャネル形成領域と重畳して前記第１のゲート絶縁層上に設けられた第１のゲート電極と、を有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記酸化物半導体以外の半導体材料を用いた基板は、単結晶半導体基板またはＳＯＩ基板であることを特徴とする半導体装置。
【請求項７】
請求項４において、
前記第１のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記チャネル形成領域と重畳するように設けられた第１のゲート電極と、を有することを特徴とする半導体装置。
【請求項８】
請求項４乃至請求項７のいずれか一において、
前記酸化物半導体以外の半導体材料はシリコンであることを特徴とする半導体装置。
【請求項９】
請求項４乃至請求項８のいずれか一において、
前記第２のトランジスタは、前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、第２のゲート絶縁層と、前記第２のゲート絶縁層を挟んで前記酸化物半導体層と重畳するように設けられた第２のゲート電極と、を有する
ことを特徴とする半導体装置。
【請求項１０】
請求項４乃至請求項９のいずれか一において、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料を有する半導体装置。
【請求項１１】
複数のメモリセルを有し、
前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
第１のモードでは、前記複数のメモリセルの全ての前記第２のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第１のトランジスタをオン状態とすることによって、前記第１のトランジスタ及び前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行い、
第２のモードでは、前記複数のメモリセルのいずれかの前記第１のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第２のトランジスタをオン状態とすることによって、前記第１のトランジスタと前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行うことを特徴とする半導体装置の駆動方法。
【請求項１２】
複数のビット線と、複数の第１のワード線と、複数の第２のワード線と、複数の容量線と、マトリクス状に配置された複数のメモリセルとを有し、
前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
第１のモードでは、前記第２のトランジスタをオン状態とする信号を前記複数の第２のワード線の全てに入力し、前記第１のトランジスタをオン状態とする信号を前記複数の第１のワード線のいずれかに入力することによって、前記第１のトランジスタ及び前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行い、
第２のモードでは、前記第１のトランジスタをオン状態とする信号を前記複数の第１のワード線のいずれかに入力し、前記第２のトランジスタをオン状態とする信号を前記複数の第２のワード線のいずれかに入力することによって、前記第１のトランジスタと前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行うことを特徴とする半導体装置の駆動方法。

【図１】