半導体装置の製造方法
【課題】半導体装置の製造方法において、半導体装置の歩留まりを向上させること。
【解決手段】シリコン基板２０に溝２０ａを形成する工程と、溝２０ａに充填材３０を充填する工程と、溝２０ａに充填材３０が充填された状態で、シリコン基板２０に対してウエット処理を行う工程と、ウエット処理の後、充填材３０を除去する工程と、充填材３０を除去した後、溝２０ａ内に、キャパシタ誘電体膜４５ａを介してキャパシタの対向電極５０ｐを形成する工程とを有する半導体装置の製造方法による。
【解決手段】シリコン基板２０に溝２０ａを形成する工程と、溝２０ａに充填材３０を充填する工程と、溝２０ａに充填材３０が充填された状態で、シリコン基板２０に対してウエット処理を行う工程と、ウエット処理の後、充填材３０を除去する工程と、充填材３０を除去した後、溝２０ａ内に、キャパシタ誘電体膜４５ａを介してキャパシタの対向電極５０ｐを形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板に作製されるメモリには様々なタイプのものがあるが、なかでも１トランジスタ−１キャパシタ構造のメモリは、構造が簡単でロジック回路に簡単に混載できるという利点がある。
【０００３】
そのようなメモリにおいては、半導体基板のトレンチを利用してキャパシタを形成することで、キャパシタの対向容量を増大させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−０３６５６６号公報
【特許文献２】特開２００７−０３５７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造方法において、半導体装置の歩留まりを向上させることを目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、半導体基板の第１の領域に溝を形成する工程と、前記溝に充填材を充填する工程と、前記溝に前記充填材が充填された状態で、前記半導体基板に対してウエット処理を行う工程と、前記ウエット処理の後、前記充填材を除去する工程と、前記充填材を除去した後、前記溝内に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタの対向電極を形成する工程とを有する半導体装置の製造方法が提供される。
【０００７】
また、その開示の他の観点によれば、第１の領域と第２の領域とを備えた半導体基板の上方に第１のマスク膜を形成する工程と、前記第１のマスク膜をマスクにして前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に溝を形成する工程と、前記第１のマスク膜が形成された状態で、素子分離絶縁膜で前記溝を埋める工程と、前記第１のマスク膜と前記素子分離絶縁膜の各々の上方に、前記第２の領域を露出し、かつ前記第１の領域の一部を覆う第２のマスク膜を形成する工程と、前記第２のマスク膜をマスクにし、前記第２の領域における前記第１のマスク膜を除去する工程と、前記第２の領域における前記第１のマスク膜を除去する工程の後、前記第１の領域における前記第２のマスク膜の上に、前記第２の領域を露出し、かつ、前記第１の領域を覆うレジストパターンを形成する工程と、前記レジストパターンをマスクにして、前記第２の領域における前記半導体基板に不純物をイオン注入する工程と、前記不純物をイオン注入した後、前記溝が前記素子分離絶縁膜で埋められている状態で、ウエット処理により前記レジストパターンを除去する工程と、前記レジストパターンを除去する工程の後、前記第２のマスク膜をエッチングにより除去し、かつ、前記素子分離絶縁膜をエッチングして前記溝の側面を露出させる工程と、前記溝の前記側面を露出させる工程の後、前記半導体基板の上方に残存する第１のマスク膜を除去する工程と、前記溝の前記側面を露出させる工程の後、前記溝の側面に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上にキャパシタの対向電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、半導体基板の溝を充填材で充填して補強するので、半導体基板をウエット処理するときに溝が欠損するのを防止でき、半導体装置の歩留まりを向上させることができる。
【０００９】
また、ウエット処理によりレジストパターンを除去するとき、半導体基板の溝が素子分離絶縁膜で埋められている状態とすることによっても、溝の欠損を防止できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、キャパシタを備えた半導体装置の平面図である。
【図２】図２は、キャパシタを備えた半導体装置の断面図である。
【図３】図３は、メモリセルの等価回路図である。
【図４】図４は、製造途中の半導体装置の電子顕微鏡像を基にして描いた平面図である。
【図５】図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１３】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１４】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１５】図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１６】図１６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１８】図１８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１９】図１９は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図２０】図２０は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図２１】図２１は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図２２】図２２は、第１実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図２３】図２３は、第１実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図２４】図２４は、第１実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図２５】図２５は、第１実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図２６】図２６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２７】図２７は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２８】図２８（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２９】図２９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３０】図３０（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３１】図３１（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３２】図３２（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３３】図３３（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３４】図３４（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３５】図３５（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図３６】図３６（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図３７】図３７は、第３実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図３８】図３８は、第３実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３９】図３９は、第３実施形態に係る半導体装置の製造途中の平面図（その２）である。
【発明を実施するための形態】
【００１１】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１２】
１トランジスタ−１キャパシタ構造のメモリのなかでも、半導体基板の素子分離溝をキャパシタとして利用するものは、キャパシタの対向容量を稼ぐのが簡単であり、かつ、ロジック回路の製造プロセスとの整合性がよい。
【００１３】
図１は、そのようなキャパシタを備えた半導体装置の平面図である。
【００１４】
この半導体装置においては、素子分離絶縁膜２によりシリコン基板１のストライプ状の活性領域ARが画定され、当該活性領域ARとゲート電極５ａとを備えた選択MOSトランジスタTRsが形成される。
【００１５】
活性領域ARの上方にはセルキャパシタCの対向電極５ｂが設けられる。セルキャパシタCは、上記の選択MOSトランジスタTRsと協同して１トランジスタ−１キャパシタのメモリセルを形成し、シリコン基板１がセルキャパシタCの下部電極として機能する。
【００１６】
図２は、図１のX1−X1線に沿う断面図と、図１のY1−Y1線に沿う断面図である。
【００１７】
図２のX1−X1断面に示すように、シリコン基板１にはnウェル３と共に複数の素子分離溝１ａが設けられる。
【００１８】
素子分離溝１ａの側面には、第１及び第２のキャパシタQ1、Q2のキャパシタ誘電体膜として熱酸化膜４が形成される。各キャパシタQ1、Q2は、シリコン基板１を下部電極とするものであって、上記のセルキャパシタCは各キャパシタQ1、Q2を並列接続したのと等価となる。
【００１９】
一方、図２のY1−Y1断面においては、シリコン基板１の上に熱酸化膜４を介してゲート電極５ａが形成される。そして、そのゲート電極５ａの横のシリコン基板１に、上記の選択MOSトランジスタTRsのp型エクステンション６とp型ソースドレイン領域９が設けられる。
【００２０】
そして、ゲート電極５ａと対向電極５ｂの間のp型エクステンション６により、トランジスタTRsとキャパシタCとが電気的に接続され、トランジスタTRsとキャパシタCとにより一つのメモリセルが形成される。
【００２１】
また、これらのトランジスタTRsとキャパシタCの上には層間絶縁膜８が形成される。その層間絶縁膜８において、p型ソースドレイン領域９の上にはコンタクトホール８ａが形成され、その中に導電性プラグ１０が埋め込まれる。
【００２２】
図３は、メモリセルの等価回路図である。
【００２３】
図３に示すように、選択MOSトランジスタTRsのゲート電極５ａがワード線WLの一部となり、導電性プラグ１０の一部がビット線BLの一部となる。そして、キャパシタCの対向電極５ｂがプレート線PLとなる。
【００２４】
ところで、このような半導体装置では、図２のX1−X1断面に示したように多数の素子分離溝１ａが設けられ、各溝１ａの間にシリコン基板１のピラー１ｃが形成される。
【００２５】
半導体装置の微細化を図るには、そのピラー１ｃの厚みDをなるべく薄くするのが好ましい。
【００２６】
しかしながら、そのような薄厚化は、ピラー１ｃの機械的強度の低下を招き、半導体装置の製造途中でピラー１ｃが欠損する危険性を増大させてしまう。特に、ピラー１ｃの欠損は、洗浄効率を高めるためにウエット処理中に超音波振動を半導体基板１に印加する場合に顕著に現れる。
【００２７】
図４は、製造途中の半導体装置の電子顕微鏡像を基にして描いた平面図である。
【００２８】
この例では、図の中央付近のピラー１ｃが折れているのが分かる。
【００２９】
このようにピラー１ｃが欠損すると、半導体装置が不良となってその歩留まりが低下してしまう。
【００３０】
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。
【００３１】
（第１実施形態）
図５〜図１９は、第１実施形態に係る半導体装置の製造途中の断面図であり、図２０〜図２５は、その平面図である。
【００３２】
図５〜図１９では、第１の領域の一例であるセル領域Aと、第２の領域の一例である周辺回路領域Bとを併記してある。
【００３３】
後述のように、セル領域Aにはセルキャパシタと選択MOSトランジスタが形成され、周辺回路領域Bにはロジック回路用のMOSトランジスタが形成される。
【００３４】
更に、セル領域Aにおいては、断面が互いに垂直な第１断面Iと第２断面IIとを併記する。そして、周辺回路領域Bにおいては、n型MOSトランジスタが形成される第３断面IIIとp型MOSトランジスタが形成される第４断面IVとを併記する。
【００３５】
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００３６】
まず、シリコン基板２０の表面を熱酸化して約１０nmの熱酸化膜２１を形成した後、熱酸化膜２１の上に第１のマスク膜２２としてCVD法で窒化シリコン膜を約５０nm〜１２０nmの厚さに形成する。
【００３７】
次いで、図５（ｂ）に示すように、第１のマスク膜２２の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２３を形成する。
【００３８】
図２０は、本工程を終了した後の平面図である。上記した図５（ｂ）の第１断面Iは図２０のX2−X2線に沿う断面であり、第２断面IIは図２０のY2−Y2線に沿う断面である。また、図５（ｂ）の第３断面IIIは図２０のX3−X3線に沿う断面であり、第４断面IVは図２０のX4−X4線に沿う断面である。
【００３９】
図２０に示すように、セル領域Aにおける第１のレジストパターン２３は、第１の方向D1に延在すると共に、間隔をおいて複数形成される。
【００４０】
次に、図６（ａ）に示すように、第１のレジストパターン２３をマスクに使用しながら第１のマスク膜２２と熱酸化膜２１とをドライエッチングすることにより、第１のマスク膜と熱酸化膜２１とをパターニングする。
【００４１】
このドライエッチングはRIE(Reactive Ion Etching)により行われ、窒化シリコンを含む第１のマスク膜２２のエッチングガスとしてはCF4ガスが使用され、熱酸化膜２１のエッチングガスとしてはCF4、CHF3、CxFx等のフルオロカーボン系のガスが使用される。
【００４２】
この後に、図６（ｂ）に示すように、第１のレジストパターン２３を除去する。
【００４３】
図２１は、本工程を終了した後の平面図である。上記した図６（ｂ）の第１断面Iは図２１のX5−X5線に沿う断面であり、第２断面IIは図２１のY3−Y3線に沿う断面である。また、図６（ｂ）の第３断面IIIは図２１のX6−X6線に沿う断面であり、第４断面IVは図２１のX7−X7線に沿う断面である。
【００４４】
図２１に示すように、セル領域Aにおける第１のマスク膜２２の平面形状は、第１の方向D1に延在するストライプ状である。
【００４５】
続いて、図７（ａ）に示すように、熱酸化膜２１と第１のマスク膜２２とをマスクにしながらシリコン基板２０をドライエッチングし、シリコン基板２０に素子分離溝２０ａを形成する。
【００４６】
そのドライエッチングの条件は特に限定されない。本実施形態では、エッチングガスとしてCl2、BCl3、及びHBrのいずれかを使用して、チャンバ内の圧力を数１０〜数１００mTorrに維持しつつ、数１００W程度の電力の高周波電力をエッチングガスに印加することによりこのエッチングを行う。
【００４７】
セル領域Aの第１断面Iでは上記の素子分離溝２０ａが間隔をおいて複数形成され、各溝２０ａの間にシリコンのピラー２０ｃが形成される。
【００４８】
半導体装置の微細化を進めるためにはそのピラー２０ｃの厚さDはなるべく薄いのが好ましい。本実施形態では、厚さDを０．０５μm〜０．１０μm程度とする。
【００４９】
次いで、図７（ｂ）に示すように、第１のマスク膜２２上に素子分離絶縁膜２５として酸化シリコン膜を形成し、その素子分離絶縁膜２５により各素子分離溝２０ａを完全に埋め込む。その酸化シリコン膜は、例えば、SiH4とO2との混合ガスを使用するHDPCVD法により形成され得る。
【００５０】
その後に、図８（ａ）に示すように、第１のマスク膜２２を研磨ストッパにしながら、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜２５を研磨し、素子分離溝２０ａ内にのみ素子分離絶縁膜２５を残す。
【００５１】
図２２は、本工程を終了した後の平面図である。上記した図７（ａ）の第１断面Iは図２２のX8−X8線に沿う断面であり、第２断面IIは図２２のY4−Y4線に沿う断面である。また、図７（ａ）の第３断面IIIは図２２のX9−X9線に沿う断面であり、第４断面IVは図２２のX10−X10線に沿う断面である。
【００５２】
図２２に示すように、セル領域Aでは、第１の方向D1に延在するストライプ状の第１のマスク膜２２の周囲が素子分離絶縁膜２５によって囲まれた状態となる。
【００５３】
次に、図８（ｂ）に示すように、シリコン基板２０の各領域A、Bにフォトレジストを塗布し、それを露光、現像して、セル領域Aに窓２６ａを備えた第２のレジストパターン２６を形成する。
【００５４】
そして、図９（ａ）に示すように、第２のレジストパターン２６をマスクにしてセル領域Aの素子分離絶縁膜２５を途中の深さまでドライエッチングし、セル領域Aにおける素子分離溝２０ａの側面２０ｘの一部を露出させる。
【００５５】
このドライエッチングにより、セル領域Aにおける素子分離溝２０ａの底には、素子分離絶縁膜２５の一部が１００nm〜２００nm程度の厚さに残される。
【００５６】
また、ドライエッチングを行っているときには、セル領域Aに残存する第１のマスク膜２２によってピラー２０ｃの上面２０ｙがエッチング雰囲気から隔離されるので、当該上面２０ｙがエッチング雰囲気によってダメージを受けるのを防止できる。
【００５７】
なお、ドライエッチングの条件は、例えば、エッチングガスがC4F6、Ar、及びO2の混合ガスであり、圧力が数１０mTorr、高周波電力のパワーが数kWである。
【００５８】
この後に、第２のレジストパターン２６は除去される。
【００５９】
次に、図９（ｂ）に示すように、１４０℃〜１６０℃程度の高温の燐酸（H3PO4）により窒化シリコンを含む第１のマスク膜２２をウエットエッチングして除去し、更にその下の熱酸化膜をHF溶液でウエットエッチングして除去する。
【００６０】
図２３は、本工程を終了した後の平面図である。上記した図９（ｂ）の第１断面Iは図２３のX11−X11線に沿う断面であり、第２断面IIは図２３のY5−Y5線に沿う断面である。また、図９（ｂ）の第３断面IIIは図２３のX12−X12線に沿う断面であり、第４断面IVは図２３のX13−X13線に沿う断面である。
【００６１】
図２３に示されるように、素子分離溝２０ａの横にはシリコンのピラー２０ｃが表出する。また、本工程で露出した素子分離溝２０ａの側面２０ｘは、平面視で第１の方向D1に延在する。
【００６２】
そして、素子分離絶縁膜２５には、上記の第１の方向D1に延在するシリコン基板２０の活性領域ARが表出する。
【００６３】
続いて、図１０（ａ）に示すように、後で行われるイオン注入用のスルー膜２７として、各領域A、Bにおけるシリコン基板２０の表面と、素子分離溝２０ａの側面２０ｘに、熱酸化膜を約１０nm程度の厚さに形成する。
【００６４】
次いで、図１０（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに充填材３０として有機SOGの塗膜をスピンコートにより形成し、セル領域Aにおける素子分離溝２０ａを充填材３０で充填する。
【００６５】
充填材３０の材料は、酸素プラズマを用いたアッシングにより除去できる材料であって、かつ、レジストパターンの剥離用の薬液に不溶な材料であるのが好ましい。
【００６６】
有機SOGの一種であるSiLK（ザ・ダウ・ケミカル・カンパニー製）は、上記のアッシングで除去でき、かつ、過硫酸やアンモニア化水等のレジストパターン剥離用の薬液に不溶であるため、充填材３０の材料として好適である。
【００６７】
その後、窒素雰囲気中で基板温度を２００℃〜４００℃とする熱処理により充填材３０を熱硬化する。
【００６８】
続いて、図１１（ａ）に示すように、酸素プラズマを用いたアッシングにより充填材３０をエッチバックし、セル領域Aの素子分離溝２０ａ内にのみ充填材３０を残す。そのアッシングの条件は、例えば、圧力が数１００mTorr、エッチング雰囲気に印加する高周波電力のパワーが数１００Wである。
【００６９】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７０】
まず、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像することにより、セル領域Aを覆う第３のレジストパターン３１とする。なお、第３断面IIIに示すように、後でn型MOSトランジスタを形成する領域は第３のレジストパターン３１で覆われずに露出する。
【００７１】
そして、この第３のレジストパターン３１をマスクにしてシリコン基板２０にボロンをイオン注入してpウェル３２を形成する。
【００７２】
ソースドレイン領域等の高濃度不純物領域と比較して、pウェル３２の不純物濃度は低く、本工程のドーズ量は１×１０14cm-2以下とする。
【００７３】
このように低ドーズ量のイオン注入では、イオンが原因の第３のレジストパターン３１の表面の変質は僅かであり、アッシングを行わなくても薬液のみで第３のレジストパターン３１を除去することができる。
【００７４】
そこで、本実施形態では、上記のイオン注入を終了した後、過硫酸やアンモニア化水等の薬液を用い、ウエット処理のみで第３のレジストパターン３１を除去する。
【００７５】
既述のように、その薬液に対して充填材３０は不溶なので、素子分離溝２０ａ内にのみ充填材３０を残しながら、第３のレジストパターン３１のみを選択的に除去することができる。
【００７６】
また、充填材２０はアッシングにより除去できる材料であるが、第３のレジストパターン３１の除去には上記のようにアッシングを使用しないので、第３のレジストパターン３１を除去するときに充填材３０が除去されることはない。
【００７７】
更に、このように充填材３０で素子分離溝２０ａを充填した状態とすることで、素子分離絶縁膜２０ａが充填材３０で補強され、ウエット処理中にセル領域Aのシリコンのピラー２０ｃが欠損するのを防止できる。
【００７８】
また、本実施形態では、有機ＳＯＧや樹脂等の充填材３０の材料を熱硬化し、充填材３０の機械的強度を高めてあるので、充填材３０によるピラー２０ｃの補強の効果を高めることができる。
【００７９】
なお、第３のレジストパターン３１の除去を促進する目的で、上記のウエット処理中にシリコン基板２０に超音波を付与してもよい。超音波が原因の機械的振動によってピラー２０ｃは折れやすくなるので、充填材３０による補強はこのように超音波を付与する場合に特に実益がある。
【００８０】
次に、図１２（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３３を形成する。
【００８１】
その第４のレジストパターン３３は、pウェル３２の上方にのみ形成され、これ以外の領域は第４のレジストパターン３３で覆われずに露出する。
【００８２】
次いで、第４のレジストパターン３３をマスクにしてシリコン基板２０にn型不純物としてリンをイオン注入する。これにより、周辺回路領域Bに第１のnウェル３４が形成されると共に、セル領域Aに第２のnウェル３５が形成されることになる。
【００８３】
そのイオン注入は、図１１（ｂ）の工程と同様に、ドーズ量は１×１０14cm-2以下で済み、イオンによる第４のレジストパターン３３表面の変質は抑制される。そのため、イオン注入を終了した後、アッシングを行わなくても過硫酸やアンモニア化水等の薬液を用いたウエット処理だけで第４のレジストパターン３３を除去することができる。
【００８４】
そして、図１１（ｂ）の工程と同じ理由により、充填材３０で素子分離溝２０ａを補強したことで、このウエット処理中にシリコンのピラー２０ｃが折れるのを防止できる。
【００８５】
次に、図１２（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bの各々に再度フォトレジストを塗布する。そして、そのフォトレジストを露光、現像し、周辺回路領域Bにのみ第５のレジストパターン３６を残す。
【００８６】
その後に、第５のレジストパターン３６をマスクにしてセル領域Aのシリコン基板２０の表層部分にn型不純物として砒素 をイオン注入し、p型MOSトランジスタ（選択MOSトランジスタ）のチャネル領域３７を形成する。
【００８７】
本工程でも、イオン注入のドーズ量は１×１０14cm-2以下で済み、イオン注入が原因の第５のレジストパターン３６の表層の変質は抑制される。そのため、アッシングをしなくてもウエット処理のみで第５のレジストパターン３６を除去できる。そのウエット処理では、過硫酸やアンモニア化水等の薬液が使用されるが、これらの薬液に対して充填材３０は不溶であるため、ウエット処理中においても素子分離溝２０ａを充填材３０で補強でき、シリコンのピラー２０ｃの折れを防止できる。
【００８８】
そのような効果は、第５のレジストパターン３６の除去を促進する目的でウエット処理中にシリコン基板２０に超音波を付与する場合に特に顕著となる。
【００８９】
次いで、図１３（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに第６のレジストパターン４０を形成する。
【００９０】
そして、第６のレジストパターン４０をマスクにし、１×１０14cm-2以下のドーズ量でシリコン基板２０にp型不純物としてボロンをイオン注入して、pウェル３２の表層にn型MOSトランジスタのチャネル領域４１を形成する。
【００９１】
その後、アッシング行わずにウエット処理のみで第６のレジストパターン４０を除去する。
【００９２】
次に、図１３（ｂ）に示すように、シリコン基板２０に第７のレジストパターン４３を形成し、それをマスクにしてシリコン基板２０にn型不純物として砒素をイオン注入する。
【００９３】
これにより、第１のnウェル３４の表層にp型MOSトランジスタのチャネル領域４２が形成されることになる。
【００９４】
なお、チャネル領域４２の不純物濃度は薄く、本工程のドーズ量は１×１０14cm-2以下でよい。
【００９５】
その後、アッシング行わずにウエット処理のみで第７のレジストパターン４３を除去する。
【００９６】
上記の図１３（ａ）、（ｂ）の工程では、過硫酸やアンモニア化水等の薬液により第６のレジストパターン４０や第７のレジストパターン４３を除去するが、除去の際に素子分離溝２０ａを充填材３０で補強しておくので、シリコンのピラー２０ｃの折れを防止できる。
【００９７】
図１４（ａ）は、このようにして第７のレジストパターン４３を除去した後の断面図である。
【００９８】
次いで、図１４（ｂ）に示すように、酸素プラズマを用いたアッシングにより、溝２０ａ内に残る充填材３０を除去する。
【００９９】
アッシングはシリコン基板２０に対して優しいプロセスであり、アッシングによってシリコン基板２０の表面がダメージを受けることはない。
【０１００】
その後に、シリコン基板２０の表面のスルー膜２７をHF溶液でウエットエッチングして除去する。
【０１０１】
なお、そのウエットエッチングの後でも、セル領域Aにおいては、素子分離溝２０ａの底部に素子分離絶縁膜２５は残存する。
【０１０２】
次に、図１５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０３】
まず、セル領域Aと周辺回路領域Bにおけるシリコン基板２０の表面を熱酸化することにより熱酸化膜を形成する。次いで、その熱酸化膜のうち、周辺回路領域Bに形成された部分をHF溶液でウエットエッチングする。そして、そのウエットエッチングによって周辺回路領域Bに表出したシリコン基板２０の清浄面を再び熱酸化すると共に、セル領域Aの熱酸化膜を厚膜化する。
【０１０４】
これにより、セル領域Aと周辺回路領域Bの各々に、膜厚が異なる熱酸化膜よりなる第１のゲート絶縁膜４５と第２のゲート絶縁膜４６が形成される。
【０１０５】
このうち、第１のゲート絶縁膜４５の膜厚は例えば３nm〜５nm程度であり、第２のゲート絶縁膜４６の膜厚は例えば１nm〜３nm程度である。
【０１０６】
また、セル領域Aに形成された第１のゲート絶縁膜４５のうち、素子分離溝２０ａの側面２０ｘとピラー２０ｃの上面２０ｙに形成されたものは、キャパシタ誘電体膜４５ａとして供される。
【０１０７】
既述のように、図９（ａ）のエッチング工程では、ドライエッチング雰囲気によりピラー２０ｃの上面２０ｙがダメージを受けるのを第１のマスク膜２２で防止した。そのため、上記の図１５（ａ）の工程では、ドライエッチングのダメージが原因の膜質劣化が防止された高品位なキャパシタ誘電体膜４５ａをピラー２０ｃの上面２０ｙに形成することが可能となる。
【０１０８】
次に、図１５（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１０９】
まず、キャパシタ誘電体膜４５ａ、第１のゲート絶縁膜４５、及び第２のゲート絶縁膜４６の各々の上にCVD法で導電膜５０としてポリシリコン膜を８０nm〜１２０nm程度の膜厚に形成し、その導電膜５０でセル領域Aの素子分離溝２０ａを完全に埋め込む。
【０１１０】
次いで、導電膜５０の上にフォトレジストを塗布し、それを露光、現像して第８のレジストパターン５１とする。
【０１１１】
続いて、図１６（ａ）に示すように、第８のレジストパターン５１をマスクにして導電膜５０をドライエッチングする。
【０１１２】
これにより、セル領域Aでは、第１のゲート電極５０ａとキャパシタの対向電極５０ｐが形成される。
【０１１３】
また、周辺回路領域Bでは、各ウェル３２、３４の各々の上方に第２のゲート電極５０ｂが形成される。
【０１１４】
その後に、第８のレジストパターン５１を除去する。
【０１１５】
図２４は、本工程を終了した後の平面図である。上記した図１６（ａ）の第１断面Iは図２４のX14−X14線に沿う断面であり、第２断面IIは図２４のY6−Y6線に沿う断面である。また、図１６（ａ）の第３断面IIIは図２４のX15−X15線に沿う断面であり、第４断面IVは図２４のX16−X16線に沿う断面である。
【０１１６】
図２４に示すように、対向電極５０ｐは、平面視で既述の第１の方向D1に直交する第２の方向D2に延在する。
【０１１７】
次に、図１６（ｂ）に示すように、セル領域Aにおけるシリコン基板２０にp型不純物としてボロンをイオン注入し、第１のゲート電極５０ａの横に第１のp型エクステンション５２ａを形成する。
【０１１８】
更に、周辺回路領域Bでは、イオン注入により、pウェル３２と第１のnウェル３４の各々の表層部分にn型エクステンション５２ｂと第２のp型エクステンション５２ｃとを形成する。
【０１１９】
なお、本工程におけるp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【０１２０】
その後に、図１７（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにサイドウォール絶縁膜５４を形成する。そのサイドウォール絶縁膜５４は、例えば、CVD法で形成された酸化シリコン膜である。
【０１２１】
そして、第１のゲート電極５０ａと対向電極５０pの間におけるサイドウォール絶縁膜５４の上に第９のレジストパターン５５を形成する。
【０１２２】
次いで、図１７（ｂ）に示すように、サイドウォール絶縁膜５４をエッチバックし、ゲート電極５０ａ、５０ｂの横に絶縁性サイドウォール５４ａを形成する。
【０１２３】
なお、第９のレジストパターン５５で覆われている部分のサイドウォール絶縁膜５４はエッチングされずにシリサイドブロック５４ｂとなる。
【０１２４】
この後、第９のレジストパターン５５は除去される。
【０１２５】
続いて、図１８（ａ）に示すように、ゲート電極５０ａ、５０ｂと絶縁性サイドウォール５４ａとをマスクにして、シリコン基板２０にp型不純物とn型不純物とを選択的にイオン注入する。
【０１２６】
これにより、セル領域Aでは、第１のゲート電極５０ａの横のシリコン基板２０に第１のp型ソースドレイン領域５７ａが形成される。
【０１２７】
また、周辺回路領域Bでは、pウェル３２の表層にn型ソースドレイン領域５７ｂが形成され、第１のnウェル３４の表層に第２のp型ソースドレイン領域５７ｃが形成される。
【０１２８】
また、本工程により、セル領域Aには、第１のゲート電極５０ａと第１のp型ソースドレイン領域５７ａとを備えたp型の選択MOSトランジスタTRsの基本構造が完成する。
【０１２９】
その選択MOSトランジスタTRsは、第１のゲート電極５０ａと対向電極５０ｐとの間に不純物領域として形成された第１のp型エクステンション５２ａを介してセルキャパシタCに接続される。
【０１３０】
第１断面Iに示されるように、セルキャパシタCは、素子分離溝２０ａの側面を利用して形成された第１及び第２のキャパシタQ1、Q2を並列接続してなり、シリコン基板２０がそのセルキャパシタCの下部電極となる。
【０１３１】
このように素子分離溝２０ａを利用したセルキャパシタCは、トレンチキャパシタや埋め込み容量とも呼ばれ、容量を稼ぐのが容易である。
【０１３２】
更に、素子分離溝２０ａの底面に素子分離絶縁膜２５の一部を残すことで、素子分離溝２０ａの下の基板２０にチャネルが形成されるのを防止できる。そのため、そのチャネルが原因で隣接するキャパシタC間でリーク電流Pが発生する危険性を低減でき、半導体装置の信頼性を向上させることができる。
【０１３３】
一方、周辺回路領域Bでは、n型MOSトランジスタTRnとp型MOSトランジスタTRpの基本構造が得られる。このうち、n型MOSトランジスタTRnは第２ゲート電極５０ｂとn型ソースドレイン領域５７ｂとを有し、p型MOSトランジスタTRpは第２ゲート電極５０ｂと第２のp型ソースドレイン領域５７ｃとを有する。
【０１３４】
次に、図１８（ｂ）に示す断面構造を得るまでの工程について説明する。まず、シリコン基板２０のセル領域Aと周辺回路領域Bに、スパッタ法により高融点金属層としてコバルト層を形成する。そして、そのコバルト層をアニールすることによりシリコンと反応させ、ソースドレイン領域５７ａ〜５７ｃの上に高融点金属シリサイド層６０を形成する。
【０１３５】
その後に、素子分離絶縁膜２５の上で未反応となっている高融点金属層をウエットエッチングにより除去する。
【０１３６】
次いで、図１９に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに層間絶縁膜６２としてCVD法で酸化シリコン膜を５００nm〜１０００nm程度の厚さに形成する。そして、CMP法により層間絶縁膜６２の上面を研磨して平坦化した後、層間絶縁膜６２をパターニングしてソースドレイン領域５７ａ〜５７ｃの上にコンタクトホール６２ａを形成する。
【０１３７】
続いて、そのコンタクトホール６２ａ内にタングステン膜を主にしてなる導電性プラグ６１を形成する。
【０１３８】
図２５は、本工程を終了した後の平面図である。上記した図１９の第１断面Iは図２５のX17−X17線に沿う断面であり、第２断面IIは図２５のY7−Y7線に沿う断面である。また、図１９の第３断面IIIは図２５のX18−X18線に沿う断面であり、第４断面IVは図２４のX19−X19線に沿う断面である。
【０１３９】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１４０】
その半導体装置のセル領域Aの等価回路図は、図３で説明したのと同様なので、ここでは省略する。
【０１４１】
上記した本実施形態によれば、図１１（ａ）を参照して説明したように、素子分離溝２０ａに充填材３０を充填するので、シリコンのピラー２０ｃがその充填材３０により補強される。そのため、ウエット処理時にピラー２０ｃが折れるのを防止でき、ひいては半導体装置の歩留まりの向上を実現することができる。
【０１４２】
そのようなウエット処理としては、例えば、図１１（ｂ）で説明した第３のレジストパターン３１を除去する工程がある。その工程で使用する過硫酸やアンモニア化水等のレジストパターン剥離用の薬液に対して充填材３０は不溶である。よって、レジストパターンの剥離を繰り返し行っても、剥離時のウエット処理で充填材３０が溶解するのを防止でき、ピラー２０ｃの補強効果を維持できる。
【０１４３】
（第２実施形態）
第１実施形態では、充填材３０の材料としてレジストパターン剥離用の薬液に対して不溶なものを使用し、第３のレジストパターン３１の除去時（図１１（ｂ））等に充填材３０が溶解するのを防止した。
【０１４４】
これに対し、本実施形態では、第１の実施形態と比較して充填材３０の材料の選択の幅を広げるために、以下のような工程を行う。
【０１４５】
図２６〜図２７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２６〜図２７において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０１４６】
まず、第１実施形態で説明した図５（ａ）〜図１０（ａ）の工程を行った後、図２６（ａ）に示すように、スルー膜２７と充填材３０の各々の上に保護膜６７としてCVD法により酸化シリコン膜を１０nm〜２０nm程度の厚さに形成する。
【０１４７】
次いで、図２６（ｂ）に示すように、第１実施形態の図１１（ｂ）の工程に従い、保護膜６７の上に第３のレジストパターン３１を形成し、それをマスクに使用するイオン注入によりシリコン基板２０にpウェル３２を形成する。
【０１４８】
そのイオン注入では、保護膜６７がスルー膜として機能する。
【０１４９】
その後、ウエット処理により第３のレジストパターン３１を除去することになるが、このように保護膜６７で充填材３０を保護しておくことで、充填材３０がウエット処理の薬液に曝されるのを防止できる。
【０１５０】
そのため、薬液として使用される過硫酸やアンモニア化水に溶解する材料を充填材３０の材料として使用しても、ウエット処理中に充填材３０が溶解するのを防止でき、充填材３０の材料の選択の幅を広げることができる。
【０１５１】
続いて、第１実施形態で説明した図１２（ａ）〜図１４（ａ）の工程を行うことで、図２７に示すように、シリコン基板２０にウェル３４、３５やチャネル領域３７、４１、４２等の不純物領域を形成する。これらの不純物領域を形成するときも、保護膜６７がイオン注入のスルー膜となる。
【０１５２】
この後は、HF溶液等で保護膜６７をウエットエッチングして除去した後、第１実施形態の図１４（ｂ）〜図１９を行い、本実施形態に係る半導体装置の基本構造を完成させる。
【０１５３】
以上説明した本実施形態によれば、保護膜６７により充填材３０を保護することで、レジストパターン剥離用の薬液により充填材３０が溶解するのを防止できる。
【０１５４】
（第３実施形態）
図２８〜図３７は、第３実施形態に係る半導体装置の製造途中の断面図であり、図３８及び図３９はその平面図である。
【０１５５】
なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０１５６】
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図５（ａ）〜図８（ａ）の工程を行うことで、図２８（ａ）に示すように最上層に第１のマスク膜２２が形成された断面構造を得る。
【０１５７】
次いで、図２８（ｂ）に示すように、第１のマスク膜２２と素子分離絶縁膜２５の上に、第２のマスク膜６１としてCVD法で酸化シリコン膜を１０nm〜２０nmの厚さに形成する。
【０１５８】
更に、第２のマスク膜６１の上にフォトレジストを塗布し、それを露光、現像して第１０のレジストパターン６２とする。
【０１５９】
セル領域Aの第１断面Iに示されるように、その第１０のレジストパターン６２は、セル領域Aにおける素子分離絶縁膜２５を覆うように形成される。
【０１６０】
次いで、図２９（ａ）に示すように、第１０のレジストパターン６２をマスクにしながら、C4F6、Ar、及びO2の混合ガスをエッチングガスとするRIEにより酸化シリコンを含む第２のマスク膜６１をドライエッチングする。
【０１６１】
なお、上記のエッチングガスに対して窒化シリコンを含む第１のマスク膜２２はエッチングストッパとして機能するので、このドライエッチングは第１のマスク膜２２上で自動停止する。
【０１６２】
また、ドライエッチングに代えて、HF溶液を使用するウエットエッチングにより第２のマスク膜６１をエッチングしてもよい。
【０１６３】
このエッチングの結果、第２のマスク膜６１はセル領域Aの一部を覆うように残され、周辺回路領域Bは第２のマスク膜６１で覆われずに露出するようになる。
【０１６４】
その後に、図２９（ｂ）に示すように、上記の第１０のレジストパターン６２を除去する。
【０１６５】
図３８は、本工程を終了した後の平面図である。上記した図２９（ｂ）の第１断面Iは図３８のX20−X20線に沿う断面であり、第２断面IIは図２９（ｂ）のY8−Y8線に沿う断面である。また、図２９（ｂ）の第３断面IIIは図３８のX21−X21線に沿う断面であり、第４断面IVは図３８のX22−X22線に沿う断面である。
【０１６６】
図３８に示すように、第２のマスク膜６１は、活性領域ARの延在方向である第１の方向D1に直交する第２の方向D2に延在する。
【０１６７】
次いで、図３０（ａ）に示すように、第２のマスク膜６１をマスクにしながら、１４０℃〜１６０℃程度の高温の燐酸（H3PO4）を用いるウエットエッチングにより、窒化シリコンを含む第１のマスク膜２２を周辺回路領域Bから除去する。
【０１６８】
なお、セル領域Aにおいては、第２のマスク膜６１で覆われた部分の第１のマスク膜２２はエッチングされずに残存し、ピラー２０ｃの上面２０ｙが第１のマスク膜２２で保護された状態となる。
【０１６９】
ここで、酸化シリコンを含む第２のマスク膜６１は、レジストパターンと比較して高温の燐酸（H3PO4）に対するエッチング速度が遅い。そのため、エッチングによる第２のマスク膜６１の膜減り量を低減でき、レジストパターンをマスクにして第１のマスク膜２２をエッチングする場合と比較して、第１のマスク膜２２の加工精度を向上させることができる。
【０１７０】
なお、燐酸によるエッチングの前に、第２のマスク膜６１で覆われていない部分の第１のマスク膜２２をHF溶液に曝すことにより、第１のマスク膜２２上の自然酸化膜を除去するのが好ましい。このようにすると、自然酸化膜が原因で燐酸に対する第１のマスク膜２２のエッチング速度が低下するのを抑制できる。
【０１７１】
この場合、HF処理によって第２のマスク膜６１自体が消失するのを防止するため、第２のマスク膜６１を第１のマスク膜２２上の自然酸化膜よりも厚い厚さ、例えば１０nm〜２０nmにするのが好ましい。
【０１７２】
また、上記の燐酸を用いたウエットエッチングに代えて、本工程をドライエッチングで行うことも考えられる。しかし、ドライエッチングでは、エッチング量の不足で第１のマスク膜２２の残渣が発生するのを防止すべく、オーバーエッチングを行わなければならない。そのオーバーエッチングによって周辺回路領域Bのシリコン基板２０がプラズマ雰囲気からダメージを受け、後の工程でシリコン基板２０の表面に形成されるゲート絶縁膜の信頼性が低下してしまう。
【０１７３】
更に、ドライエッチングにおける酸化シリコンと窒化シリコンとのエッチング選択比が小さいと、本工程で素子分離絶縁膜２５や熱酸化膜２１もエッチングされてしまう。こうなると、素子分離絶縁膜２５の上面の高さが低下したり、周辺回路領域Bのシリコン基板２０の表面が削れたりして、デバイス特性に影響が出てしまう。
【０１７４】
本工程では、上記のようにウエットエッチングで本工程を行うことで、エッチング時にシリコン基板２０が受けるダメージを低減でき、かつ、素子分離絶縁膜２５の上面の高さの低下等も防止できる。
【０１７５】
その後に、図３０（ｂ）に示すように、第２のマスク膜６１をマスクにし、第２のマスク膜６１で覆われていない部分の熱酸化膜２１をウエットエッチングにより除去する。なお、そのウエットエッチングのエッチング液としてはHF溶液が使用される。
【０１７６】
次いで、図３１（ａ）に示すように、シリコン基板２０の表面を再び熱酸化することで、第２のマスク膜６１が形成されていない領域にスルー膜２７として熱酸化膜を約１０nmの厚さに形成する。
【０１７７】
次に、図３１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１７８】
まず、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像することにより、セル領域Aを覆う第３のレジストパターン３１とする。なお、第３断面IIIに示すように、後でn型MOSトランジスタを形成する領域は第３のレジストパターン３１で覆われずに露出する。
【０１７９】
そして、この第３のレジストパターン３１をマスクにしてシリコン基板２０にボロンをイオン注入し、第３断面IIIにおけるシリコン基板２０にpウェル３２を形成する。そのイオン注入におけるドーズ量は、例えば１×１０14cm-2以下とする。
【０１８０】
ここで、本実施形態では図３０（ａ）の工程において予め周辺回路領域Bの第１のマスク膜２２を除去してあるので、第１のマスク膜２２によってボロンの注入が阻害されるのを防止でき、所定の濃度プロファイルを持ったpウェル３２を形成することができる。
【０１８１】
次に、図３２（ａ）に示すように、上記の第３のレジストパターン３１を除去する。
【０１８２】
第３のレジストパターン３１の除去は、アッシングとウエット処理とを併用して行ってもよいし、ウエット処理のみで行ってもよい。
【０１８３】
但し、図３１（ｂ）における１×１０14cm-2以下の低ドーズ量のイオン注入では、第３のレジストパターン３１の変質は僅かであるため、ウエット処理のみで第３のレジストパターン３１を除去し、工程数の削減を図るのが好ましい。そのウエット処理では、例えば、過硫酸やアンモニア化水等の薬液が使用される。
【０１８４】
このウエット処理のとき、セル領域Aの素子分離溝２０ａは素子分離絶縁膜２５で充填されている。そのため、隣接する素子分離溝２０ａ間のシリコンのピラー２０ｃが素子分離絶縁膜２５で補強された状態となっており、ウエット処理中にピラー２０ｃが折れるのを防止できる。
【０１８５】
特に、第３のレジストパターン３１の除去を促進する目的で、ウエット処理中にシリコン基板２０に超音波を付与する場合に、このようなピラー２０ｃの折れの防止の効果が顕著となる。
【０１８６】
次に、図３２（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３３を形成する。
【０１８７】
そして、第４のレジストパターン３３をマスクにしてシリコン基板２０にn型不純物としてリンをイオン注入する。これにより、周辺回路領域Bにおけるシリコン基板２０に第１のnウェル３４が形成されると共に、セル領域Aに第２のnウェル３５が形成されることになる。
【０１８８】
そのイオン注入は、図３１（ｂ）の工程と同様に、ドーズ量は１×１０14cm-2以下で済み、イオンによる第４のレジストパターン３３表面の変質は抑制される。そのため、イン注入を終了した後、アッシングを行わなくても過硫酸やアンモニア化水等の薬液を用いたウエット処理だけで第４のレジストパターン３３を除去することができる。
【０１８９】
更に、セル領域Aにおけるシリコンのピラー２０ｃが素子分離絶縁膜２５で補強されているので、上記のウエット処理の際にピラー２０ｃが折れる危険性を低減できる。
【０１９０】
しかも、周辺回路領域Bや、セル領域Aにおいて第２のマスク膜６１が存在しない領域では、図３０（ａ）の工程において予め第１のマスク膜２２が除去されている。そのため、第１のマスク膜２２によってリンの注入が阻害されるのを防止でき、所定の濃度プロファイルを持ったnウェル３４、３５を形成できる。
【０１９１】
次に、図３３（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bの各々に再度フォトレジストを塗布する。そして、そのフォトレジストを露光、現像し、周辺回路領域Bにのみ第５のレジストパターン３６を残す。
【０１９２】
その後に、第５のレジストパターン３６をマスクにしてセル領域Aのシリコン基板２０の表層部分にn型不純物として砒素をイオン注入し、p型MOSトランジスタ（選択MOSトランジスタ）のチャネル領域３７を形成する。
【０１９３】
本工程でも、イオン注入のドーズ量は１×１０14cm-2以下で済み、イオン注入が原因の第５のレジストパターン３６の表層の変質は抑制される。そのため、アッシングをしなくてもウエット処理のみで第５のレジストパターン３６を除去できる。
【０１９４】
また、そのウエット処理の際、素子分離溝２５でシリコンのピラー２０ｃを補強したことで、ピラー２０ｃが折れるのを防止できる。そのような効果は、第５のレジストパターン３６の除去を促進する目的でウエット処理中にシリコン基板２０に超音波を付与し、ピラー２０ｃに振動が印加される場合に特に顕著となる。
【０１９５】
次いで、図３３（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに第６のレジストパターン４０を形成する。
【０１９６】
そして、第６のレジストパターン４０をマスクにし、１×１０14cm-2以下のドーズ量でシリコン基板２０にp型不純物としてボロンをイオン注入することにより、周辺回路領域Bにおけるシリコン基板２０にn型MOSトランジスタのチャネル領域４１を形成する。
【０１９７】
その後、アッシング行わずにウエット処理のみで第６のレジストパターン４０を除去する。
【０１９８】
次に、図３４（ａ）に示すように、シリコン基板２０に第７のレジストパターン４３を形成し、それをマスクにしてシリコン基板２０にn型不純物として砒素をイオン注入する。
【０１９９】
そのイオン注入により、周辺回路領域Bのうち後でp型MOSトランジスタが形成される第４断面IVにp型MOSトランジスタのチャネル領域４２が形成される。
【０２００】
なお、チャネル領域４２の不純物濃度は薄く、本工程のドーズ量は１×１０14cm-2以下でよい。
【０２０１】
その後、アッシング行わずにウエット処理のみで第７のレジストパターン４３を除去する。
【０２０２】
上記の図３３（ｂ）、図３４（ａ）の工程では、過硫酸やアンモニア化水等を用いたウエット処理によりレジストパターン４０、４３を除去するが、除去の際にシリコンのピラー２０ｃを素子分離絶縁膜２５で補強しておくので、ピラー２０ｃの折れを防止できる。
【０２０３】
続いて、図３４（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像して第１１のレジストパターン７０とする。
【０２０４】
第１１のレジストパターン７０は、セル領域Aの第２のマスク膜６１と同一形状の窓７０ａを備える。そのような第１１のレジストパターン７０の平面形状は、第２のマスク膜６１のパターニングに使用した第１０のレジストパターン６２（図２９（ａ）参照）の平面形状を反転した形状に相当する。
【０２０５】
その後に、図３５（ａ）に示すように、第１１のレジストパターン７０をマスクにして素子分離絶縁膜２５と第２のマスク膜６１の各々をドライエッチングすることにより、第２のマスク膜６１を除去すると共に、素子分離絶縁膜２５を素子分離溝２０ａの途中の深さまでエッチングする。
【０２０６】
なお、素子分離溝２０ａの底部に残る素子分離絶縁膜２５の厚さは、例えば１００nm〜２００nm程度である。
【０２０７】
ここで、上記のドライエッチングでは、素子分離絶縁膜２５と第２のマスク膜６１の各々のエッチング速度が第１のマスク膜２２のエッチング速度よりも速いエッチング条件が採用される。そのようなエッチング条件は、エッチングガスとしてC4F6、Ar、及びO2の混合ガスを使用したとき、圧力を数１００mTorr、エッチングガスに印加する高周波電力のパワーを数kWとすることで得ることができる。
【０２０８】
これにより、素子分離絶縁膜２５と第２のマスク膜６１とを選択的にエッチングしながらピラー２０ｃの上面２０ｙに第１のマスク膜２２を残すことができ、当該上面２０ｙがエッチングのプラズマ雰囲気に曝されてダメージを受けるのを抑制することが可能となる。
【０２０９】
その後に、図３５（ｂ）に示すように、第１１のレジストパターン７０を除去する。
【０２１０】
ここまでの工程により、シリコン基板２０にチャネル領域３７、４１、４２が形成された構造が得られる。
【０２１１】
そのチャネル領域４１、４２を形成する前に図３０（ａ）の工程で予めシリコン基板２０の周辺回路領域Bから第１のマスク膜２２を除去したことで、チャネル領域４１、４２用の不純物の注入が第１のマスク膜２２で阻害されない。
【０２１２】
同様に、セル領域Aにおいて第１のマスク膜２２が存在しない領域においても、第１のp型チャネル領域３７用の不純物の注入が第１のマスク膜２２で阻害されない。
【０２１３】
これらにより、所定の濃度プロファイルを持ったチャネル領域３７、４１、４２を形成することが可能となる。
【０２１４】
図３９は、本工程を終了した後の平面図である。上記した図３５（ｂ）の第１断面Iは図３９のX23−X23線に沿う断面であり、第２断面IIは図２９（ｂ）のY9−Y9線に沿う断面である。また、図３５（ｂ）の第３断面IIIは図３９のX24−X24線に沿う断面であり、第４断面IVは図３９のX25−X25線に沿う断面である。
【０２１５】
次いで、図３６（ａ）に示すように、１４０℃〜１６０℃程度の高温の燐酸（H3PO4）により、セル領域Aに残存する窒化シリコンを含む第１のマスク膜２２をウエットエッチングして除去する。
【０２１６】
そして、図３６（ｂ）に示すように、HF溶液を用いるウエットエッチングにより熱酸化膜２１とスルー膜２７とを除去し、セル領域Aと周辺回路領域Bの各々におけるシリコン基板２０の清浄面を露出させる。
【０２１７】
この後は、第１実施形態で説明した図１５（ａ）〜図１９の工程を行うことで、図３７に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０２１８】
以上説明した本実施形態によれば、図３２（ａ）の工程で第３のレジストパターン３１（図３１（ｂ）参照）をウエット処理で除去する際、セル領域Aにおける素子分離溝２０ａが素子分離絶縁膜２５で充填された状態となっている。
【０２１９】
そのため、隣接する素子分離溝２０ａの間のシリコンのピラー２０ｃが素子分離絶縁膜２５で補強され、ウエット処理中にピラー２０ｃが折れるのを防止でき、ひいては半導体装置の歩留まり向上を図ることができる。
【０２２０】
しかも、図３５（ａ）の工程でセル領域Aの素子分離絶縁膜２５をドライエッチングするときに、ピラー２０ｃの上面２０ｙに第１のマスク膜２２を残すので、当該上面２０ｙがドライエッチングのプラズマ雰囲気に曝されてダメージを受けるのを防止できる。これにより、ピラー２０ｃの上面２０ｙに、ドライエッチングのダメージが原因の膜質劣化が少ない高品位なキャパシタ誘電体膜４５ａ（図３７参照）を形成することができる。
【０２２１】
更に、図３０（ａ）の工程では、ピラー２０ｃの上面２０ｙを保護する部分の第１のマスク膜２２を除き、周辺回路領域B等における第１のマスク膜２２を除去する。そのため、その後のイオン注入工程でシリコン基板２０に不純物領域を形成するとき、第１のマスク膜２２によって不純物の注入が阻害されず、所定の濃度プロファイルを持った不純物領域を形成できる。そのような不純物領域としては、例えば、ウェル３２、３４、３５やチャネル領域３７、４１、４２がある。
【０２２２】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２２３】
（付記１） 半導体基板の第１の領域に溝を形成する工程と、
前記溝に充填材を充填する工程と、
前記溝に前記充填材が充填された状態で、前記半導体基板に対してウエット処理を行う工程と、
前記ウエット処理の後、前記充填材を除去する工程と、
前記充填材を除去した後、前記溝内に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２２４】
（付記２） 前記溝に前記充填材が充填された状態で、前記半導体基板の上方に、該半導体基板の第２の領域を露出し、かつ、前記第１の領域を覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにしながら、前記半導体基板の第２の領域に第１の不純物をイオン注入する工程とを更に有し、
前記ウエット処理を行う工程において、前記第１のレジストパターンを除去することを特徴とする付記１に記載の半導体装置の製造方法。
【０２２５】
（付記３） 前記第２の領域における前記半導体基板の上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に、第１のトランジスタの第１のゲート電極を形成する工程とを更に有し、
前記第１の不純物をイオン注入する工程において、前記第１のトランジスタのチャネル領域又はウェルを形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０２２６】
（付記４） 前記充填材として、前記ウエット処理を行う工程で使用する薬液に不溶で、かつ、アッシングにより除去できる材料を使用することを特徴とする付記２に記載の半導体装置の製造方法。
【０２２７】
（付記５） 前記薬液として、過硫酸又はアンモニア化水を使用し、
前記充填材として、有機ＳＯＧ又は樹脂を使用することを特徴とする付記４に記載の半導体装置の製造方法。
【０２２８】
（付記６） 前記ウエット処理を行う工程の前に、前記充填材を熱硬化する工程を更に有することを特徴とする付記５に記載の半導体装置の製造方法。
【０２２９】
（付記７） 前記充填材を充填する工程は、
前記半導体基板の上方と前記溝内に前記充填材を塗布する工程と、
前記半導体基板の上方の前記充填材をアッシングにより除去し、前記溝内のみに前記充填材を残す工程とを有することを特徴とする付記４に記載の半導体装置の製造方法。
【０２３０】
（付記８） 前記第１の不純物をイオン注入する工程において、前記第１の不純物のドーズ量を１×１０14cm-2以下とすることを特徴とする付記２に記載の半導体装置の製造方法。
【０２３１】
（付記９） 前記充填材を充填する工程の後であって、前記第１のレジストパターンを形成する工程の前に、前記第１の領域と前記第２の領域における前記半導体基板の上方に保護膜を形成する工程を更に有し、
前記第１のレジストパターンを形成する工程において、前記保護膜の上に該第１のレジストパターンを形成し、
前記第１の不純物をイオン注入する工程において、前記保護膜をスルー膜に使用することを特徴する付記２に記載の半導体装置の製造方法。
【０２３２】
（付記１０） 前記溝に前記充填材が充填された状態で、前記半導体基板の上方に、前記第１の領域を露出し、かつ、前記第２の領域の少なくとも一部を覆う第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクにしながら、前記半導体基板の前記第１の領域に第２の不純物をイオン注入する工程と、
前記第２のレジストパターンを除去する工程とを更に有することを特徴とする付記２に記載の半導体装置の製造方法。
【０２３３】
（付記１１） 前記キャパシタ誘電体膜を形成する工程は、前記半導体基板の表面を熱酸化することにより、前記第１の領域における前記半導体基板上に第２のトランジスタの第２のゲート絶縁膜を形成し、かつ、前記溝の側面と該溝の横の前記半導体基板上とに前記キャパシタ誘電体膜を形成することにより行われ、
前記対向電極の形成と同時に、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程とを更に有し、
前記第２の不純物をイオン注入する工程において、前記第２のトランジスタのチャネル領域又はウェルを形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０２３４】
（付記１２） 前記第２のゲート電極と前記対向電極との間の前記半導体基板に、前記第２のトランジスタと前記キャパシタとを電気的に接続する不純物領域を形成する工程を更に有することを特徴とする付記１１に記載の半導体装置の製造方法。
【０２３５】
（付記１３） 前記充填材を充填する工程の前に、前記溝を素子分離絶縁膜で埋める工程と、
前記素子分離絶縁膜を途中の深さまでエッチングすることにより、前記溝の底部に前記素子分離絶縁膜の一部を残しながら、前記溝の側面を露出させる工程とを有し、
前記充填材を充填する工程を、前記溝の底部に前記素子分離絶縁膜の前記一部が残っている状態で行うことを特徴とする付記１に記載の半導体装置の製造方法。
【０２３６】
（付記１４） 前記溝の前記側面を露出させる工程において、露出した前記側面が平面視で第１の方向に延在し、
前記対向電極を形成する工程において、前記対向電極が平面視で前記第１の方向に直交する第２の方向に延在することを特徴とする付記１に記載の半導体装置の製造方法。
【０２３７】
（付記１５） 第１の領域と第２の領域とを備えた半導体基板の上方に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクにして前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に溝を形成する工程と、
前記第１のマスク膜が形成された状態で、素子分離絶縁膜で前記溝を埋める工程と、
前記第１のマスク膜と前記素子分離絶縁膜の各々の上方に、前記第２の領域を露出し、かつ前記第１の領域の一部を覆う第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクにし、前記第２の領域における前記第１のマスク膜を除去する工程と、
前記第２の領域における前記第１のマスク膜を除去する工程の後、前記第１の領域における前記第２のマスク膜の上に、前記第２の領域を露出し、かつ、前記第１の領域を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第２の領域における前記半導体基板に不純物をイオン注入する工程と、
前記不純物をイオン注入した後、前記溝が前記素子分離絶縁膜で埋められている状態で、ウエット処理により前記レジストパターンを除去する工程と、
前記レジストパターンを除去する工程の後、前記第２のマスク膜をエッチングにより除去し、かつ、前記素子分離絶縁膜をエッチングして前記溝の側面を露出させる工程と、
前記溝の前記側面を露出させる工程の後、前記半導体基板の上方に残存する第１のマスク膜を除去する工程と、
前記溝の前記側面を露出させる工程の後、前記溝の側面に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２３８】
（付記１６） 前記溝の側面を露出させる工程は、前記素子分離絶縁膜と前記第２のマスク膜の各々のエッチング速度が、前記第１のマスク膜のエッチング速度よりも速いエッチング条件を採用して、前記第２のマスク膜と前記素子分離絶縁膜とをエッチングすることにより行われることを特徴とする付記１５に記載の半導体装置の製造方法。
【０２３９】
（付記１７） 前記第２の領域における前記半導体基板の上に、トランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを更に有し、
前記不純物をイオン注入する工程において、前記トランジスタのチャネル領域又はウェルを形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０２４０】
（付記１８） 前記第１のマスク膜は窒化シリコン膜であり、前記第２のマスク膜と前記素子分離絶縁膜は酸化シリコン膜であることを特徴とする付記１５に記載の半導体装置の製造方法。
【０２４１】
（付記１９） 前記第２の領域における前記第１のマスク膜を除去する工程は、燐酸により前記第１のマスク膜をウエットエッチングすることにより行われることを特徴とする付記１５に記載の半導体装置の製造方法。
【０２４２】
（付記２０） 前記第２の領域における前記第１のマスク膜を除去する工程の前に、前記第２のマスク膜で覆われていない部分の前記第１のマスク膜をHF溶液に曝す工程を更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
【符号の説明】
【０２４３】
１、２０…シリコン基板、１ａ、２０ａ…素子分離溝、１ｃ、２０ｃ…ピラー、２、２５…素子分離絶縁膜、３…nウェル、４、２１…熱酸化膜、５ａ…ゲート電極、５ｂ…対向電極、６…p型エクステンション、８…層間絶縁膜、８ａ…コンタクトホール、９…p型ソースドレイン領域、１０…導電性プラグ、２０ｘ…側面、２２…第１のマスク膜、２３…第１のレジストパターン、２６…第２のレジストパターン、２６ａ…窓、２７…スルー膜、３０…充填材、３１…第３のレジストパターン、３２…pウェル、３３…第４のレジストパターン、３４…第１のnウェル、３５…第２のnウェル、３６…第５のレジストパターン、３７…チャネル領域、４０…第６のレジストパターン、４２…チャネル領域、４３…第７のレジストパターン、４５…第１のゲート絶縁膜、４６…第２のゲート絶縁膜、５０…導電膜、５０ａ、５０ｂ…第１及び第２のゲート電極、５０ｐ…対向電極、５１…第８のレジストパターン、５２ａ…第１のp型エクステンション、５２ｂ…n型エクステンション、５２ｃ…第２のp型エクステンション、５４…サイドウォール絶縁膜、５４ａ…絶縁性サイドウォール、５４ｂ…シリサイドブロック、５５…第９のレジストパターン、５７ａ…第１のp型ソースドレイン領域、５７ｂ…n型ソースドレイン領域、５７ｃ…第２のp型ソースドレイン領域、６０…高融点金属シリサイド層、６１…導電性プラグ、６２…層間絶縁膜、６２ａ…コンタクトホール、６７…保護膜、７０…第１１のレジストパターン、７０ａ…窓。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板に作製されるメモリには様々なタイプのものがあるが、なかでも１トランジスタ−１キャパシタ構造のメモリは、構造が簡単でロジック回路に簡単に混載できるという利点がある。
【０００３】
そのようなメモリにおいては、半導体基板のトレンチを利用してキャパシタを形成することで、キャパシタの対向容量を増大させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−０３６５６６号公報
【特許文献２】特開２００７−０３５７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造方法において、半導体装置の歩留まりを向上させることを目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、半導体基板の第１の領域に溝を形成する工程と、前記溝に充填材を充填する工程と、前記溝に前記充填材が充填された状態で、前記半導体基板に対してウエット処理を行う工程と、前記ウエット処理の後、前記充填材を除去する工程と、前記充填材を除去した後、前記溝内に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタの対向電極を形成する工程とを有する半導体装置の製造方法が提供される。
【０００７】
また、その開示の他の観点によれば、第１の領域と第２の領域とを備えた半導体基板の上方に第１のマスク膜を形成する工程と、前記第１のマスク膜をマスクにして前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に溝を形成する工程と、前記第１のマスク膜が形成された状態で、素子分離絶縁膜で前記溝を埋める工程と、前記第１のマスク膜と前記素子分離絶縁膜の各々の上方に、前記第２の領域を露出し、かつ前記第１の領域の一部を覆う第２のマスク膜を形成する工程と、前記第２のマスク膜をマスクにし、前記第２の領域における前記第１のマスク膜を除去する工程と、前記第２の領域における前記第１のマスク膜を除去する工程の後、前記第１の領域における前記第２のマスク膜の上に、前記第２の領域を露出し、かつ、前記第１の領域を覆うレジストパターンを形成する工程と、前記レジストパターンをマスクにして、前記第２の領域における前記半導体基板に不純物をイオン注入する工程と、前記不純物をイオン注入した後、前記溝が前記素子分離絶縁膜で埋められている状態で、ウエット処理により前記レジストパターンを除去する工程と、前記レジストパターンを除去する工程の後、前記第２のマスク膜をエッチングにより除去し、かつ、前記素子分離絶縁膜をエッチングして前記溝の側面を露出させる工程と、前記溝の前記側面を露出させる工程の後、前記半導体基板の上方に残存する第１のマスク膜を除去する工程と、前記溝の前記側面を露出させる工程の後、前記溝の側面に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上にキャパシタの対向電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、半導体基板の溝を充填材で充填して補強するので、半導体基板をウエット処理するときに溝が欠損するのを防止でき、半導体装置の歩留まりを向上させることができる。
【０００９】
また、ウエット処理によりレジストパターンを除去するとき、半導体基板の溝が素子分離絶縁膜で埋められている状態とすることによっても、溝の欠損を防止できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、キャパシタを備えた半導体装置の平面図である。
【図２】図２は、キャパシタを備えた半導体装置の断面図である。
【図３】図３は、メモリセルの等価回路図である。
【図４】図４は、製造途中の半導体装置の電子顕微鏡像を基にして描いた平面図である。
【図５】図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１３】図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１４】図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１５】図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１６】図１６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１８】図１８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１９】図１９は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図２０】図２０は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図２１】図２１は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図２２】図２２は、第１実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図２３】図２３は、第１実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図２４】図２４は、第１実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図２５】図２５は、第１実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図２６】図２６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２７】図２７は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２８】図２８（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２９】図２９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３０】図３０（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３１】図３１（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３２】図３２（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３３】図３３（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３４】図３４（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３５】図３５（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図３６】図３６（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図３７】図３７は、第３実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図３８】図３８は、第３実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３９】図３９は、第３実施形態に係る半導体装置の製造途中の平面図（その２）である。
【発明を実施するための形態】
【００１１】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１２】
１トランジスタ−１キャパシタ構造のメモリのなかでも、半導体基板の素子分離溝をキャパシタとして利用するものは、キャパシタの対向容量を稼ぐのが簡単であり、かつ、ロジック回路の製造プロセスとの整合性がよい。
【００１３】
図１は、そのようなキャパシタを備えた半導体装置の平面図である。
【００１４】
この半導体装置においては、素子分離絶縁膜２によりシリコン基板１のストライプ状の活性領域ARが画定され、当該活性領域ARとゲート電極５ａとを備えた選択MOSトランジスタTRsが形成される。
【００１５】
活性領域ARの上方にはセルキャパシタCの対向電極５ｂが設けられる。セルキャパシタCは、上記の選択MOSトランジスタTRsと協同して１トランジスタ−１キャパシタのメモリセルを形成し、シリコン基板１がセルキャパシタCの下部電極として機能する。
【００１６】
図２は、図１のX1−X1線に沿う断面図と、図１のY1−Y1線に沿う断面図である。
【００１７】
図２のX1−X1断面に示すように、シリコン基板１にはnウェル３と共に複数の素子分離溝１ａが設けられる。
【００１８】
素子分離溝１ａの側面には、第１及び第２のキャパシタQ1、Q2のキャパシタ誘電体膜として熱酸化膜４が形成される。各キャパシタQ1、Q2は、シリコン基板１を下部電極とするものであって、上記のセルキャパシタCは各キャパシタQ1、Q2を並列接続したのと等価となる。
【００１９】
一方、図２のY1−Y1断面においては、シリコン基板１の上に熱酸化膜４を介してゲート電極５ａが形成される。そして、そのゲート電極５ａの横のシリコン基板１に、上記の選択MOSトランジスタTRsのp型エクステンション６とp型ソースドレイン領域９が設けられる。
【００２０】
そして、ゲート電極５ａと対向電極５ｂの間のp型エクステンション６により、トランジスタTRsとキャパシタCとが電気的に接続され、トランジスタTRsとキャパシタCとにより一つのメモリセルが形成される。
【００２１】
また、これらのトランジスタTRsとキャパシタCの上には層間絶縁膜８が形成される。その層間絶縁膜８において、p型ソースドレイン領域９の上にはコンタクトホール８ａが形成され、その中に導電性プラグ１０が埋め込まれる。
【００２２】
図３は、メモリセルの等価回路図である。
【００２３】
図３に示すように、選択MOSトランジスタTRsのゲート電極５ａがワード線WLの一部となり、導電性プラグ１０の一部がビット線BLの一部となる。そして、キャパシタCの対向電極５ｂがプレート線PLとなる。
【００２４】
ところで、このような半導体装置では、図２のX1−X1断面に示したように多数の素子分離溝１ａが設けられ、各溝１ａの間にシリコン基板１のピラー１ｃが形成される。
【００２５】
半導体装置の微細化を図るには、そのピラー１ｃの厚みDをなるべく薄くするのが好ましい。
【００２６】
しかしながら、そのような薄厚化は、ピラー１ｃの機械的強度の低下を招き、半導体装置の製造途中でピラー１ｃが欠損する危険性を増大させてしまう。特に、ピラー１ｃの欠損は、洗浄効率を高めるためにウエット処理中に超音波振動を半導体基板１に印加する場合に顕著に現れる。
【００２７】
図４は、製造途中の半導体装置の電子顕微鏡像を基にして描いた平面図である。
【００２８】
この例では、図の中央付近のピラー１ｃが折れているのが分かる。
【００２９】
このようにピラー１ｃが欠損すると、半導体装置が不良となってその歩留まりが低下してしまう。
【００３０】
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。
【００３１】
（第１実施形態）
図５〜図１９は、第１実施形態に係る半導体装置の製造途中の断面図であり、図２０〜図２５は、その平面図である。
【００３２】
図５〜図１９では、第１の領域の一例であるセル領域Aと、第２の領域の一例である周辺回路領域Bとを併記してある。
【００３３】
後述のように、セル領域Aにはセルキャパシタと選択MOSトランジスタが形成され、周辺回路領域Bにはロジック回路用のMOSトランジスタが形成される。
【００３４】
更に、セル領域Aにおいては、断面が互いに垂直な第１断面Iと第２断面IIとを併記する。そして、周辺回路領域Bにおいては、n型MOSトランジスタが形成される第３断面IIIとp型MOSトランジスタが形成される第４断面IVとを併記する。
【００３５】
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００３６】
まず、シリコン基板２０の表面を熱酸化して約１０nmの熱酸化膜２１を形成した後、熱酸化膜２１の上に第１のマスク膜２２としてCVD法で窒化シリコン膜を約５０nm〜１２０nmの厚さに形成する。
【００３７】
次いで、図５（ｂ）に示すように、第１のマスク膜２２の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２３を形成する。
【００３８】
図２０は、本工程を終了した後の平面図である。上記した図５（ｂ）の第１断面Iは図２０のX2−X2線に沿う断面であり、第２断面IIは図２０のY2−Y2線に沿う断面である。また、図５（ｂ）の第３断面IIIは図２０のX3−X3線に沿う断面であり、第４断面IVは図２０のX4−X4線に沿う断面である。
【００３９】
図２０に示すように、セル領域Aにおける第１のレジストパターン２３は、第１の方向D1に延在すると共に、間隔をおいて複数形成される。
【００４０】
次に、図６（ａ）に示すように、第１のレジストパターン２３をマスクに使用しながら第１のマスク膜２２と熱酸化膜２１とをドライエッチングすることにより、第１のマスク膜と熱酸化膜２１とをパターニングする。
【００４１】
このドライエッチングはRIE(Reactive Ion Etching)により行われ、窒化シリコンを含む第１のマスク膜２２のエッチングガスとしてはCF4ガスが使用され、熱酸化膜２１のエッチングガスとしてはCF4、CHF3、CxFx等のフルオロカーボン系のガスが使用される。
【００４２】
この後に、図６（ｂ）に示すように、第１のレジストパターン２３を除去する。
【００４３】
図２１は、本工程を終了した後の平面図である。上記した図６（ｂ）の第１断面Iは図２１のX5−X5線に沿う断面であり、第２断面IIは図２１のY3−Y3線に沿う断面である。また、図６（ｂ）の第３断面IIIは図２１のX6−X6線に沿う断面であり、第４断面IVは図２１のX7−X7線に沿う断面である。
【００４４】
図２１に示すように、セル領域Aにおける第１のマスク膜２２の平面形状は、第１の方向D1に延在するストライプ状である。
【００４５】
続いて、図７（ａ）に示すように、熱酸化膜２１と第１のマスク膜２２とをマスクにしながらシリコン基板２０をドライエッチングし、シリコン基板２０に素子分離溝２０ａを形成する。
【００４６】
そのドライエッチングの条件は特に限定されない。本実施形態では、エッチングガスとしてCl2、BCl3、及びHBrのいずれかを使用して、チャンバ内の圧力を数１０〜数１００mTorrに維持しつつ、数１００W程度の電力の高周波電力をエッチングガスに印加することによりこのエッチングを行う。
【００４７】
セル領域Aの第１断面Iでは上記の素子分離溝２０ａが間隔をおいて複数形成され、各溝２０ａの間にシリコンのピラー２０ｃが形成される。
【００４８】
半導体装置の微細化を進めるためにはそのピラー２０ｃの厚さDはなるべく薄いのが好ましい。本実施形態では、厚さDを０．０５μm〜０．１０μm程度とする。
【００４９】
次いで、図７（ｂ）に示すように、第１のマスク膜２２上に素子分離絶縁膜２５として酸化シリコン膜を形成し、その素子分離絶縁膜２５により各素子分離溝２０ａを完全に埋め込む。その酸化シリコン膜は、例えば、SiH4とO2との混合ガスを使用するHDPCVD法により形成され得る。
【００５０】
その後に、図８（ａ）に示すように、第１のマスク膜２２を研磨ストッパにしながら、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜２５を研磨し、素子分離溝２０ａ内にのみ素子分離絶縁膜２５を残す。
【００５１】
図２２は、本工程を終了した後の平面図である。上記した図７（ａ）の第１断面Iは図２２のX8−X8線に沿う断面であり、第２断面IIは図２２のY4−Y4線に沿う断面である。また、図７（ａ）の第３断面IIIは図２２のX9−X9線に沿う断面であり、第４断面IVは図２２のX10−X10線に沿う断面である。
【００５２】
図２２に示すように、セル領域Aでは、第１の方向D1に延在するストライプ状の第１のマスク膜２２の周囲が素子分離絶縁膜２５によって囲まれた状態となる。
【００５３】
次に、図８（ｂ）に示すように、シリコン基板２０の各領域A、Bにフォトレジストを塗布し、それを露光、現像して、セル領域Aに窓２６ａを備えた第２のレジストパターン２６を形成する。
【００５４】
そして、図９（ａ）に示すように、第２のレジストパターン２６をマスクにしてセル領域Aの素子分離絶縁膜２５を途中の深さまでドライエッチングし、セル領域Aにおける素子分離溝２０ａの側面２０ｘの一部を露出させる。
【００５５】
このドライエッチングにより、セル領域Aにおける素子分離溝２０ａの底には、素子分離絶縁膜２５の一部が１００nm〜２００nm程度の厚さに残される。
【００５６】
また、ドライエッチングを行っているときには、セル領域Aに残存する第１のマスク膜２２によってピラー２０ｃの上面２０ｙがエッチング雰囲気から隔離されるので、当該上面２０ｙがエッチング雰囲気によってダメージを受けるのを防止できる。
【００５７】
なお、ドライエッチングの条件は、例えば、エッチングガスがC4F6、Ar、及びO2の混合ガスであり、圧力が数１０mTorr、高周波電力のパワーが数kWである。
【００５８】
この後に、第２のレジストパターン２６は除去される。
【００５９】
次に、図９（ｂ）に示すように、１４０℃〜１６０℃程度の高温の燐酸（H3PO4）により窒化シリコンを含む第１のマスク膜２２をウエットエッチングして除去し、更にその下の熱酸化膜をHF溶液でウエットエッチングして除去する。
【００６０】
図２３は、本工程を終了した後の平面図である。上記した図９（ｂ）の第１断面Iは図２３のX11−X11線に沿う断面であり、第２断面IIは図２３のY5−Y5線に沿う断面である。また、図９（ｂ）の第３断面IIIは図２３のX12−X12線に沿う断面であり、第４断面IVは図２３のX13−X13線に沿う断面である。
【００６１】
図２３に示されるように、素子分離溝２０ａの横にはシリコンのピラー２０ｃが表出する。また、本工程で露出した素子分離溝２０ａの側面２０ｘは、平面視で第１の方向D1に延在する。
【００６２】
そして、素子分離絶縁膜２５には、上記の第１の方向D1に延在するシリコン基板２０の活性領域ARが表出する。
【００６３】
続いて、図１０（ａ）に示すように、後で行われるイオン注入用のスルー膜２７として、各領域A、Bにおけるシリコン基板２０の表面と、素子分離溝２０ａの側面２０ｘに、熱酸化膜を約１０nm程度の厚さに形成する。
【００６４】
次いで、図１０（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに充填材３０として有機SOGの塗膜をスピンコートにより形成し、セル領域Aにおける素子分離溝２０ａを充填材３０で充填する。
【００６５】
充填材３０の材料は、酸素プラズマを用いたアッシングにより除去できる材料であって、かつ、レジストパターンの剥離用の薬液に不溶な材料であるのが好ましい。
【００６６】
有機SOGの一種であるSiLK（ザ・ダウ・ケミカル・カンパニー製）は、上記のアッシングで除去でき、かつ、過硫酸やアンモニア化水等のレジストパターン剥離用の薬液に不溶であるため、充填材３０の材料として好適である。
【００６７】
その後、窒素雰囲気中で基板温度を２００℃〜４００℃とする熱処理により充填材３０を熱硬化する。
【００６８】
続いて、図１１（ａ）に示すように、酸素プラズマを用いたアッシングにより充填材３０をエッチバックし、セル領域Aの素子分離溝２０ａ内にのみ充填材３０を残す。そのアッシングの条件は、例えば、圧力が数１００mTorr、エッチング雰囲気に印加する高周波電力のパワーが数１００Wである。
【００６９】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７０】
まず、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像することにより、セル領域Aを覆う第３のレジストパターン３１とする。なお、第３断面IIIに示すように、後でn型MOSトランジスタを形成する領域は第３のレジストパターン３１で覆われずに露出する。
【００７１】
そして、この第３のレジストパターン３１をマスクにしてシリコン基板２０にボロンをイオン注入してpウェル３２を形成する。
【００７２】
ソースドレイン領域等の高濃度不純物領域と比較して、pウェル３２の不純物濃度は低く、本工程のドーズ量は１×１０14cm-2以下とする。
【００７３】
このように低ドーズ量のイオン注入では、イオンが原因の第３のレジストパターン３１の表面の変質は僅かであり、アッシングを行わなくても薬液のみで第３のレジストパターン３１を除去することができる。
【００７４】
そこで、本実施形態では、上記のイオン注入を終了した後、過硫酸やアンモニア化水等の薬液を用い、ウエット処理のみで第３のレジストパターン３１を除去する。
【００７５】
既述のように、その薬液に対して充填材３０は不溶なので、素子分離溝２０ａ内にのみ充填材３０を残しながら、第３のレジストパターン３１のみを選択的に除去することができる。
【００７６】
また、充填材２０はアッシングにより除去できる材料であるが、第３のレジストパターン３１の除去には上記のようにアッシングを使用しないので、第３のレジストパターン３１を除去するときに充填材３０が除去されることはない。
【００７７】
更に、このように充填材３０で素子分離溝２０ａを充填した状態とすることで、素子分離絶縁膜２０ａが充填材３０で補強され、ウエット処理中にセル領域Aのシリコンのピラー２０ｃが欠損するのを防止できる。
【００７８】
また、本実施形態では、有機ＳＯＧや樹脂等の充填材３０の材料を熱硬化し、充填材３０の機械的強度を高めてあるので、充填材３０によるピラー２０ｃの補強の効果を高めることができる。
【００７９】
なお、第３のレジストパターン３１の除去を促進する目的で、上記のウエット処理中にシリコン基板２０に超音波を付与してもよい。超音波が原因の機械的振動によってピラー２０ｃは折れやすくなるので、充填材３０による補強はこのように超音波を付与する場合に特に実益がある。
【００８０】
次に、図１２（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３３を形成する。
【００８１】
その第４のレジストパターン３３は、pウェル３２の上方にのみ形成され、これ以外の領域は第４のレジストパターン３３で覆われずに露出する。
【００８２】
次いで、第４のレジストパターン３３をマスクにしてシリコン基板２０にn型不純物としてリンをイオン注入する。これにより、周辺回路領域Bに第１のnウェル３４が形成されると共に、セル領域Aに第２のnウェル３５が形成されることになる。
【００８３】
そのイオン注入は、図１１（ｂ）の工程と同様に、ドーズ量は１×１０14cm-2以下で済み、イオンによる第４のレジストパターン３３表面の変質は抑制される。そのため、イオン注入を終了した後、アッシングを行わなくても過硫酸やアンモニア化水等の薬液を用いたウエット処理だけで第４のレジストパターン３３を除去することができる。
【００８４】
そして、図１１（ｂ）の工程と同じ理由により、充填材３０で素子分離溝２０ａを補強したことで、このウエット処理中にシリコンのピラー２０ｃが折れるのを防止できる。
【００８５】
次に、図１２（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bの各々に再度フォトレジストを塗布する。そして、そのフォトレジストを露光、現像し、周辺回路領域Bにのみ第５のレジストパターン３６を残す。
【００８６】
その後に、第５のレジストパターン３６をマスクにしてセル領域Aのシリコン基板２０の表層部分にn型不純物として砒素 をイオン注入し、p型MOSトランジスタ（選択MOSトランジスタ）のチャネル領域３７を形成する。
【００８７】
本工程でも、イオン注入のドーズ量は１×１０14cm-2以下で済み、イオン注入が原因の第５のレジストパターン３６の表層の変質は抑制される。そのため、アッシングをしなくてもウエット処理のみで第５のレジストパターン３６を除去できる。そのウエット処理では、過硫酸やアンモニア化水等の薬液が使用されるが、これらの薬液に対して充填材３０は不溶であるため、ウエット処理中においても素子分離溝２０ａを充填材３０で補強でき、シリコンのピラー２０ｃの折れを防止できる。
【００８８】
そのような効果は、第５のレジストパターン３６の除去を促進する目的でウエット処理中にシリコン基板２０に超音波を付与する場合に特に顕著となる。
【００８９】
次いで、図１３（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに第６のレジストパターン４０を形成する。
【００９０】
そして、第６のレジストパターン４０をマスクにし、１×１０14cm-2以下のドーズ量でシリコン基板２０にp型不純物としてボロンをイオン注入して、pウェル３２の表層にn型MOSトランジスタのチャネル領域４１を形成する。
【００９１】
その後、アッシング行わずにウエット処理のみで第６のレジストパターン４０を除去する。
【００９２】
次に、図１３（ｂ）に示すように、シリコン基板２０に第７のレジストパターン４３を形成し、それをマスクにしてシリコン基板２０にn型不純物として砒素をイオン注入する。
【００９３】
これにより、第１のnウェル３４の表層にp型MOSトランジスタのチャネル領域４２が形成されることになる。
【００９４】
なお、チャネル領域４２の不純物濃度は薄く、本工程のドーズ量は１×１０14cm-2以下でよい。
【００９５】
その後、アッシング行わずにウエット処理のみで第７のレジストパターン４３を除去する。
【００９６】
上記の図１３（ａ）、（ｂ）の工程では、過硫酸やアンモニア化水等の薬液により第６のレジストパターン４０や第７のレジストパターン４３を除去するが、除去の際に素子分離溝２０ａを充填材３０で補強しておくので、シリコンのピラー２０ｃの折れを防止できる。
【００９７】
図１４（ａ）は、このようにして第７のレジストパターン４３を除去した後の断面図である。
【００９８】
次いで、図１４（ｂ）に示すように、酸素プラズマを用いたアッシングにより、溝２０ａ内に残る充填材３０を除去する。
【００９９】
アッシングはシリコン基板２０に対して優しいプロセスであり、アッシングによってシリコン基板２０の表面がダメージを受けることはない。
【０１００】
その後に、シリコン基板２０の表面のスルー膜２７をHF溶液でウエットエッチングして除去する。
【０１０１】
なお、そのウエットエッチングの後でも、セル領域Aにおいては、素子分離溝２０ａの底部に素子分離絶縁膜２５は残存する。
【０１０２】
次に、図１５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０３】
まず、セル領域Aと周辺回路領域Bにおけるシリコン基板２０の表面を熱酸化することにより熱酸化膜を形成する。次いで、その熱酸化膜のうち、周辺回路領域Bに形成された部分をHF溶液でウエットエッチングする。そして、そのウエットエッチングによって周辺回路領域Bに表出したシリコン基板２０の清浄面を再び熱酸化すると共に、セル領域Aの熱酸化膜を厚膜化する。
【０１０４】
これにより、セル領域Aと周辺回路領域Bの各々に、膜厚が異なる熱酸化膜よりなる第１のゲート絶縁膜４５と第２のゲート絶縁膜４６が形成される。
【０１０５】
このうち、第１のゲート絶縁膜４５の膜厚は例えば３nm〜５nm程度であり、第２のゲート絶縁膜４６の膜厚は例えば１nm〜３nm程度である。
【０１０６】
また、セル領域Aに形成された第１のゲート絶縁膜４５のうち、素子分離溝２０ａの側面２０ｘとピラー２０ｃの上面２０ｙに形成されたものは、キャパシタ誘電体膜４５ａとして供される。
【０１０７】
既述のように、図９（ａ）のエッチング工程では、ドライエッチング雰囲気によりピラー２０ｃの上面２０ｙがダメージを受けるのを第１のマスク膜２２で防止した。そのため、上記の図１５（ａ）の工程では、ドライエッチングのダメージが原因の膜質劣化が防止された高品位なキャパシタ誘電体膜４５ａをピラー２０ｃの上面２０ｙに形成することが可能となる。
【０１０８】
次に、図１５（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１０９】
まず、キャパシタ誘電体膜４５ａ、第１のゲート絶縁膜４５、及び第２のゲート絶縁膜４６の各々の上にCVD法で導電膜５０としてポリシリコン膜を８０nm〜１２０nm程度の膜厚に形成し、その導電膜５０でセル領域Aの素子分離溝２０ａを完全に埋め込む。
【０１１０】
次いで、導電膜５０の上にフォトレジストを塗布し、それを露光、現像して第８のレジストパターン５１とする。
【０１１１】
続いて、図１６（ａ）に示すように、第８のレジストパターン５１をマスクにして導電膜５０をドライエッチングする。
【０１１２】
これにより、セル領域Aでは、第１のゲート電極５０ａとキャパシタの対向電極５０ｐが形成される。
【０１１３】
また、周辺回路領域Bでは、各ウェル３２、３４の各々の上方に第２のゲート電極５０ｂが形成される。
【０１１４】
その後に、第８のレジストパターン５１を除去する。
【０１１５】
図２４は、本工程を終了した後の平面図である。上記した図１６（ａ）の第１断面Iは図２４のX14−X14線に沿う断面であり、第２断面IIは図２４のY6−Y6線に沿う断面である。また、図１６（ａ）の第３断面IIIは図２４のX15−X15線に沿う断面であり、第４断面IVは図２４のX16−X16線に沿う断面である。
【０１１６】
図２４に示すように、対向電極５０ｐは、平面視で既述の第１の方向D1に直交する第２の方向D2に延在する。
【０１１７】
次に、図１６（ｂ）に示すように、セル領域Aにおけるシリコン基板２０にp型不純物としてボロンをイオン注入し、第１のゲート電極５０ａの横に第１のp型エクステンション５２ａを形成する。
【０１１８】
更に、周辺回路領域Bでは、イオン注入により、pウェル３２と第１のnウェル３４の各々の表層部分にn型エクステンション５２ｂと第２のp型エクステンション５２ｃとを形成する。
【０１１９】
なお、本工程におけるp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【０１２０】
その後に、図１７（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにサイドウォール絶縁膜５４を形成する。そのサイドウォール絶縁膜５４は、例えば、CVD法で形成された酸化シリコン膜である。
【０１２１】
そして、第１のゲート電極５０ａと対向電極５０pの間におけるサイドウォール絶縁膜５４の上に第９のレジストパターン５５を形成する。
【０１２２】
次いで、図１７（ｂ）に示すように、サイドウォール絶縁膜５４をエッチバックし、ゲート電極５０ａ、５０ｂの横に絶縁性サイドウォール５４ａを形成する。
【０１２３】
なお、第９のレジストパターン５５で覆われている部分のサイドウォール絶縁膜５４はエッチングされずにシリサイドブロック５４ｂとなる。
【０１２４】
この後、第９のレジストパターン５５は除去される。
【０１２５】
続いて、図１８（ａ）に示すように、ゲート電極５０ａ、５０ｂと絶縁性サイドウォール５４ａとをマスクにして、シリコン基板２０にp型不純物とn型不純物とを選択的にイオン注入する。
【０１２６】
これにより、セル領域Aでは、第１のゲート電極５０ａの横のシリコン基板２０に第１のp型ソースドレイン領域５７ａが形成される。
【０１２７】
また、周辺回路領域Bでは、pウェル３２の表層にn型ソースドレイン領域５７ｂが形成され、第１のnウェル３４の表層に第２のp型ソースドレイン領域５７ｃが形成される。
【０１２８】
また、本工程により、セル領域Aには、第１のゲート電極５０ａと第１のp型ソースドレイン領域５７ａとを備えたp型の選択MOSトランジスタTRsの基本構造が完成する。
【０１２９】
その選択MOSトランジスタTRsは、第１のゲート電極５０ａと対向電極５０ｐとの間に不純物領域として形成された第１のp型エクステンション５２ａを介してセルキャパシタCに接続される。
【０１３０】
第１断面Iに示されるように、セルキャパシタCは、素子分離溝２０ａの側面を利用して形成された第１及び第２のキャパシタQ1、Q2を並列接続してなり、シリコン基板２０がそのセルキャパシタCの下部電極となる。
【０１３１】
このように素子分離溝２０ａを利用したセルキャパシタCは、トレンチキャパシタや埋め込み容量とも呼ばれ、容量を稼ぐのが容易である。
【０１３２】
更に、素子分離溝２０ａの底面に素子分離絶縁膜２５の一部を残すことで、素子分離溝２０ａの下の基板２０にチャネルが形成されるのを防止できる。そのため、そのチャネルが原因で隣接するキャパシタC間でリーク電流Pが発生する危険性を低減でき、半導体装置の信頼性を向上させることができる。
【０１３３】
一方、周辺回路領域Bでは、n型MOSトランジスタTRnとp型MOSトランジスタTRpの基本構造が得られる。このうち、n型MOSトランジスタTRnは第２ゲート電極５０ｂとn型ソースドレイン領域５７ｂとを有し、p型MOSトランジスタTRpは第２ゲート電極５０ｂと第２のp型ソースドレイン領域５７ｃとを有する。
【０１３４】
次に、図１８（ｂ）に示す断面構造を得るまでの工程について説明する。まず、シリコン基板２０のセル領域Aと周辺回路領域Bに、スパッタ法により高融点金属層としてコバルト層を形成する。そして、そのコバルト層をアニールすることによりシリコンと反応させ、ソースドレイン領域５７ａ〜５７ｃの上に高融点金属シリサイド層６０を形成する。
【０１３５】
その後に、素子分離絶縁膜２５の上で未反応となっている高融点金属層をウエットエッチングにより除去する。
【０１３６】
次いで、図１９に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに層間絶縁膜６２としてCVD法で酸化シリコン膜を５００nm〜１０００nm程度の厚さに形成する。そして、CMP法により層間絶縁膜６２の上面を研磨して平坦化した後、層間絶縁膜６２をパターニングしてソースドレイン領域５７ａ〜５７ｃの上にコンタクトホール６２ａを形成する。
【０１３７】
続いて、そのコンタクトホール６２ａ内にタングステン膜を主にしてなる導電性プラグ６１を形成する。
【０１３８】
図２５は、本工程を終了した後の平面図である。上記した図１９の第１断面Iは図２５のX17−X17線に沿う断面であり、第２断面IIは図２５のY7−Y7線に沿う断面である。また、図１９の第３断面IIIは図２５のX18−X18線に沿う断面であり、第４断面IVは図２４のX19−X19線に沿う断面である。
【０１３９】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１４０】
その半導体装置のセル領域Aの等価回路図は、図３で説明したのと同様なので、ここでは省略する。
【０１４１】
上記した本実施形態によれば、図１１（ａ）を参照して説明したように、素子分離溝２０ａに充填材３０を充填するので、シリコンのピラー２０ｃがその充填材３０により補強される。そのため、ウエット処理時にピラー２０ｃが折れるのを防止でき、ひいては半導体装置の歩留まりの向上を実現することができる。
【０１４２】
そのようなウエット処理としては、例えば、図１１（ｂ）で説明した第３のレジストパターン３１を除去する工程がある。その工程で使用する過硫酸やアンモニア化水等のレジストパターン剥離用の薬液に対して充填材３０は不溶である。よって、レジストパターンの剥離を繰り返し行っても、剥離時のウエット処理で充填材３０が溶解するのを防止でき、ピラー２０ｃの補強効果を維持できる。
【０１４３】
（第２実施形態）
第１実施形態では、充填材３０の材料としてレジストパターン剥離用の薬液に対して不溶なものを使用し、第３のレジストパターン３１の除去時（図１１（ｂ））等に充填材３０が溶解するのを防止した。
【０１４４】
これに対し、本実施形態では、第１の実施形態と比較して充填材３０の材料の選択の幅を広げるために、以下のような工程を行う。
【０１４５】
図２６〜図２７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２６〜図２７において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０１４６】
まず、第１実施形態で説明した図５（ａ）〜図１０（ａ）の工程を行った後、図２６（ａ）に示すように、スルー膜２７と充填材３０の各々の上に保護膜６７としてCVD法により酸化シリコン膜を１０nm〜２０nm程度の厚さに形成する。
【０１４７】
次いで、図２６（ｂ）に示すように、第１実施形態の図１１（ｂ）の工程に従い、保護膜６７の上に第３のレジストパターン３１を形成し、それをマスクに使用するイオン注入によりシリコン基板２０にpウェル３２を形成する。
【０１４８】
そのイオン注入では、保護膜６７がスルー膜として機能する。
【０１４９】
その後、ウエット処理により第３のレジストパターン３１を除去することになるが、このように保護膜６７で充填材３０を保護しておくことで、充填材３０がウエット処理の薬液に曝されるのを防止できる。
【０１５０】
そのため、薬液として使用される過硫酸やアンモニア化水に溶解する材料を充填材３０の材料として使用しても、ウエット処理中に充填材３０が溶解するのを防止でき、充填材３０の材料の選択の幅を広げることができる。
【０１５１】
続いて、第１実施形態で説明した図１２（ａ）〜図１４（ａ）の工程を行うことで、図２７に示すように、シリコン基板２０にウェル３４、３５やチャネル領域３７、４１、４２等の不純物領域を形成する。これらの不純物領域を形成するときも、保護膜６７がイオン注入のスルー膜となる。
【０１５２】
この後は、HF溶液等で保護膜６７をウエットエッチングして除去した後、第１実施形態の図１４（ｂ）〜図１９を行い、本実施形態に係る半導体装置の基本構造を完成させる。
【０１５３】
以上説明した本実施形態によれば、保護膜６７により充填材３０を保護することで、レジストパターン剥離用の薬液により充填材３０が溶解するのを防止できる。
【０１５４】
（第３実施形態）
図２８〜図３７は、第３実施形態に係る半導体装置の製造途中の断面図であり、図３８及び図３９はその平面図である。
【０１５５】
なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０１５６】
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図５（ａ）〜図８（ａ）の工程を行うことで、図２８（ａ）に示すように最上層に第１のマスク膜２２が形成された断面構造を得る。
【０１５７】
次いで、図２８（ｂ）に示すように、第１のマスク膜２２と素子分離絶縁膜２５の上に、第２のマスク膜６１としてCVD法で酸化シリコン膜を１０nm〜２０nmの厚さに形成する。
【０１５８】
更に、第２のマスク膜６１の上にフォトレジストを塗布し、それを露光、現像して第１０のレジストパターン６２とする。
【０１５９】
セル領域Aの第１断面Iに示されるように、その第１０のレジストパターン６２は、セル領域Aにおける素子分離絶縁膜２５を覆うように形成される。
【０１６０】
次いで、図２９（ａ）に示すように、第１０のレジストパターン６２をマスクにしながら、C4F6、Ar、及びO2の混合ガスをエッチングガスとするRIEにより酸化シリコンを含む第２のマスク膜６１をドライエッチングする。
【０１６１】
なお、上記のエッチングガスに対して窒化シリコンを含む第１のマスク膜２２はエッチングストッパとして機能するので、このドライエッチングは第１のマスク膜２２上で自動停止する。
【０１６２】
また、ドライエッチングに代えて、HF溶液を使用するウエットエッチングにより第２のマスク膜６１をエッチングしてもよい。
【０１６３】
このエッチングの結果、第２のマスク膜６１はセル領域Aの一部を覆うように残され、周辺回路領域Bは第２のマスク膜６１で覆われずに露出するようになる。
【０１６４】
その後に、図２９（ｂ）に示すように、上記の第１０のレジストパターン６２を除去する。
【０１６５】
図３８は、本工程を終了した後の平面図である。上記した図２９（ｂ）の第１断面Iは図３８のX20−X20線に沿う断面であり、第２断面IIは図２９（ｂ）のY8−Y8線に沿う断面である。また、図２９（ｂ）の第３断面IIIは図３８のX21−X21線に沿う断面であり、第４断面IVは図３８のX22−X22線に沿う断面である。
【０１６６】
図３８に示すように、第２のマスク膜６１は、活性領域ARの延在方向である第１の方向D1に直交する第２の方向D2に延在する。
【０１６７】
次いで、図３０（ａ）に示すように、第２のマスク膜６１をマスクにしながら、１４０℃〜１６０℃程度の高温の燐酸（H3PO4）を用いるウエットエッチングにより、窒化シリコンを含む第１のマスク膜２２を周辺回路領域Bから除去する。
【０１６８】
なお、セル領域Aにおいては、第２のマスク膜６１で覆われた部分の第１のマスク膜２２はエッチングされずに残存し、ピラー２０ｃの上面２０ｙが第１のマスク膜２２で保護された状態となる。
【０１６９】
ここで、酸化シリコンを含む第２のマスク膜６１は、レジストパターンと比較して高温の燐酸（H3PO4）に対するエッチング速度が遅い。そのため、エッチングによる第２のマスク膜６１の膜減り量を低減でき、レジストパターンをマスクにして第１のマスク膜２２をエッチングする場合と比較して、第１のマスク膜２２の加工精度を向上させることができる。
【０１７０】
なお、燐酸によるエッチングの前に、第２のマスク膜６１で覆われていない部分の第１のマスク膜２２をHF溶液に曝すことにより、第１のマスク膜２２上の自然酸化膜を除去するのが好ましい。このようにすると、自然酸化膜が原因で燐酸に対する第１のマスク膜２２のエッチング速度が低下するのを抑制できる。
【０１７１】
この場合、HF処理によって第２のマスク膜６１自体が消失するのを防止するため、第２のマスク膜６１を第１のマスク膜２２上の自然酸化膜よりも厚い厚さ、例えば１０nm〜２０nmにするのが好ましい。
【０１７２】
また、上記の燐酸を用いたウエットエッチングに代えて、本工程をドライエッチングで行うことも考えられる。しかし、ドライエッチングでは、エッチング量の不足で第１のマスク膜２２の残渣が発生するのを防止すべく、オーバーエッチングを行わなければならない。そのオーバーエッチングによって周辺回路領域Bのシリコン基板２０がプラズマ雰囲気からダメージを受け、後の工程でシリコン基板２０の表面に形成されるゲート絶縁膜の信頼性が低下してしまう。
【０１７３】
更に、ドライエッチングにおける酸化シリコンと窒化シリコンとのエッチング選択比が小さいと、本工程で素子分離絶縁膜２５や熱酸化膜２１もエッチングされてしまう。こうなると、素子分離絶縁膜２５の上面の高さが低下したり、周辺回路領域Bのシリコン基板２０の表面が削れたりして、デバイス特性に影響が出てしまう。
【０１７４】
本工程では、上記のようにウエットエッチングで本工程を行うことで、エッチング時にシリコン基板２０が受けるダメージを低減でき、かつ、素子分離絶縁膜２５の上面の高さの低下等も防止できる。
【０１７５】
その後に、図３０（ｂ）に示すように、第２のマスク膜６１をマスクにし、第２のマスク膜６１で覆われていない部分の熱酸化膜２１をウエットエッチングにより除去する。なお、そのウエットエッチングのエッチング液としてはHF溶液が使用される。
【０１７６】
次いで、図３１（ａ）に示すように、シリコン基板２０の表面を再び熱酸化することで、第２のマスク膜６１が形成されていない領域にスルー膜２７として熱酸化膜を約１０nmの厚さに形成する。
【０１７７】
次に、図３１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１７８】
まず、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像することにより、セル領域Aを覆う第３のレジストパターン３１とする。なお、第３断面IIIに示すように、後でn型MOSトランジスタを形成する領域は第３のレジストパターン３１で覆われずに露出する。
【０１７９】
そして、この第３のレジストパターン３１をマスクにしてシリコン基板２０にボロンをイオン注入し、第３断面IIIにおけるシリコン基板２０にpウェル３２を形成する。そのイオン注入におけるドーズ量は、例えば１×１０14cm-2以下とする。
【０１８０】
ここで、本実施形態では図３０（ａ）の工程において予め周辺回路領域Bの第１のマスク膜２２を除去してあるので、第１のマスク膜２２によってボロンの注入が阻害されるのを防止でき、所定の濃度プロファイルを持ったpウェル３２を形成することができる。
【０１８１】
次に、図３２（ａ）に示すように、上記の第３のレジストパターン３１を除去する。
【０１８２】
第３のレジストパターン３１の除去は、アッシングとウエット処理とを併用して行ってもよいし、ウエット処理のみで行ってもよい。
【０１８３】
但し、図３１（ｂ）における１×１０14cm-2以下の低ドーズ量のイオン注入では、第３のレジストパターン３１の変質は僅かであるため、ウエット処理のみで第３のレジストパターン３１を除去し、工程数の削減を図るのが好ましい。そのウエット処理では、例えば、過硫酸やアンモニア化水等の薬液が使用される。
【０１８４】
このウエット処理のとき、セル領域Aの素子分離溝２０ａは素子分離絶縁膜２５で充填されている。そのため、隣接する素子分離溝２０ａ間のシリコンのピラー２０ｃが素子分離絶縁膜２５で補強された状態となっており、ウエット処理中にピラー２０ｃが折れるのを防止できる。
【０１８５】
特に、第３のレジストパターン３１の除去を促進する目的で、ウエット処理中にシリコン基板２０に超音波を付与する場合に、このようなピラー２０ｃの折れの防止の効果が顕著となる。
【０１８６】
次に、図３２（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３３を形成する。
【０１８７】
そして、第４のレジストパターン３３をマスクにしてシリコン基板２０にn型不純物としてリンをイオン注入する。これにより、周辺回路領域Bにおけるシリコン基板２０に第１のnウェル３４が形成されると共に、セル領域Aに第２のnウェル３５が形成されることになる。
【０１８８】
そのイオン注入は、図３１（ｂ）の工程と同様に、ドーズ量は１×１０14cm-2以下で済み、イオンによる第４のレジストパターン３３表面の変質は抑制される。そのため、イン注入を終了した後、アッシングを行わなくても過硫酸やアンモニア化水等の薬液を用いたウエット処理だけで第４のレジストパターン３３を除去することができる。
【０１８９】
更に、セル領域Aにおけるシリコンのピラー２０ｃが素子分離絶縁膜２５で補強されているので、上記のウエット処理の際にピラー２０ｃが折れる危険性を低減できる。
【０１９０】
しかも、周辺回路領域Bや、セル領域Aにおいて第２のマスク膜６１が存在しない領域では、図３０（ａ）の工程において予め第１のマスク膜２２が除去されている。そのため、第１のマスク膜２２によってリンの注入が阻害されるのを防止でき、所定の濃度プロファイルを持ったnウェル３４、３５を形成できる。
【０１９１】
次に、図３３（ａ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bの各々に再度フォトレジストを塗布する。そして、そのフォトレジストを露光、現像し、周辺回路領域Bにのみ第５のレジストパターン３６を残す。
【０１９２】
その後に、第５のレジストパターン３６をマスクにしてセル領域Aのシリコン基板２０の表層部分にn型不純物として砒素をイオン注入し、p型MOSトランジスタ（選択MOSトランジスタ）のチャネル領域３７を形成する。
【０１９３】
本工程でも、イオン注入のドーズ量は１×１０14cm-2以下で済み、イオン注入が原因の第５のレジストパターン３６の表層の変質は抑制される。そのため、アッシングをしなくてもウエット処理のみで第５のレジストパターン３６を除去できる。
【０１９４】
また、そのウエット処理の際、素子分離溝２５でシリコンのピラー２０ｃを補強したことで、ピラー２０ｃが折れるのを防止できる。そのような効果は、第５のレジストパターン３６の除去を促進する目的でウエット処理中にシリコン基板２０に超音波を付与し、ピラー２０ｃに振動が印加される場合に特に顕著となる。
【０１９５】
次いで、図３３（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bに第６のレジストパターン４０を形成する。
【０１９６】
そして、第６のレジストパターン４０をマスクにし、１×１０14cm-2以下のドーズ量でシリコン基板２０にp型不純物としてボロンをイオン注入することにより、周辺回路領域Bにおけるシリコン基板２０にn型MOSトランジスタのチャネル領域４１を形成する。
【０１９７】
その後、アッシング行わずにウエット処理のみで第６のレジストパターン４０を除去する。
【０１９８】
次に、図３４（ａ）に示すように、シリコン基板２０に第７のレジストパターン４３を形成し、それをマスクにしてシリコン基板２０にn型不純物として砒素をイオン注入する。
【０１９９】
そのイオン注入により、周辺回路領域Bのうち後でp型MOSトランジスタが形成される第４断面IVにp型MOSトランジスタのチャネル領域４２が形成される。
【０２００】
なお、チャネル領域４２の不純物濃度は薄く、本工程のドーズ量は１×１０14cm-2以下でよい。
【０２０１】
その後、アッシング行わずにウエット処理のみで第７のレジストパターン４３を除去する。
【０２０２】
上記の図３３（ｂ）、図３４（ａ）の工程では、過硫酸やアンモニア化水等を用いたウエット処理によりレジストパターン４０、４３を除去するが、除去の際にシリコンのピラー２０ｃを素子分離絶縁膜２５で補強しておくので、ピラー２０ｃの折れを防止できる。
【０２０３】
続いて、図３４（ｂ）に示すように、シリコン基板２０のセル領域Aと周辺回路領域Bにフォトレジストを塗布し、それを露光、現像して第１１のレジストパターン７０とする。
【０２０４】
第１１のレジストパターン７０は、セル領域Aの第２のマスク膜６１と同一形状の窓７０ａを備える。そのような第１１のレジストパターン７０の平面形状は、第２のマスク膜６１のパターニングに使用した第１０のレジストパターン６２（図２９（ａ）参照）の平面形状を反転した形状に相当する。
【０２０５】
その後に、図３５（ａ）に示すように、第１１のレジストパターン７０をマスクにして素子分離絶縁膜２５と第２のマスク膜６１の各々をドライエッチングすることにより、第２のマスク膜６１を除去すると共に、素子分離絶縁膜２５を素子分離溝２０ａの途中の深さまでエッチングする。
【０２０６】
なお、素子分離溝２０ａの底部に残る素子分離絶縁膜２５の厚さは、例えば１００nm〜２００nm程度である。
【０２０７】
ここで、上記のドライエッチングでは、素子分離絶縁膜２５と第２のマスク膜６１の各々のエッチング速度が第１のマスク膜２２のエッチング速度よりも速いエッチング条件が採用される。そのようなエッチング条件は、エッチングガスとしてC4F6、Ar、及びO2の混合ガスを使用したとき、圧力を数１００mTorr、エッチングガスに印加する高周波電力のパワーを数kWとすることで得ることができる。
【０２０８】
これにより、素子分離絶縁膜２５と第２のマスク膜６１とを選択的にエッチングしながらピラー２０ｃの上面２０ｙに第１のマスク膜２２を残すことができ、当該上面２０ｙがエッチングのプラズマ雰囲気に曝されてダメージを受けるのを抑制することが可能となる。
【０２０９】
その後に、図３５（ｂ）に示すように、第１１のレジストパターン７０を除去する。
【０２１０】
ここまでの工程により、シリコン基板２０にチャネル領域３７、４１、４２が形成された構造が得られる。
【０２１１】
そのチャネル領域４１、４２を形成する前に図３０（ａ）の工程で予めシリコン基板２０の周辺回路領域Bから第１のマスク膜２２を除去したことで、チャネル領域４１、４２用の不純物の注入が第１のマスク膜２２で阻害されない。
【０２１２】
同様に、セル領域Aにおいて第１のマスク膜２２が存在しない領域においても、第１のp型チャネル領域３７用の不純物の注入が第１のマスク膜２２で阻害されない。
【０２１３】
これらにより、所定の濃度プロファイルを持ったチャネル領域３７、４１、４２を形成することが可能となる。
【０２１４】
図３９は、本工程を終了した後の平面図である。上記した図３５（ｂ）の第１断面Iは図３９のX23−X23線に沿う断面であり、第２断面IIは図２９（ｂ）のY9−Y9線に沿う断面である。また、図３５（ｂ）の第３断面IIIは図３９のX24−X24線に沿う断面であり、第４断面IVは図３９のX25−X25線に沿う断面である。
【０２１５】
次いで、図３６（ａ）に示すように、１４０℃〜１６０℃程度の高温の燐酸（H3PO4）により、セル領域Aに残存する窒化シリコンを含む第１のマスク膜２２をウエットエッチングして除去する。
【０２１６】
そして、図３６（ｂ）に示すように、HF溶液を用いるウエットエッチングにより熱酸化膜２１とスルー膜２７とを除去し、セル領域Aと周辺回路領域Bの各々におけるシリコン基板２０の清浄面を露出させる。
【０２１７】
この後は、第１実施形態で説明した図１５（ａ）〜図１９の工程を行うことで、図３７に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０２１８】
以上説明した本実施形態によれば、図３２（ａ）の工程で第３のレジストパターン３１（図３１（ｂ）参照）をウエット処理で除去する際、セル領域Aにおける素子分離溝２０ａが素子分離絶縁膜２５で充填された状態となっている。
【０２１９】
そのため、隣接する素子分離溝２０ａの間のシリコンのピラー２０ｃが素子分離絶縁膜２５で補強され、ウエット処理中にピラー２０ｃが折れるのを防止でき、ひいては半導体装置の歩留まり向上を図ることができる。
【０２２０】
しかも、図３５（ａ）の工程でセル領域Aの素子分離絶縁膜２５をドライエッチングするときに、ピラー２０ｃの上面２０ｙに第１のマスク膜２２を残すので、当該上面２０ｙがドライエッチングのプラズマ雰囲気に曝されてダメージを受けるのを防止できる。これにより、ピラー２０ｃの上面２０ｙに、ドライエッチングのダメージが原因の膜質劣化が少ない高品位なキャパシタ誘電体膜４５ａ（図３７参照）を形成することができる。
【０２２１】
更に、図３０（ａ）の工程では、ピラー２０ｃの上面２０ｙを保護する部分の第１のマスク膜２２を除き、周辺回路領域B等における第１のマスク膜２２を除去する。そのため、その後のイオン注入工程でシリコン基板２０に不純物領域を形成するとき、第１のマスク膜２２によって不純物の注入が阻害されず、所定の濃度プロファイルを持った不純物領域を形成できる。そのような不純物領域としては、例えば、ウェル３２、３４、３５やチャネル領域３７、４１、４２がある。
【０２２２】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２２３】
（付記１） 半導体基板の第１の領域に溝を形成する工程と、
前記溝に充填材を充填する工程と、
前記溝に前記充填材が充填された状態で、前記半導体基板に対してウエット処理を行う工程と、
前記ウエット処理の後、前記充填材を除去する工程と、
前記充填材を除去した後、前記溝内に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２２４】
（付記２） 前記溝に前記充填材が充填された状態で、前記半導体基板の上方に、該半導体基板の第２の領域を露出し、かつ、前記第１の領域を覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにしながら、前記半導体基板の第２の領域に第１の不純物をイオン注入する工程とを更に有し、
前記ウエット処理を行う工程において、前記第１のレジストパターンを除去することを特徴とする付記１に記載の半導体装置の製造方法。
【０２２５】
（付記３） 前記第２の領域における前記半導体基板の上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に、第１のトランジスタの第１のゲート電極を形成する工程とを更に有し、
前記第１の不純物をイオン注入する工程において、前記第１のトランジスタのチャネル領域又はウェルを形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０２２６】
（付記４） 前記充填材として、前記ウエット処理を行う工程で使用する薬液に不溶で、かつ、アッシングにより除去できる材料を使用することを特徴とする付記２に記載の半導体装置の製造方法。
【０２２７】
（付記５） 前記薬液として、過硫酸又はアンモニア化水を使用し、
前記充填材として、有機ＳＯＧ又は樹脂を使用することを特徴とする付記４に記載の半導体装置の製造方法。
【０２２８】
（付記６） 前記ウエット処理を行う工程の前に、前記充填材を熱硬化する工程を更に有することを特徴とする付記５に記載の半導体装置の製造方法。
【０２２９】
（付記７） 前記充填材を充填する工程は、
前記半導体基板の上方と前記溝内に前記充填材を塗布する工程と、
前記半導体基板の上方の前記充填材をアッシングにより除去し、前記溝内のみに前記充填材を残す工程とを有することを特徴とする付記４に記載の半導体装置の製造方法。
【０２３０】
（付記８） 前記第１の不純物をイオン注入する工程において、前記第１の不純物のドーズ量を１×１０14cm-2以下とすることを特徴とする付記２に記載の半導体装置の製造方法。
【０２３１】
（付記９） 前記充填材を充填する工程の後であって、前記第１のレジストパターンを形成する工程の前に、前記第１の領域と前記第２の領域における前記半導体基板の上方に保護膜を形成する工程を更に有し、
前記第１のレジストパターンを形成する工程において、前記保護膜の上に該第１のレジストパターンを形成し、
前記第１の不純物をイオン注入する工程において、前記保護膜をスルー膜に使用することを特徴する付記２に記載の半導体装置の製造方法。
【０２３２】
（付記１０） 前記溝に前記充填材が充填された状態で、前記半導体基板の上方に、前記第１の領域を露出し、かつ、前記第２の領域の少なくとも一部を覆う第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクにしながら、前記半導体基板の前記第１の領域に第２の不純物をイオン注入する工程と、
前記第２のレジストパターンを除去する工程とを更に有することを特徴とする付記２に記載の半導体装置の製造方法。
【０２３３】
（付記１１） 前記キャパシタ誘電体膜を形成する工程は、前記半導体基板の表面を熱酸化することにより、前記第１の領域における前記半導体基板上に第２のトランジスタの第２のゲート絶縁膜を形成し、かつ、前記溝の側面と該溝の横の前記半導体基板上とに前記キャパシタ誘電体膜を形成することにより行われ、
前記対向電極の形成と同時に、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程とを更に有し、
前記第２の不純物をイオン注入する工程において、前記第２のトランジスタのチャネル領域又はウェルを形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０２３４】
（付記１２） 前記第２のゲート電極と前記対向電極との間の前記半導体基板に、前記第２のトランジスタと前記キャパシタとを電気的に接続する不純物領域を形成する工程を更に有することを特徴とする付記１１に記載の半導体装置の製造方法。
【０２３５】
（付記１３） 前記充填材を充填する工程の前に、前記溝を素子分離絶縁膜で埋める工程と、
前記素子分離絶縁膜を途中の深さまでエッチングすることにより、前記溝の底部に前記素子分離絶縁膜の一部を残しながら、前記溝の側面を露出させる工程とを有し、
前記充填材を充填する工程を、前記溝の底部に前記素子分離絶縁膜の前記一部が残っている状態で行うことを特徴とする付記１に記載の半導体装置の製造方法。
【０２３６】
（付記１４） 前記溝の前記側面を露出させる工程において、露出した前記側面が平面視で第１の方向に延在し、
前記対向電極を形成する工程において、前記対向電極が平面視で前記第１の方向に直交する第２の方向に延在することを特徴とする付記１に記載の半導体装置の製造方法。
【０２３７】
（付記１５） 第１の領域と第２の領域とを備えた半導体基板の上方に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクにして前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に溝を形成する工程と、
前記第１のマスク膜が形成された状態で、素子分離絶縁膜で前記溝を埋める工程と、
前記第１のマスク膜と前記素子分離絶縁膜の各々の上方に、前記第２の領域を露出し、かつ前記第１の領域の一部を覆う第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクにし、前記第２の領域における前記第１のマスク膜を除去する工程と、
前記第２の領域における前記第１のマスク膜を除去する工程の後、前記第１の領域における前記第２のマスク膜の上に、前記第２の領域を露出し、かつ、前記第１の領域を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第２の領域における前記半導体基板に不純物をイオン注入する工程と、
前記不純物をイオン注入した後、前記溝が前記素子分離絶縁膜で埋められている状態で、ウエット処理により前記レジストパターンを除去する工程と、
前記レジストパターンを除去する工程の後、前記第２のマスク膜をエッチングにより除去し、かつ、前記素子分離絶縁膜をエッチングして前記溝の側面を露出させる工程と、
前記溝の前記側面を露出させる工程の後、前記半導体基板の上方に残存する第１のマスク膜を除去する工程と、
前記溝の前記側面を露出させる工程の後、前記溝の側面に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２３８】
（付記１６） 前記溝の側面を露出させる工程は、前記素子分離絶縁膜と前記第２のマスク膜の各々のエッチング速度が、前記第１のマスク膜のエッチング速度よりも速いエッチング条件を採用して、前記第２のマスク膜と前記素子分離絶縁膜とをエッチングすることにより行われることを特徴とする付記１５に記載の半導体装置の製造方法。
【０２３９】
（付記１７） 前記第２の領域における前記半導体基板の上に、トランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを更に有し、
前記不純物をイオン注入する工程において、前記トランジスタのチャネル領域又はウェルを形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０２４０】
（付記１８） 前記第１のマスク膜は窒化シリコン膜であり、前記第２のマスク膜と前記素子分離絶縁膜は酸化シリコン膜であることを特徴とする付記１５に記載の半導体装置の製造方法。
【０２４１】
（付記１９） 前記第２の領域における前記第１のマスク膜を除去する工程は、燐酸により前記第１のマスク膜をウエットエッチングすることにより行われることを特徴とする付記１５に記載の半導体装置の製造方法。
【０２４２】
（付記２０） 前記第２の領域における前記第１のマスク膜を除去する工程の前に、前記第２のマスク膜で覆われていない部分の前記第１のマスク膜をHF溶液に曝す工程を更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
【符号の説明】
【０２４３】
１、２０…シリコン基板、１ａ、２０ａ…素子分離溝、１ｃ、２０ｃ…ピラー、２、２５…素子分離絶縁膜、３…nウェル、４、２１…熱酸化膜、５ａ…ゲート電極、５ｂ…対向電極、６…p型エクステンション、８…層間絶縁膜、８ａ…コンタクトホール、９…p型ソースドレイン領域、１０…導電性プラグ、２０ｘ…側面、２２…第１のマスク膜、２３…第１のレジストパターン、２６…第２のレジストパターン、２６ａ…窓、２７…スルー膜、３０…充填材、３１…第３のレジストパターン、３２…pウェル、３３…第４のレジストパターン、３４…第１のnウェル、３５…第２のnウェル、３６…第５のレジストパターン、３７…チャネル領域、４０…第６のレジストパターン、４２…チャネル領域、４３…第７のレジストパターン、４５…第１のゲート絶縁膜、４６…第２のゲート絶縁膜、５０…導電膜、５０ａ、５０ｂ…第１及び第２のゲート電極、５０ｐ…対向電極、５１…第８のレジストパターン、５２ａ…第１のp型エクステンション、５２ｂ…n型エクステンション、５２ｃ…第２のp型エクステンション、５４…サイドウォール絶縁膜、５４ａ…絶縁性サイドウォール、５４ｂ…シリサイドブロック、５５…第９のレジストパターン、５７ａ…第１のp型ソースドレイン領域、５７ｂ…n型ソースドレイン領域、５７ｃ…第２のp型ソースドレイン領域、６０…高融点金属シリサイド層、６１…導電性プラグ、６２…層間絶縁膜、６２ａ…コンタクトホール、６７…保護膜、７０…第１１のレジストパターン、７０ａ…窓。
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に溝を形成する工程と、
前記溝に充填材を充填する工程と、
前記溝に前記充填材が充填された状態で、前記半導体基板に対してウエット処理を行う工程と、
前記ウエット処理の後、前記充填材を除去する工程と、
前記充填材を除去した後、前記溝内に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝に前記充填材が充填された状態で、前記半導体基板の上方に、該半導体基板の第２の領域を露出し、かつ、前記第１の領域を覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにしながら、前記半導体基板の第２の領域に第１の不純物をイオン注入する工程とを更に有し、
前記ウエット処理を行う工程において、前記第１のレジストパターンを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域における前記半導体基板の上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に、第１のトランジスタの第１のゲート電極を形成する工程とを更に有し、
前記第１の不純物をイオン注入する工程において、前記第１のトランジスタのチャネル領域又はウェルを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記充填材として、前記ウエット処理を行う工程で使用する薬液に不溶で、かつ、アッシングにより除去できる材料を使用することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記薬液として、過硫酸又はアンモニア化水を使用し、
前記充填材として、有機ＳＯＧ又は樹脂を使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ウエット処理を行う工程の前に、前記充填材を熱硬化する工程を更に有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記充填材を充填する工程の後であって、前記第１のレジストパターンを形成する工程の前に、前記第１の領域と前記第２の領域における前記半導体基板の上方に保護膜を形成する工程を更に有し、
前記第１のレジストパターンを形成する工程において、前記保護膜の上に該第１のレジストパターンを形成し、
前記第１の不純物をイオン注入する工程において、前記保護膜をスルー膜に使用することを特徴する請求項２〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
第１の領域と第２の領域とを備えた半導体基板の上方に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクにして前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に溝を形成する工程と、
前記第１のマスク膜が形成された状態で、素子分離絶縁膜で前記溝を埋める工程と、
前記第１のマスク膜と前記素子分離絶縁膜の各々の上方に、前記第２の領域を露出し、かつ前記第１の領域の一部を覆う第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクにし、前記第２の領域における前記第１のマスク膜を除去する工程と、
前記第２の領域における前記第１のマスク膜を除去する工程の後、前記第１の領域における前記第２のマスク膜の上に、前記第２の領域を露出し、かつ、前記第１の領域を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第２の領域における前記半導体基板に不純物をイオン注入する工程と、
前記不純物をイオン注入した後、前記溝が前記素子分離絶縁膜で埋められている状態で、ウエット処理により前記レジストパターンを除去する工程と、
前記レジストパターンを除去する工程の後、前記第２のマスク膜をエッチングにより除去し、かつ、前記素子分離絶縁膜をエッチングして前記溝の側面を露出させる工程と、
前記溝の前記側面を露出させる工程の後、前記半導体基板の上方に残存する第１のマスク膜を除去する工程と、
前記溝の前記側面を露出させる工程の後、前記溝の側面に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記溝の側面を露出させる工程は、前記素子分離絶縁膜と前記第２のマスク膜の各々のエッチング速度が、前記第１のマスク膜のエッチング速度よりも速いエッチング条件を採用して、前記第２のマスク膜と前記素子分離絶縁膜とをエッチングすることにより行われることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１のマスク膜は窒化シリコン膜であり、前記第２のマスク膜と前記素子分離絶縁膜は酸化シリコン膜であることを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１】
半導体基板の第１の領域に溝を形成する工程と、
前記溝に充填材を充填する工程と、
前記溝に前記充填材が充填された状態で、前記半導体基板に対してウエット処理を行う工程と、
前記ウエット処理の後、前記充填材を除去する工程と、
前記充填材を除去した後、前記溝内に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝に前記充填材が充填された状態で、前記半導体基板の上方に、該半導体基板の第２の領域を露出し、かつ、前記第１の領域を覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにしながら、前記半導体基板の第２の領域に第１の不純物をイオン注入する工程とを更に有し、
前記ウエット処理を行う工程において、前記第１のレジストパターンを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域における前記半導体基板の上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に、第１のトランジスタの第１のゲート電極を形成する工程とを更に有し、
前記第１の不純物をイオン注入する工程において、前記第１のトランジスタのチャネル領域又はウェルを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記充填材として、前記ウエット処理を行う工程で使用する薬液に不溶で、かつ、アッシングにより除去できる材料を使用することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記薬液として、過硫酸又はアンモニア化水を使用し、
前記充填材として、有機ＳＯＧ又は樹脂を使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ウエット処理を行う工程の前に、前記充填材を熱硬化する工程を更に有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記充填材を充填する工程の後であって、前記第１のレジストパターンを形成する工程の前に、前記第１の領域と前記第２の領域における前記半導体基板の上方に保護膜を形成する工程を更に有し、
前記第１のレジストパターンを形成する工程において、前記保護膜の上に該第１のレジストパターンを形成し、
前記第１の不純物をイオン注入する工程において、前記保護膜をスルー膜に使用することを特徴する請求項２〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
第１の領域と第２の領域とを備えた半導体基板の上方に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクにして前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に溝を形成する工程と、
前記第１のマスク膜が形成された状態で、素子分離絶縁膜で前記溝を埋める工程と、
前記第１のマスク膜と前記素子分離絶縁膜の各々の上方に、前記第２の領域を露出し、かつ前記第１の領域の一部を覆う第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクにし、前記第２の領域における前記第１のマスク膜を除去する工程と、
前記第２の領域における前記第１のマスク膜を除去する工程の後、前記第１の領域における前記第２のマスク膜の上に、前記第２の領域を露出し、かつ、前記第１の領域を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第２の領域における前記半導体基板に不純物をイオン注入する工程と、
前記不純物をイオン注入した後、前記溝が前記素子分離絶縁膜で埋められている状態で、ウエット処理により前記レジストパターンを除去する工程と、
前記レジストパターンを除去する工程の後、前記第２のマスク膜をエッチングにより除去し、かつ、前記素子分離絶縁膜をエッチングして前記溝の側面を露出させる工程と、
前記溝の前記側面を露出させる工程の後、前記半導体基板の上方に残存する第１のマスク膜を除去する工程と、
前記溝の前記側面を露出させる工程の後、前記溝の側面に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上にキャパシタの対向電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記溝の側面を露出させる工程は、前記素子分離絶縁膜と前記第２のマスク膜の各々のエッチング速度が、前記第１のマスク膜のエッチング速度よりも速いエッチング条件を採用して、前記第２のマスク膜と前記素子分離絶縁膜とをエッチングすることにより行われることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１のマスク膜は窒化シリコン膜であり、前記第２のマスク膜と前記素子分離絶縁膜は酸化シリコン膜であることを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１２−７９９２６（Ｐ２０１２−７９９２６Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２３７７９（Ｐ２０１０−２２３７７９）
【出願日】平成２２年１０月１日（２０１０．１０．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年１０月１日（２０１０．１０．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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