【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】ゲート絶縁膜の劣化が抑制され、また、書き込み効率の向上化が図られる半導体記憶装置を提供する。
【解決手段】素子分離領域６１によって挟まれた半導体基板１の領域に素子形成領域が形成されている。素子分離領域６１では、所定の深さのトレンチ１０にシリコン酸化膜１１が充填されている。消去ゲート電極５４は、シリコン酸化膜１１の内部に埋め込まれる態様で、素子分離領域６１内に形成されている。素子形成領域の上には、ゲート酸化膜６を介在させてフローティングゲート電極５１が形成され、さらに、その上にＯＮＯ膜１７を介在させてコントロールゲート電極５２が形成されている。隣接するフローティングゲート電極５１とフローティングゲート電極５１との間には、消去ゲート電極５４を覆うように、絶縁膜１６が形成されている。 （もっと読む）

【課題】消去ゲートとフローティングゲートとのカップリング容量を低下し、高速な消去動作を可能にするスプリットゲート型の不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。 （もっと読む）

【課題】不揮発性半導体記憶装置において、読み出し速度と消去速度を向上させること。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域ＣＮＬ上のゲート絶縁膜上に並んで形成された選択ゲートＳＬＧ及び浮遊ゲートＦＧを備える。不揮発性半導体記憶装置は更に、浮遊ゲートＦＧの上面より下方に位置し、浮遊ゲートＦＧの下面の端部と対向する消去ゲートＥＧを備える。 （もっと読む）

【課題】配線抵抗の電圧ドロップによるデータの消去特性バラツキを抑えることができる半導体装置を提供する。
【解決手段】メモリセル５それぞれは、素子形成基板１に形成されたトレンチ６と、トレンチ６の側壁に形成された酸化膜７と、トレンチ６の底部に形成されたトンネル酸化膜８と、酸化膜７およびトンネル酸化膜８を介してトレンチ６内に形成され、データが書き込まれるかまたはデータが読み出されるフローティングゲート９と、トンネル酸化膜８においてフローティングゲート９とは反対側に形成され、フローティングゲート９に書き込まれたデータを消去するための裏面電極２とを備えている。データの消去の際には、裏面電極２に電圧を印加することにより、各メモリセル５に記憶されたデータを一括消去する。 （もっと読む）

【課題】消去ゲートと拡散層に接続されるプラグとの間のシリサイド・ショートの発生確率を低減させる。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成されたフローティングゲートと、フローティングゲート上に形成された消去ゲートと、半導体基板表層のチャネル領域上にフローティングゲートと並設され、フローティングゲート及び消去ゲートの一方の側面に形成されたコントロールゲートと、フローティングゲート及び消去ゲートの他方の側面に対応する位置の半導体基板内に形成された第１拡散層と、第１拡散層に接続され、フローティングゲート及び消去ゲートの側方に位置するように第１拡散層上に形成されたプラグと、消去ゲートの上面に形成された第１シリサイド膜と、プラグの上面に形成された第２シリサイド膜と、を備え、プラグの上面の高さは、消去ゲートの上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】微細化が可能な消去ゲートを備える不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上に形成されたフローティングゲート３と、フローティングゲート３上に形成された消去ゲート１０と、半導体基板１表層のチャネル領域上にフローティングゲート３と並設され、フローティングゲート３及び消去ゲート１０の一方の側面に形成されたコントロールゲート２２と、フローティングゲート３及び消去ゲート１０の他方の側面に対応する位置の半導体基板１内に形成された第１拡散層１５と、第１拡散層１５に接続され、フローティングゲート３及び消去ゲート１０の側方に位置するように第１拡散層１５上に形成されたプラグ１７と、コントロールゲート２２に隣接する位置の半導体基板１内に形成された第２拡散層２３と、を備える。 （もっと読む）

【課題】消去ゲートとコントロールゲートとの間のシリサイド・ショートの発生確率を低減させる消去ゲートを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上に形成されたフローティングゲート３と、フローティングゲート３上に形成された消去ゲート１０と、半導体基板表層のチャネル領域上にフローティングゲート３と並設され、フローティングゲート３及び消去ゲート１０の一方の側面に形成されたコントロールゲート２２と、消去ゲート１０の上面に形成された第１シリサイド膜２７と、コントロールゲート２２の上面に形成された第２シリサイド膜２６と、を備え、コントロールゲート２２の上面の高さは、消去ゲート１０の上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】消去ゲートと浮遊ゲートとの間の特定の寸法関係によって、このようなセルの消去の効率を向上させること。
【解決手段】基板内の第２の電導型の第１の領域と、第２の電導型の第２の領域と、第１の領域と第２の領域との間のチャネル領域とを有する、改善されたスプリット・ゲート型不揮発性メモリ・セルが、第１の導電型の実質的に単結晶の基板内に作製される。このセルは、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の別の部分の上にある浮遊ゲートと、浮遊ゲートの上方にある制御ゲートと、浮遊ゲートに隣接する消去ゲートとを有する。消去ゲートは、浮遊ゲートの上に延びるオーバーハングを有する。浮遊ゲートと消去ゲートとの間の垂直方向の分離の寸法に対するオーバーハングの寸法の比は、およそ１．０から２．５までの間であり、これが消去の効率を向上させる。 （もっと読む）

【課題】消去ゲートを用いて消去動作を行う半導体メモリ装置及び該半導体メモリ装置の製造方法を提供する。
【解決手段】半導体基板、電荷トラップ層及び少なくとも１つの消去ゲートを備える半導体メモリ装置。電荷トラップ層は、半導体基板上に位置し、流入された電子を保存する。少なくとも１つの消去ゲートは、チャージトラップレイヤの下に位置する。電荷トラップ層に保存された電子を除去する消去モードで、消去ゲートは、電荷トラップ層ホールを注入して、電荷トラップ層に保存された電子と注入されたホールとを再結合させる。 （もっと読む）

【課題】信頼性の高い半導体装置を実現する。
【解決手段】例えば、半導体装置に含まれる不揮発性メモリの各メモリセルを、Ｐウェル（ＰＷ）内に形成されたソース（ＳＯ）、ドレイン（ＤＲ）と、ソース（ＳＯ）、ドレイン（ＤＲ）の間のＰウェル上にトンネル絶縁膜（ＴＮＩ）を介して形成され、周囲から絶縁された記憶ノード（ＭＮ）と、記憶ノード（ＭＮ）上に層間絶縁膜（ＩＬＩ）を介して形成された制御ゲート（ＣＧ）とを含んだ構成とする。そして、このような構成に対し、チャネルホットエレクトロンによる書き込み動作を行う際には、Ｐウェル（ＰＷ）を電気的にフローティングにする。 （もっと読む）

【課題】データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、隣接する記憶用トランジスタ間の干渉による誤書込みを防止する。
【解決手段】この半導体集積回路は、第１の方向を長手方向として形成された不純物拡散領域によって構成されるコントロールゲートと、メモリセルの組において対称形に形成され第２の方向に延在する部分を有する複数のフローティングゲートと、各々のフローティングゲートの両側に形成された記憶用トランジスタのソース及びドレインと、各組のメモリセルの２つのフローティングゲート間に形成されたコンタクト用の不純物拡散領域とを具備し、各組のメモリセルの２つのフローティングゲート間において２つの記憶用トランジスタのソースとなる不純物拡散領域が分離されており、該分離された不純物拡散領域とコンタクト用の不純物拡散領域とが接地配線に接続されている。 （もっと読む）

【課題】ＮＯＲフラッシュメモリ及びその製造方法を提供する。
【解決手段】複数のビット線拡散部２１が基板１９に形成され、メモリセルが、ビット線拡散部２１の間に対として形成され、セル対の各々が、浮遊ゲート１１、浮遊ゲート１１の間の消去ゲート１７、及び消去ゲート１７の下方の基板内のソース線拡散部１３を有し、少なくとも１つの付加的な導体１６が浮遊ゲート１１に容量結合された、半導体メモリアレイ及び製造方法。一部の開示した実施形態では、ビット線拡散部２１に隣接する導体は、ワード線１４であり、付加的な導体は、浮遊ゲート１１のそれぞれのものに結合した１対の結合ゲート１６、又は浮遊ゲート１１の両方に結合した単一の結合ゲート１６のいずれかから成る。別の実施形態では、ビット線拡散部２１に隣接する導体は、プログラム線であり、第３の導体は、プログラム線と拡散部とに垂直な方向に延びるワード線１４である。 （もっと読む）

【課題】通常のＣＭＯＳプロセスと同じ材料・技術のみを用いて作製できる新しい構造の不揮発性メモリの実現。
【解決手段】導電性材料で形成された複数のフローティング領域1,2と、隣接する複数のフローティング領域の間に設けられたトンネル膜領域3と、トンネル膜領域3を介して複数のフローティング領域1,2間で電荷を移動させて、複数のフローティング領域1,2における電荷保持状態を変化させる制御部6,7と、複数のフローティング領域1,2における電荷保持状態の差を検出する検出部6,7と、を備える。 （もっと読む）

【課題】より低電圧での消去動作を可能にすること。
【解決手段】基板上の第１の領域に配設されたセレクトゲート３と、前記第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域７と、フローティングゲート６の上に配設されたコントロールゲート１１と、基板１（ウェル１ａ）、セレクトゲート３、第１の拡散領域７、およびコントロールゲート１１に印加される電圧を制御する駆動回路２２と、を備え、駆動回路２２は、消去動作の際、セレクトゲート３およびコントロールゲート１１の電圧を負電圧とし、残り１つ基板１（ウェル１ａ）の電圧を正電圧とするように制御する。 （もっと読む）

【課題】メモリセルが微細化されても十分な動作マージンを確保できるようにすること。
【解決手段】基板１、セレクトゲートＳＧ０、ＳＧ１、ローカルビット線ＬＢ２、及びコントロールゲートＣＧｎに印加される電圧を制御する駆動回路２２を備える。駆動回路２２は、書き換え動作の際、コントロールゲートＣＧｎに対して負電圧、セレクトゲートＳＧ０に正電圧、セレクトゲートＳＧ１にセレクトゲートＳＧ０の電圧よりも低い電圧、ローカルビット線ＬＢ２に正電圧をそれぞれ印加することによって、ＦＮトンネリングによりフローティングゲートＦＧ３からローカルビット線ＬＢ２に電子を選択的に引き抜く制御を行なう。 （もっと読む）

【課題】浮遊ゲートを有する半導体集積回路装置において、書込み／消去時の内部動作電圧の低減が可能となる半導体集積回路装置を提供する。
【解決手段】浮遊ゲートと制御ゲートを有する半導体集積回路装置において、浮遊ゲートポリシリコン膜２０９ｂの浮遊ゲートの上面の表面積を増大させ、メモリセルのカップリング比を増大することにより、書込み／消去時の内部動作電圧の低減を実現する。 （もっと読む）

【課題】電荷保持能力の高いフローティングゲート電極を備えた不揮発性半導体記憶装置の製造方法を実現できるようにする。
【解決手段】不揮発性半導体記憶装置の製造方法は、酸素及び水素を含む雰囲気中で熱処理を行うことにより、基板内の半導体領域の上にシリコン酸化膜からなるトンネル絶縁膜を形成する工程（ａ）と、Ｎ₂Ｏ又はＮＯを含む雰囲気中で熱処理を行うことにより、トンネル絶縁膜中に窒素を拡散させる工程（ｂ）と、水素を含む雰囲気中で３００℃から９５０℃の温度範囲で熱処理を行うことにより、トンネル絶縁膜中に水素を拡散させる工程（ｃ）と、工程（ｃ）の後、トンネル絶縁膜の上に、メモリゲート電極部８を形成する工程（ｄ）と、半導体領域内のフローティングゲート電極の両側に位置する領域に不純物を導入して、半導体領域とは逆導電型の２つの不純物拡散領域３０、３１を形成する工程（ｅ）とを含んでいる。 （もっと読む）

【課題】先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な不揮発性半導体記憶装置に関し、消去速度の高速化を実現する。
【解決手段】フローティングゲート３２に電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲート３２を共有する複数のＭＯＳトランジスタ２４，２５，２６を有し、書き込み時のカップリングにＰＭＯＳ２４を用い、消去時のカップリングにＮ型のデプレッションＭＯＳ（ＤＭＯＳ）２５を用いることを特徴とし、書き込みにはＰＭＯＳ２４によるチャネル反転容量のカップリングを用い、消去にはＮ型ＤＭＯＳ２５による空乏容量のカップリングを用いることで、従来の３トランジスタ型不揮発性メモリ素子に対して面積増加無く、消去速度を高速化する。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリ構造において、各セルについてのライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板上に形成される。このＮＡＮＤ構造は、第２伝導型の第１領域と、基板内にこの第１領域から間隔をおいて配置されてこの第１領域との間にチャネル領域を定める、第２伝導型の第２領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、１対の浮動ゲートの間にある。 （もっと読む）