【課題】ワード線形成用の導電層を堆積した後の工程においても、ワード線の帯電による高電圧の印加からメモリセルを保護することができるようにする。
【解決手段】半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。保護ダイオード領域Ｂには、Ｐ型ウェル１の上部に形成されたＮ型拡散層９とＰ型ウェル１とが接合してなる保護ダイオード素子が構成され、各ワード線１３は、保護ダイオード領域Ｂに延伸してＮ型拡散層９と直接に接続されることにより、保護ダイオード素子と電気的に接続されている。 （もっと読む）

【課題】フラッシュメモリセルの消去特性の安定化を図ると共に書き込み動作から消去動作に切り替える際の消費電力の増大を抑制し、かつ切り替え動作を高速化する。
【解決手段】半導体素子Ａと半導体素子の帯電を防止する保護素子Ｂとを備える。半導体素子は第１の入力線Ｖｉｎ１と接続されており、半導体素子と第１の入力線との間に位置する第１のノードＮ１と接地電位との間に保護素子が接続されている。保護素子は、第１のノードと接地電位との間に、第１のノード側から順に互いに逆向きに直列接続された第１のＰＮ接合ダイオードＤ１および第２のＰＮ接合ダイオードＤ２と、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードとの接続点である第２のノードＮ２にドレインが接続され、接地電位にソースが接続され、第２の入力線Ｖｉｎ２にゲートが接続されたＭＩＳ型トランジスタＴ１とからなる。 （もっと読む）

【課題】ＭＯＮＯＳ型メモリセル構造形成以降の製造工程中に被った過剰帯電による誤書込みを防止する。
【解決手段】第１導電型領域１上に素子分離領域１４で分離形成された保護素子領域１３およびメモリセル領域１２と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、保護素子領域上に形成されたＭＯＳ型トランジスタと、保護素子領域に形成された第１導電型拡散層５とを備える。ここで、ＭＯＳ型トランジスタのゲート電極２はＭＯＮＯＳ型メモリセルのゲート電極２が素子分離領域を越えて延在するように形成され、第１導電型拡散層はＭＯＳ型トランジスタに含まれる第２導電型拡散層４と導電材料１５によって電気的に短絡され、ＭＯＳ型トランジスタのゲート絶縁膜３の耐圧はＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低い。 （もっと読む）

【課題】
不揮発性メモリと多結晶シリコン薄膜抵抗素子の高精度化、高機能化とを安価に実現できる半導体装置の製造方法の提供を目的とする。
【解決手段】
不揮発性メモリのコントロールゲート電極と配線、多結晶シリコン薄膜抵抗素子を比較的薄い多結晶シリコン膜で形成し、ＥＳＤ保護素子形成のための高濃度不純物注入をコントロールゲート配線にも行うことを特徴とする製造方法。 （もっと読む）

【課題】 製造工程中のプラズマ工程において、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止する。
【解決手段】 半導体基板１上に保護酸化シリコン膜２および窒化シリコン膜３を形成する。つぎに、保護酸化シリコン膜２および窒化シリコン膜２の所定領域を開口する。つぎに、所定領域が開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより半導体基板１に素子分離用の溝を形成し、溝の側壁面および底面に沿うように電磁波を吸収する絶縁性の遮光膜４０２を形成する。つぎに、半導体基板１の溝以外の部分の上方に形成された、遮光膜４０２を除去して、窒化シリコン膜３を露出させる。つぎに、半導体基板１の溝以外の部分の上方の窒化シリコン膜３および保護酸化シリコン膜２を除去して、半導体基板１の溝以外の部分を露出させる。 （もっと読む）

１つの実施の形態は、集積回路（ＩＣ）（１００）の少なくとも１つの部品を保護するためのシステムを提供する。システムは、ＩＣの端子と少なくとも１つの部品（１０８）との間に電気的に接続された切断要素（１０４）を含む。切断要素は、端子から少なくとも１つの部品に電気信号が伝搬するのを許容する第１の状態と、端子を少なくとも１つの部品から電気的に切断する高インピーダンス状態に対応する第２の状態とを有するように構成される。制御システム（１１０）は、少なくとも１つの予め決められた起動条件に基づいて、切断要素を第１の状態から第２の状態に遷移させるように構成される。
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【課題】 拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置を実現する。
【解決手段】 トランジスタは、ゲート電極２、ゲート絶縁膜４および拡散ビット線５を構成する拡散層とからなる。拡散ビット線５上にはビット線絶縁膜３が形成されている。ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜６を有する。トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨るように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および基板とによって構成されるＭＯＳ型ダイオードと接続されている。ここで、ゲート保護用絶縁膜の耐圧は、ゲート絶縁膜の耐圧よりも低い。 （もっと読む）

【課題】 微細化され、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供する。
【解決手段】不揮発性メモリ２０は、前記半導体層１０に設けられた埋込絶縁層１２により画定された第１領域１０Ｘおよび第２領域１０Ｙ、Ｚと、前記第１領域１０Ｘに設けられ、不純物層２８からなるコントロールゲートと、前記第１領域１０Ｘおよび前記第２領域１０Ｙ、Ｚの上方に設けられたゲート絶縁層２２と、前記ゲート絶縁層２２の上方に設けられ、前記第１領域１０Ｘおよび前記第２領域１０Ｙ、Ｚの上方で連続した一の層からなるフローティングゲート電極２４と、前記第２領域１０Ｙ、Ｚにおいて、前記フローティングゲート電極２４の側方の前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域３２、３４とからなる。また、前記複数の不揮発性メモリ２０の前記コントロールゲート２８は、連続した不純物層からなる。 （もっと読む）

【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】第１半導体素子１２０を含み、その周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、 第２半導体素子１２０´を含み、その周囲に設けられた第２遮光壁５０´により画定され、前記第１被遮光領域１０Ａと隣り合う位置に設けられた第２被遮光領域１０Ａ´と、 前記第１遮光壁５０に設けられた第１開孔５２と、 前記第２遮光壁５０´に設けられ前記第１開孔５２と対向して位置する第２開孔５２´と、 前記第１半導体素子１２０と接続され、前記第１開孔５２から前記第１被遮光領域１０Ａの外側に引き出された第１配線層２４と、 前記第２半導体素子１２０´と接続され、前記第２開孔５２´から前記第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４´と、を含む半導体装置。 （もっと読む）

【課題】 ＭＯＳ型ダイオード素子等を用いた工程中チャージアップ保護素子のゲート絶縁膜の定電圧ＴＤＤＢ寿命を確保する。
【解決手段】 Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離された、第１のＰ型ウェル３と第２のＰ型ウェル４および素子分離膜５が形成されている。第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタが形成され、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。第２のＰ型ウェル４に印加する第１の電圧を、第１のゲート電極８に印加する第２の電圧と第１のＰ型ウェル３に印加する第３の電圧との間の電圧に設定する回路を備えている。 （もっと読む）

【課題】 ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜を保護することで、ＭＯＳ型トランジスタ素子の工程中チャージアップ保護性能の向上を図る。
【解決手段】 Ｐ型ウェル２内のソース・ドレイン拡散層間に形成された、第１のゲート絶縁膜５およびゲート電極７を有するＭＯＳ型トランジスタ素子と、Ｐ型ウェル２内に形成された、第２のゲート絶縁膜６およびゲート電極７を有する第１のＭＯＳ型ダイオード素子と、Ｎ型ウェル３内に形成された、第２のゲート絶縁膜６およびゲート電極７を有する第２のＭＯＳ型半導体素子とからなり、第２のゲート絶縁膜６の耐圧は第１のゲート絶縁膜５の耐圧よりも低く設定され、それぞれのゲート電極７は互いに電気的に接続されている。 （もっと読む）

【課題】 通常動作に影響を与えることなく、サージ耐圧及びサージ電流耐量を飛躍的に向上可能な保護回路を提供する。
【解決手段】 入出力端子２に印加された正及び負の過電圧を検知する検知回路１１ａと、正及び負の過電圧が検知された場合に入出力端子２及び内部回路３間を非導通状態として正及び負の過電圧を遮断する遮断回路１２ａとを備える。 （もっと読む）

いわゆる光照射の形態をとる光入射が直接検出されるか、または不感時間なしに直ちに感知される（＝チップ発展への寄与）ように、少なくとも１つのドープ受容基板（２０）中に埋め込まれおよび／または填め込まれる少なくとも１つのメモリ・セル・マトリックス（１０）を備える、電子メモリ構成要素（１００または１００’）を発展させるために、受容基板（２０）は、メモリ・セル・マトリックス（１０）から離れたその表面の少なくとも１つが、少なくとも部分的におよび／または受容基板（２０）とは反対のドープ型の少なくとも１つの上部／保護基板（３０）によって覆われおよび／または囲まれること、および基板（２０または３０）の少なくとも１つ、たとえば受容基板（２０）および／または特に上部／保護基板（３０）が、光入射時に生成される電荷キャリアによって生じる電圧または電流の検出のために少なくとも１つの回路構成（それぞれ２４または３４）に接触（１２ａまたは１２ｂ）または接続（３２）することが提案される。
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製造中に、プロセスに関連する帯電からフラッシュメモリのワード線（ＷＬ）およびメモリセル（１０１）を保護するための方法と構造とが与えられる。ドープされたポリシリコンのワード線（１１０ａ）の端部にドープされていないポリシリコン（１１０ｂ）が形成され、抵抗（１１０ｂ）が生成される。これを通じて、プロセスにより生じる電荷が、基板（１０２）に結合された、ドープされたポリシリコン放電構造（１１０ｃ）へ放電される。ワード線抵抗（１１０ｂ）、および、放電構造（１１０ｃ）は、単一のパターニングされたポリシリコン構造として形成される。ワード線（１１０ａ）および放電部分（１１０ｃ）は導電性になるように選択的にドープされ、また、抵抗部分（１１０ｂ）は、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。
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