【課題】高耐圧で、特性の優れた半導体装置を提供する。
【解決手段】素子分離領域ＳＴＩと、ウェルＰＷと、活性領域を横断するゲート電極Ｇと、ゲート電極の一方の側からゲート電極下方に入り込んで形成された低濃度ドレイン領域ＬＤＤと、ゲート電極の他方の側からゲート電極下方に入り込み、低濃度ドレイン領域とオーバーラップし、低濃度ドレイン領域より浅い、チャネル領域ＣＨと、ゲート電極の他方の側に形成されたソース領域Ｓｎと、ゲート領域の一方の側に、ゲート電極から離間したドレイン領域Ｄｎと、を有し、ゲート電極と高濃度ドレイン領域Ｄｎとの間の中間領域の実効不純物濃度は、オーバーラップ領域の不純物濃度より高い。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】基板の結晶面方位を規定して表面の微細な凹凸を抑制した炭化珪素基板上のエピタキシャル相に半導体装置を形成することによって、その電気的特性を改善する。
【解決手段】炭化珪素半導体基板上に形成する半導体装置として、基板の（０００−１）面から０°超で以上１°未満傾斜した面上に成長したエピタキシャル層に、Ｐ型あるいはＮ型領域をイオン注入により選択的に形成して製造したダイオード、トランジスターなどとする。 （もっと読む）

【課題】従来のＭＯＳ型電界効果トランジスタは、耐圧を向上させるための構成として電界緩和層を有する構造とすると、オン抵抗が増加した。これを低減するために、電界緩和層の表面を電荷蓄積層とすると、寄生容量が大きくなってしまうという問題があり、従来技術は、使用する用途が限られてしまっていた。
【解決手段】本発明のＭＯＳ型電界効果トランジスタは、ソース領域とドレイン領域との間にチャネル領域と電界緩和領域とを設け、その上部に設けるゲート電極の端部をこの電界緩和領域とドレイン領域との境界位置に設けた。このような構成とすることにより、オン抵抗の低減効果および高耐圧化と、寄生容量の増加を抑制することとを両立することができ、使用する用途を選ばないＭＯＳ型電界効果トランジスタを提供することができる。 （もっと読む）

エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
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【課題】パワートランジスタを有する半導体装置の小型化を推進することができる。
【解決手段】半導体基板１の主面上のエピタキシャル層２の主面にはパワーＭＯＳＦＥＴＱが形成されている。このパワーＭＯＳＦＥＴＱのソース用のｎ^＋型ソース領域拡散層１１はプラグ２３ｂを通じてソース電極２４Ｓに電気的に接続されている。このソース電極２４Ｓは、金属で形成されたリーチスルー層プラグＰＬに電気的に接続されている。このリーチスルー層プラグＰＬは、絶縁膜２０，１４、ゲート絶縁膜４およびエピタキシャル層２を貫通して半導体基板１の主面に達するリーチスルー溝１５内に形成されており、そのリーチスルー溝１５の底部の半導体基板１に形成されたｐ^＋型拡散層１６に電気的に接続されている。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】ユニットセルの微細化と高集積化を可能とした半導体装置を提供する。
【解決手段】縦型トランジスタは、半導体基板と、この半導体基板上に形成された半導体層と、この半導体層に配列形成されて、それぞれストライプ状のゲート電極とソース層及びドレイン層とを有し、各ゲート電極を相互に連結するゲート配線を有する複数のユニットセルと、前記ゲート電極及びゲート配線を覆う絶縁膜上に形成されて前記各ユニットセルのソース層及びドレイン層の一方にコンタクトする第１の主電極と、前記半導体層の前記ゲート配線の直下に前記半導体基板に達する深さに形成されて、前記各ユニットセルのソース層及びドレイン層の他方を前記半導体基板まで引き出すための不純物拡散層と、前記半導体基板の裏面に形成された第２の主電極とを有する。 （もっと読む）

【課題】高耐圧で駆動電流が大きなパワー半導体装置を提供する。
【解決手段】ドレイン領域に接続された第１導電型の不純物を含む延長ドレイン領域２において、第２導電型の不純物を含む埋め込み領域４が埋め込まれ、且つ埋め込み領域４の下方に位置する領域に第１導電型の不純物の濃度ピークが上面近傍よりも高い部分が設けられている。延長ドレイン領域２の深さを従来よりも浅くすることができる。 （もっと読む）

【課題】 ゲート長方向に対し水平に複数本のトレンチを形成することにより単位面積当たりのゲート幅を増大させる高駆動能力横型MOSにおいて、素子面積を増加させずに更に駆動能力を向上させる。
【解決手段】 ゲート長方向に対し水平に複数本のトレンチ007を形成することによって単位面積当たりのゲート幅を増大させる高駆動能力横型MOSにおいて、図（(a)は平面図、(b)は鳥瞰図）に示すようにトレンチ両端付近がソース領域001及びドレイン領域002となるため、ソース領域001及びドレイン領域002とチャネル領域の接触面積を大きくすることができ、オン抵抗の低減が可能となる。 （もっと読む）