【課題】 従来の半導体装置では、過電圧から素子を保護するために設けられたＮ型の拡散領域が狭く、ブレークダウン電流が集中し、保護用のＰＮ接合領域が破壊されてしまうという問題があった。
【解決手段】 本発明の半導体装置では、基板２とエピタキシャル層３とにＰ型の埋込拡散層４が形成されている。Ｎ型の埋込拡散層５が、Ｐ型の埋込拡散層４と重畳するように形成され、素子形成領域の下方に過電圧保護用のＰＮ接合領域１９が形成されている。ＰＮ接合領域１９のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流が、ＰＮ接合領域１９に集中することを防止し、過電圧から半導体素子を保護することができる。 （もっと読む）

【課題】 従来の半導体装置では、過電圧から素子を保護するために設けられたＮ型の拡散領域が狭く、ブレークダウン電流が集中し、保護用のＰＮ接合領域が破壊されてしまうという問題があった。
【解決手段】 本発明の半導体装置では、基板２とエピタキシャル層３とに渡りＮ型の埋込拡散層４が形成されている。Ｐ型の埋込拡散層５が、Ｎ型の埋込拡散層４上面の広い領域に渡り形成され、過電圧保護用のＰＮ接合領域１７が形成されている。Ｐ型の拡散層６が、Ｐ型の埋込拡散層５と連結するように形成されている。ＰＮ接合領域１７のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流の集中を防止し、過電圧から半導体装置を保護することができる。 （もっと読む）

不揮発に再構成可能な論理回路を構成する。スピンＭＯＳＦＥＴを用いたＣＭＯＳ構成による再構成可能な論理回路である。スピンＭＯＳＦＥＴであるＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ８の磁化状態によりそれぞれのトランジスタの伝達特性を変化させることでＡＮＤ／ＯＲ／ＸＯＲ／ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／“１”／“０”の全２入力対称関数が再構成可能である。不揮発かつ少素子数で論理機能を構成できるため、チップ面積の縮小化が可能であり、高速・低消費電力動作が期待できる。
（もっと読む）

ゲート電圧Ｖ_ＧＳの印加によって、強磁性ソースにおける金属的スピンバンドによるショットキー障壁幅が減少し、この金属的スピンバンドからのアップスピン電子がチャネル領域にトンネル注入される。このとき強磁性ソース３ａの半導体的スピンバンドによるエネルギー障壁により非磁性コンタクト３ｂからダウンスピン電子は注入されない。すなわち、強磁性ソース３ａからはチャネル層へアップスピン電子のみが注入される。強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化の場合では、アップスピン電子は強磁性ドレインの金属的スピンバンドを伝導してドレイン電流となるが、反平行磁化を持つ場合では、アップスピン電子は強磁性ドレイン５ａにおける半導体的スピンバンドによる高さΔＥｃのエネルギー障壁よって強磁性ドレイン５ａを伝導することができない。 上記動作原理のＭＩＳＦＥＴに基づき、高性能・高集積密度の不揮発性メモリを構成することができる。
（もっと読む）

【課題】ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイドのみからなるゲート電極を備え、既存プロセスとのインテグレーション性が高い、コスト的にも優位性がある電界効果トランジスタからなる半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極１９と、前記ゲート電極１９を挟んでエレベーテッド構造を有するソース・ドレイン８とからなる半導体装置の製造方法であって、前記ゲート電極１９を金属シリサイド化する工程を含むことを特徴とする。 （もっと読む）

【課題】 従来の半導体装置の製造方法では、ＬＯＣＯＳ酸化膜を形成した後、ＬＯＣＯＳ酸化膜のバーズビークを用い、ドレイン拡散層を形成するので、ドレイン拡散層の位置精度が悪いという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、エピタキシャル層４上面にポリシリコン膜９及びシリコン窒化膜１０を堆積する。ＬＯＣＯＳ酸化膜１４を形成する領域にポリシリコン膜９及びシリコン窒化膜１０が残存するようにパターニングする。そして、ポリシリコン膜９及びシリコン窒化膜１０の段差をアライメントマークとして利用し、ドレイン領域としての拡散層１１を形成する。その後、ＬＯＣＯＳ酸化膜１４を形成する。この製造方法により、ＬＯＣＯＳ酸化膜の形状に影響を受けることなく、拡散層１１を位置精度良く形成することができる。 （もっと読む）

【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。 （もっと読む）