半導体装置およびその製造方法
【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ガリウム砒素（ＧａＡｓ）などのIII−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。
【０００３】
ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴという）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。
【０００４】
このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。
【０００５】
ＨＢＴは、上記したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される高周波増幅装置（パワーアンプモジュール）に使用されている。パワーアンプモジュールでは、ＨＢＴを形成した半導体チップが配線基板に実装されている。
【０００６】
特許文献１には、ＨＢＴを形成した半導体チップを配線基板に実装する際、ＨＢＴの電極にかかる圧力を低減するとともに、取り出し電極とパッケージ基体（配線基板）とを確実に接触させて半導体装置の信頼性向上を図る技術が記載されている。
【０００７】
具体的には、複数のＨＢＴの各エミッタ電極を共通接続するエミッタ取り出し電極が形成されている。そして、このエミッタ取り出し電極のうち、各エミッタ電極の上部にある領域に窪みを設けている。これにより、エミッタ取り出し電極をパッケージ基体に接触させるフリップチップ実装時に、窪みによりエミッタ電極にボンディング圧力がかからないようにしている。
【特許文献１】特開２００１−２４４２７４号公報（第５頁〜第６頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、携帯電話機などの通信端末機器には多くの電子部品が組み込まれており、そのうち、携帯電話機の送信部に組み込まれるパワーアンプモジュールにおいては、急速な小型・高機能化が進んで来ている。
【０００９】
携帯電話機の通信方式としては、例えばＣＤＭＡ（Code Division Multiple Access 符合分割多元接続）方式やＧＳＭ（Global System for Mobile Communication）方式がある。特にＣＤＭＡの分野において、パワーアンプモジュールのサイズは、現状では縦６ｍｍ、横６ｍｍであるが、次世代のパワーアンプモジュールでは縦４ｍｍ、横４ｍｍのサイズが主流となると想定される。一方、ＧＳＭの分野からも機能は同じで、サイズの小型化を図る要求がでてきている。このようにパワーアンプモジュールの小型化が進むと、半導体チップと配線基板を電気接続するワイヤボンド領域も取れなくなりつつある。
【００１０】
ここで、ＨＢＴは、例えば、上記したように携帯電話機に搭載されるパワーアンプモジュールに使用されるが、このパワーアンプモジュールは、例えば３段階の増幅回路とこれらの増幅回路を制御する制御回路を含んでいる。そして、３段階の増幅回路のうち高増幅率が要求される終段（３段目）の増幅回路にＨＢＴが使用されている。
【００１１】
パワーアンプモジュールに含まれる３段階の増幅回路と制御回路とは、１つの半導体チップに形成されてはおらず、２つの半導体チップに分かれて形成されている。すなわち、２段目と終段の増幅回路が化合物半導体よりなる第１の半導体チップに形成され、制御回路と初段の増幅回路がシリコンよりなる第２の半導体チップに形成されている。そして、これら第１の半導体チップと第２の半導体チップは、配線基板に２次元状に（平面状に）実装され、ワイヤボンディングによって配線基板と電気接続されている。
【００１２】
したがって、上記した平面構造では、パワーアンプモジュールの小型化を図ることが困難になる問題点がある。
【００１３】
また、ＨＢＴを形成した第１の半導体チップは、素子形成面とは反対側の面を配線基板に向けて実装されている。すなわち、第１の半導体チップは素子形成面を上にしたフェイスアップで実装されている。このため、ＨＢＴなどの素子で発生した熱は、第１の半導体チップ中を通って第１の半導体チップの裏面に伝わる。それから、配線基板に熱が伝わった後、熱は配線基板を貫通するように形成されている放熱ビアを通って配線基板の裏面へ伝わって放熱される。
【００１４】
ここで、第１の半導体チップは化合物半導体より形成されているが、化合物半導体はシリコンに比べて熱伝導率が悪い。すなわち、ＨＢＴなどの素子で発生した熱の放熱効率が悪い。したがって、放熱効率を高めるために、第１の半導体チップの厚さを約８０μｍ程度に薄くしなくてはならず、第１の半導体チップのコスト高になっている。また、薄くした第１の半導体チップの取り扱いが困難になるという問題点がある。
【００１５】
本発明の目的は、小型化を図ることができる半導体装置を提供することにある。
【００１６】
また、本発明の他の目的は、放熱効率を向上させた半導体装置を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明による半導体装置は、（ａ１）複数のヘテロ接合型バイポーラトランジスタと、（ａ２）前記複数のヘテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続して所定方向に延在するエミッタバンプ電極とを有する第１の半導体チップと、（ｂ）前記第１の半導体チップを実装する配線基板とを備え、前記エミッタバンプ電極は、前記配線基板を貫通するように設けられた複数のビアに接続しているものである。
【００２０】
また、本発明による半導体装置の製造方法は、（ａ）半導体ウェハのチップ領域に複数のヘテロ接合型バイポーラトランジスタを形成する工程と、（ｂ）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線を形成する工程と、（ｃ）前記エミッタ配線上に延在したエミッタバンプ電極を形成する工程と、（ｄ）前記半導体ウェハを第１の半導体チップに個片化する工程と、（ｅ）前記第１の半導体チップを配線基板に実装する工程とを備え、前記（ｅ）工程は、前記第１の半導体チップに形成されている前記エミッタバンプ電極を、前記配線基板に設けられた複数のビアに接続するように、前記第１の半導体チップを前記配線基板に実装するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
半導体装置の小型化を図ることができる。また、半導体装置の放熱効率を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
本実施の形態は、例えば、携帯電話機などに搭載されるパワーアンプモジュール（半導体装置）に本発明を適用したものである。
【００３０】
図１は、本実施の形態のパワーアンプモジュールにおける高周波増幅器の回路ブロックを示したものである。図１を参照しながら、高周波増幅器の回路ブロックについて説明する。図１において、高周波増幅器は、制御回路１、増幅器２ａ〜２ｃおよび増幅器３ａ〜３ｃを有している。この高周波増幅器は、２種類の周波数帯域の信号を増幅できるようになっている。すなわち、一方は、第１の周波数を利用したＧＳＭ（Global System for Mobile Communication）方式であり、周波数帯域として８８０ＭＨｚ〜９１５ＭＨｚを使用している信号を増幅できるようになっている。また、他方は、第２の周波数を利用したＤＣＳ（Digital Communication System 1800）方式であり、周波数帯域として１７１０ＭＨｚ〜１７８５ＭＨｚを使用している信号を増幅できるようになっている。
【００３１】
上記した高周波増幅器の中にある制御回路１は、制御信号を入力し、入力した制御信号に基づいて、増幅器２ａ〜２ｃおよび増幅器３ａ〜３ｃの各増幅器を制御するように構成されている。この制御回路１は、増幅器２ａ〜２ｃを制御する制御信号（Ｖcontrol（ＧＳＭ））と増幅器３ａ〜３ｃを制御する制御信号（Ｖcontrol（ＤＣＳ））とをそれぞれ別に入力することができるようになっており、増幅器２ａ〜２ｃを使用する場合は、Ｖcontrol（ＧＳＭ）に基づいて制御し、増幅器３ａ〜３ｃを使用する場合は、Ｖcontrol（ＤＣＳ）に基づいて制御するようになっている。このようにして、本実施の形態の高周波増幅器は、２種類の周波数帯域における信号の増幅を制御している。制御回路１は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などから構成されている。
【００３２】
増幅器２ａ〜２ｃ（第１回路）は、ＧＳＭ方式の入力電力（入力信号）Ｐin（ＧＳＭ）を入力し、この入力電力Ｐin（ＧＳＭ）を３段階にわたって増幅するように構成されている。すなわち、入力電力Ｐin（ＧＳＭ）をまず増幅器２ａで増幅した後、増幅器２ａで増幅した電力を増幅器２ｂで増幅する。そして、増幅器２ｂで増幅した電力は、終段の増幅器２ｃで増幅された後、高周波増幅器から出力される。このように、増幅器２ａ〜２ｃでは、ＧＳＭ方式による電力を増幅することができるようになっている。
【００３３】
ここで、増幅器２ａ〜２ｃのうち初段に使用される増幅器２ａの増幅部（増幅回路）は、ノイズを低減することが要求され、例えばＭＯＳＦＥＴから構成される。一方、終段に使用される増幅器２ｃの増幅部（増幅回路）は、高増幅率が要求されることから、例えばＨＢＴから構成される。このため、制御回路１や初段に使用される増幅器２ａの消費電力は数十ミリワットであるのに対し、終段に使用される増幅器２ｃの消費電力は数ワットである。なお、中段に使用される増幅器２ｂは、例えばＭＯＳＦＥＴやＨＢＴのどちらを使用してもよく、消費電力は数百ミリワットである。
【００３４】
同様に、増幅器３ａ〜３ｃ（第２回路）は、ＤＣＳ方式の入力電力（入力信号）Ｐin（ＤＣＳ）を入力して、３段階にわたって増幅するように構成されている。すなわち、入力電力Ｐin（ＤＣＳ）を増幅器３ａで増幅した後、さらに増幅器３ｂで増幅する。続いて、増幅器３ｂで増幅された電力は、増幅器３ｃでさらに増幅された後、高周波増幅器から出力される。このように増幅器３ａ〜３ｃでは、ＤＣＳ方式による電力を増幅することができるようになっている。
【００３５】
なお、上述した増幅器２ａ〜２ｃと同様に、初段に使用される増幅器３ａの増幅部は、例えばＭＯＳＦＥＴから構成され、終段に使用される増幅器３ｃの増幅部は、例えばＨＢＴから構成される。
【００３６】
このように構成された高周波増幅器は１つのチップに形成されているのではなく、２つのチップに分けて形成されている。すなわち、相対的に発熱量の多い２段目と終段の増幅器２ｂ、２ｃ、３ｂ、３ｃの増幅部は化合物半導体より形成された第１の半導体チップに形成され、相対的に発熱量の少ない制御回路１と初段の増幅器２ａ、３ａの増幅部は第２の半導体チップに形成されている。
【００３７】
次に、上記した高周波増幅器を含むパワーアンプモジュールＡの構造について説明する。図２は本実施の形態におけるパワーアンプモジュールＡの構造を示した断面図である。図２において、本実施の形態の半導体装置であるパワーアンプモジュールＡは、まず、外観的な構造を見ると、四角形の配線基板１０と、この配線基板１０の表面（主面）上に重ねて形成された封止部２３と、配線基板１０の裏面に設けられた複数の外部配線１１およびＧＮＤ用外部配線１２を有している。
【００３８】
このパワーアンプモジュールＡは、その組み立てにおいて、複数の配線基板１０が並んで成る多数個取り基板上に、半導体チップを含む電子部品を搭載し、その後、搭載した電子部品を覆うよう一定の高さの封止部２３を樹脂により形成する。そして、封止部２３を形成した多数個取り基板を縦横に切断分離して一度に複数のパワーアンプモジュールＡを形成する。このことから、配線基板１０の側面と封止部２３の側面は一致し、封止部２３の端部は、配線基板１０の端部より外側に位置していない構造になる。
【００３９】
配線基板１０は、例えばプリント配線基板から構成されており、複数の誘電体層（絶縁層）を貼り合せた構造をしている。この配線基板１０には、表面（主面）や裏面および内部に所定の配線が形成されているとともに、配線基板１０の表面に形成された一部の配線と配線基板１０の裏面に形成された一部の配線とは、配線基板１０の厚さ方向に延在するビア１８を介して電気的に接続されている。なお、本実施の形態では、誘電体層は５層となっているが、これに限定されないことは言うまでもない。
【００４０】
次に、パワーアンプモジュールＡの詳細な構成について説明する。図２において、パワーアンプモジュールＡにおける配線基板１０の表面には、配線１３、１５〜１７が形成されており、配線１３に接続するようにチップ部品１４が形成されている。このチップ部品１４は例えば抵抗、インダクタンス素子、コンデンサなどの受動部品から構成され、接続端子１４ａによって配線基板１０の表面に形成された配線１３と電気接続している。このチップ部品１４に使用されている受動部品は、例えば、図１に示した増幅器２ａ〜２ｃ内に設けられた整合回路やコンデンサである。例えば、増幅器２ａの入力部には、整合回路とコンデンサが直列に接続されており、このコンデンサへ増幅部（増幅回路）にあるＭＯＳＦＥＴのゲート電極が接続されている。また、ＨＢＴを増幅部として備える増幅器２ｃにおいては、入力部に整合回路とコンデンサが直列に接続されており、このコンデンサへ増幅部（増幅回路）にあるＨＢＴのベース電極が接続されている。
【００４１】
整合回路は、例えば、それぞれの増幅器２ａ〜増幅器２ｃ間のインピーダンス整合をとるためのインダクタンス素子として機能するマイクロストリップ線路である。そして、整合回路のそれぞれと直列に接続されたコンデンサは、例えば、電源電圧とゲートバイアス電圧との直流電圧を遮断する機能を有している。
【００４２】
また、配線１６は、配線基板１０の中に形成されたビア１８を介して、配線基板１０の裏面に形成されているＧＮＤ用外部配線１２に接続している。ビア１８は、金属などの導体から形成され、例えば銅とタングステンとの合金から形成されている。
【００４３】
さらに、配線基板１０の表面上には、第１の半導体チップ１９が実装され、この第１の半導体チップ１９上に接着剤２０を介して第２の半導体チップ２１が搭載されている。すなわち、第１の半導体チップ１９にはコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃが形成されており、これらのコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃを介して、第１の半導体チップ１９は、配線基板１０の表面に形成された配線１５〜１７と電気接続している。例えば、コレクタバンプ電極１９ａは、配線１５と電気接続しており、エミッタバンプ電極１９ｂは、配線１６と電気接続している。したがって、エミッタバンプ電極１９ｂは、配線１６およびビア１８を介して、配線基板１０の裏面に形成されたＧＮＤ用外部配線１２と接続している。
【００４４】
このように、第１の半導体チップ１９は、素子形成面を下側に向けた状態（フェイスダウン）で配線基板１０に実装されている。そして、第１の半導体チップ１９にある面のうち、配線基板１０に実装する面とは反対側の面（上面）には第２の半導体チップ２１が接着剤２０を介して搭載されている。この第２の半導体チップ２１は、素子形成面を上にした状態（フェイスアップ）で搭載され、この第２の半導体チップ２１と配線基板１０とは、ワイヤ２２によって電気接続されている。また、本実施の形態におけるパワーアンプモジュールＡは、配線基板１０上に実装されたチップ部品１４、第１の半導体チップ１９および第２の半導体チップ２１を覆うように樹脂よりなる封止部２３が形成されている。
【００４５】
第１の半導体チップ１９には、図１で示した回路のうち２段目の増幅器２ｂ、３ｂと終段の増幅器２ｃ、３ｃの増幅部が形成されている。すなわち、第１の周波数（ＧＳＭ方式）で動作する増幅器２ｂ、２ｃの増幅部と第２の周波数（ＤＣＳ方式）で動作する増幅器３ｂ、３ｃの増幅部が形成されている。ここで、上述したように、第１の半導体チップ１９は化合物半導体から形成され、増幅器２ｃ、３ｃにはＨＢＴが使用されている。このため、第１の半導体チップ１９の消費電力は相対的に大きく、その発熱量も相対的に多くなる。
【００４６】
図２に示すように、第１の半導体チップ１９にはコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃが形成されているが、例えば、コレクタバンプ電極１９ａは、複数のＨＢＴのコレクタ電極に共通接続され、エミッタバンプ電極１９ｂは複数のＨＢＴのエミッタ電極に共通接続されている。そして、ベースバンプ電極１９ｃは、例えば、複数のＨＢＴのベース電極に共通接続されている。したがって、ＨＢＴのエミッタ電極はエミッタバンプ電極１９ｂに接続されているため、ＨＢＴのエミッタ電極は、エミッタバンプ電極１９ｂおよびビア１８を介して、配線基板１０の裏面に形成されているＧＮＤ用外部配線１２に接続されていることになる。
【００４７】
このように、第１の半導体チップ１９を配線基板１０にフェイスダウンで実装するとともにＨＢＴのエミッタ電極を、エミッタバンプ電極１９ｂおよびビア１８を介してＧＮＤ用外部配線１２に接続することにより、ＨＢＴで発生した熱の放熱効率を向上することができる。
【００４８】
従来、ＨＢＴを形成した化合物半導体よりなる半導体チップは、配線基板に対して、素子形成面を上にしたフェイスアップで実装されている。このため、ＨＢＴで発生した熱は、半導体チップの主面から、化合物半導体より形成されている半導体チップを通り半導体チップの裏面（配線基板との実装面）へ伝わっている。そして、半導体チップの裏面へ伝わった熱は配線基板に形成されたビアを介して配線基板の裏面へと伝わる。しかし、化合物半導体は、シリコンに比べて熱伝導率が悪いため、化合物半導体よりなる半導体チップの主面から裏面への熱伝導が悪くなっている。したがって、化合物半導体よりなる半導体チップの厚さを約８０μｍ程度に薄くする必要があり、コストが高くなるとともに薄くなった半導体チップの取り扱いにも注意を払う必要があった。
【００４９】
そこで、本実施の形態では、複数のＨＢＴを形成した第１の半導体チップ１９を配線基板１０にフェイスダウンで実装するとともに複数のＨＢＴのエミッタ電極を、エミッタバンプ電極１９ｂおよびビア１８を介してＧＮＤ用外部配線１２に接続することにより、ＨＢＴで発生した熱の放熱効率を向上させている。すなわち、ＨＢＴで発生した熱の大部分は、エミッタ電極を通ってエミッタバンプ電極１９ｂへ伝わり、エミッタバンプ電極１９ｂへ伝わった熱は、ビア１８を介して配線基板１０の裏面に形成されたＧＮＤ用外部電極１２に伝わり放熱される。このように、第１の半導体チップ１９の素子形成面から直接、配線基板１０へ熱が伝わるようにしている。言い換えれば、第１の半導体チップ１９の素子形成面から第１の半導体チップ１９の裏面への経路が熱の主要な拡散経路にならないようにしている。つまり、熱伝導率の悪い第１の半導体チップ１９内を熱の主要な拡散経路としないことにより、ＨＢＴで発生した熱の放熱効率を向上させているのである。したがって、第１の半導体チップ１９の厚さを通常の１６０μｍ〜２００μｍから薄くする必要がなく、コストの上昇を抑制することができるとともに第１の半導体チップ１９の取り扱いも容易になる。
【００５０】
次に、第２の半導体チップ２１は、図１で示した回路のうち、制御回路１と初段の増幅器２ａ、３ａの増幅部が形成されている。すなわち、制御回路１と第１の周波数（ＧＳＭ方式）で動作する増幅器２ａの増幅部と第２の周波数（ＤＣＳ方式）で動作する増幅器３ａの増幅部が形成されている。ここで、上述したように、第２の半導体チップ２１はシリコンから形成され、増幅器２ａ、３ａの増幅部にはＭＯＳＦＥＴが使用されている。このため、第２の半導体チップ２１の消費電力はＨＢＴを形成した第１の半導体チップ１９よりも相対的に小さく、その発熱量も相対的に少なくなる。例えば、第２の半導体チップ２１における発熱量は、第１の半導体チップにおける発熱量の約５分の１程度である。
【００５１】
このような構成の第２の半導体チップ２１は、図２に示すように、第１の半導体チップ１９上に搭載されている。すなわち、本実施の形態におけるパワーアンプモジュールＡでは、配線基板１０上に第１の半導体チップ１９を実装し、この第１の半導体チップ１９の配線基板１０への実装面とは反対側の面に第２の半導体チップ２１を搭載した積層構造をしている。したがって、第１の半導体チップ１９と第２の半導体チップ２１とを平面状に配置した構造に比べて、第１の半導体チップ１９と第２の半導体チップ２１とを積層した構造にすることにより、パワーアンプモジュールＡの小型化を図ることができる。
【００５２】
以上のように、ＨＢＴを形成した第１の半導体チップ１９をフェイスダウンで実装することにより、複数のＨＢＴのエミッタ電極に共通接続するエミッタバンプ電極１９ｂを、ビア１８を介してＧＮＤ用外部電極１２に接続するとともに、第１の半導体チップ１９上に積層して第２の半導体チップ２１を搭載することで、第１の半導体チップ１９の放熱効率を向上させるとともに、パワーアンプモジュールＡの小型化を図ることができる。
【００５３】
図３は、図２に示した構造を有するパワーアンプモジュールＡを裏面から見た平面図である。図３を見てわかるように、配線基板１０の周囲には、外部配線１１が形成されており、配線基板１０の略中央部にはＧＮＤ用外部配線１２が形成されている。このＧＮＤ用外部配線１２には、配線基板１０の表面（主面）から厚さ方向に延在して形成されているビア１８が複数接続されている。すなわち、配線基板１０の表面から貫通するように形成された複数のビア１８がＧＮＤ用外部配線１２に接続されている。例えば、図３においては、縦方向に８個および横方向に１個の合計８個のビア１８がＧＮＤ用外部配線１２に接続されている。
【００５４】
図３に示すように、配線基板１０の裏面と反対側の表面（主面）には、第１の半導体チップ１９が実装されている。この第１の半導体チップ１９には、コレクタバンプ電極１９ａ、１９ｄ、エミッタバンプ電極１９ｂ、１９ｅおよびベースバンプ電極１９ｃ、１９ｆが形成されている。このうち、複数のＨＢＴのエミッタ電極に共通接続されているエミッタバンプ電極１９ｂ、１９ｅは、複数のビア１８を内包するように形成されている。すなわち、エミッタバンプ電極１９ｂ、１９ｅは、略長方形状の形状をしており、複数のビア（例えば、図３では４個）に接続するようになっている。したがって、複数のＨＢＴで発生した熱は、各エミッタ電極を通ってエミッタバンプ電極１９ｂ、１９ｅに伝わる。そして、エミッタバンプ電極１９ｂ、１９ｅに伝わった熱は、バンプ電極１９ｂ、１９ｅに接続している複数のビア１８を通って配線基板１０の裏面に形成されているＧＮＤ用外部電極１２に伝わり放熱される。このように、エミッタバンプ電極１９ｂ、１９ｅに複数のビア１８が接続するように構成したので、エミッタバンプ電極１９ｂ、１９ｅから複数のビア１８を通って熱が拡散する。このため、パワーアンプモジュールＡの放熱効率を向上させることができる。
【００５５】
次に、図４は、配線基板１０の表面（主面）側に搭載される各部品の配置の一例を示す平面図である。図４において、配線基板１０の表面上には、複数のチップ部品１４が搭載されている。また、配線基板１０の中央部には第１の半導体チップ１９がフェイスダウンで実装されており、この第１の半導体チップ１９上には、第２の半導体チップ２１が搭載されている。第２の半導体チップ２１は、第１の半導体チップ１９上にフェイスアップの状態で搭載されており、この第２の半導体チップ２１と配線基板の配線２４とはワイヤ２２で電気接続されている。
【００５６】
続いて、図５は、配線基板１０の主面側を示した図であって、第１の半導体チップ１９と第２の半導体チップ２１とを実装していない状態の一例を示した平面図である。図５に示すように、配線基板１０の中央部には、配線１５〜配線１７が形成されている。これらの配線１５〜配線１７は、第１の半導体チップ１９に形成されたコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃに接続するように形成されている。また、配線１６は、ビア１８に接続しており、このビア１８を介して、配線基板１０の裏面に形成されたＧＮＤ用外部配線１２と接続されている。
【００５７】
次に、図６は、第１の半導体チップ１９の素子形成面（表面）を簡略化して示した平面図である。図６において、第１の半導体チップ１９の素子形成面にはコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃが形成されている。これらのコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃはそれぞれ図５に示した配線基板１０の配線１５〜配線１７にそれぞれ接続する。特に、エミッタバンプ電極１９ｂは、複数の配線１６（複数のビア１８）を内包するように接続される。ここで、図６の破線より上部の領域には、例えば、ＧＳＭ方式に対応した増幅器２ｂ、２ｃが形成されており、この増幅器２ｃにＨＢＴが使用されている。一方、図６の破線より下部の領域には、例えば、ＤＣＳ方式に対応した増幅器３ｂ、３ｃが形成されており、この増幅器３ｃにＨＢＴが使用されている。したがって、コレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃは、ＧＳＭ方式に使用される複数のＨＢＴに接続しており、コレクタバンプ電極１９ｄ、エミッタバンプ電極１９ｅおよびベースバンプ電極１９ｆは、ＤＣＳ方式に使用される複数のＨＢＴに接続している。
【００５８】
次に、第１の半導体チップ１９の内部構造について説明する。図７は、第１の半導体チップ１９内に形成されているＨＢＴ２５〜ＨＢＴ２７を示した平面図である。図７において、ＨＢＴ２５〜ＨＢＴ２７は、例えば、メサアイソレーション３１ａで他の素子から分離されたｎ+型ＧａＡｓ層よりなるサブコレクタ層３１上に所定間隔を置いて形成されている。ここで、ＨＢＴ２５〜ＨＢＴ２７は同様の構成をしているため、ＨＢＴ２５〜ＨＢＴ２７のうち、例えば、左端に形成されているＨＢＴ２５の構成について説明する。ＨＢＴ２５は、サブコレクタ層３１上に形成されたコレクタ電極３７とこのコレクタ電極３７とは所定間隔だけ離間して形成されたコレクタメサ３２を有している。コレクタ電極３７は、例えば、金（Ａｕ）等から構成される。
【００５９】
コレクタメサ３２は、例えば、ｎ型ＧａＡｓ層より形成され、このコレクタメサ３２とコレクタ電極３７はサブコレクタ層３１を介して電気的に接続されている。そして、コレクタメサ３２上には、例えば、ｐ型ＧａＡｓ層よりなるベースメサ３３が形成されている。
【００６０】
ベースメサ３３上の周辺領域には金等よりなるベース電極３６が形成されている。すなわち、ベースメサ３３上にコの字形状を反時計周りに９０度回転させた形状をしたベース電極３６が形成されている。そして、ベースメサ３３の略中央部上にエミッタ層３４が形成され、このエミッタ層３４上にエミッタ電極３５が形成されている。例えば、エミッタ層３４はｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極３５は、例えば、タングステンシリサイド（ＷＳｉ）から形成されている。
【００６１】
このように、ベースメサ(ｐ型ＧａＡｓ層)３３とエミッタ層（ｎ型ＩｎＧａＰ層）３４との間には異種半導体接合（ヘテロ接合）が形成されている。また、本実施の形態におけるＨＢＴ２５は、コレクタ電極３７が一番下層に形成され、一番上層にエミッタ電極３５が形成された構造をしており、中間層にベース電極３６が形成された構造となっている。
【００６２】
ＨＢＴ２５は上記のように構成されており、このＨＢＴ２５と同様の構成を有するＨＢＴ２６、ＨＢＴ２７が横方向に並んで形成されている。
【００６３】
続いて、ＨＢＴ２５〜ＨＢＴ２７と第１配線層までを形成した平面図を図８に示す。図８に示すように、ＨＢＴ２５〜ＨＢＴ２７の各コレクタ電極３７は導電材料を埋め込んだ接続孔３９ａによって第１コレクタ配線Ｍ１ｃに共通接続している。すなわち、第１コレクタ配線Ｍ１ｃは、ＨＢＴ２５〜ＨＢＴ２７の各コレクタ電極３７を電気的に接続するものであり、第１配線層に形成されている。また、ＨＢＴ２５〜ＨＢＴ２７の各ベース電極３６は、導電材料を埋め込んだ接続孔３９ｂによって第１ベース配線Ｍ１ｂに共通接続している。この第１ベース配線Ｍ１ｂも第１コレクタ配線Ｍ１ｃと同層である第１配線層に形成されている。
【００６４】
次に、ＨＢＴ２５〜ＨＢＴ２７、第１配線層および第２配線層までを形成した平面図を図９に示す。図９に示すように、ＨＢＴ２５〜ＨＢＴ２７の各エミッタ電極３５は、導電性材料を埋め込んだ接続孔４２ａによって、エミッタ配線Ｍ２ｅに共通接続している。すなわち、エミッタ配線Ｍ２ｅは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在していおり、導電性材料を埋め込んだ接続孔４２ａを介して各エミッタ電極３５と接続している。このエミッタ配線Ｍ２ｅは、第１配線層の上部にある第２配線層に形成されている。エミッタ配線Ｍ２ｅが第２配線層に形成されているのは、エミッタ電極３５がベース電極３６やコレクタ電極３７よりも高い位置に形成されているためである。また、第１コレクタ配線Ｍ１ｃは、導電性材料を埋め込んだ接続孔４２ｂによって第２コレクタ配線Ｍ２ｃに接続し、第１ベース配線Ｍ１ｂは、導電性材料を埋め込んだ接続孔４２ｃによって、第２ベース配線Ｍ２ｂに接続している。これら第２コレクタ配線Ｍ２ｃや第２ベース配線Ｍ１ｃは第２配線層に形成されている。
【００６５】
続いて、ＨＢＴ２５〜ＨＢＴ２７、第１配線層、第２配線層および第３配線層（バンプ電極）を形成した平面図を図１０に示す。図１０に示すように、第２配線層に形成されたエミッタ配線Ｍ２ｅ上に直接エミッタバンプ電極１９ｂが形成されている。すなわち、エミッタバンプ電極１９ｂは、第３配線層に形成されるが、この第３配線層は、第２配線層との間に接続孔を介さずに直接第２配線層上に形成されている。
【００６６】
エミッタバンプ電極１９ｂは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在しており、第２配線層に形成されたエミッタ配線Ｍ２ｅを介して、各エミッタ電極３５に電気接続している。このように所定方向に延在しているため熱容量が大きくなったエミッタ配線Ｍ２ｅおよびエミッタバンプ電極１９ｂを形成することにより、各エミッタ電極３５の近傍で発生した熱は速やかにエミッタ配線Ｍ２ｅおよびエミッタバンプ電極１９ｂに拡散する。このため、ＨＢＴ２５〜ＨＢＴ２７で発生した熱の放熱効率を高めることができる。
【００６７】
また、第２コレクタ配線Ｍ２ｃ上には直接コレクタバンプ電極１９ａが形成され、第２ベース配線Ｍ２ｂ上には直接ベースバンプ電極１９ｃが形成されている。これらコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃは、同じ第３配線層に形成されているため、第１の半導体チップ１９の素子形成面は平坦化されている。
【００６８】
次に、第２の半導体チップ２１の内部構成について説明する。図１１は、第２の半導体チップの断面を示した図である。図１１において、ｐ+型のシリコン（Ｓｉ）単結晶からなる半導体基板６０上には、ｐ-型の半導体層６１がエピタキシャル法などにより形成されている。半導体層６１には、ｐ型ウェル６２が、例えばホウ素（Ｂ）などの不純物をイオン注入することにより形成されている。
【００６９】
半導体基板６０の主面には、ｎチャネル型のＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor）６３ａ、６３ｂが形成されている。ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのゲート絶縁膜６４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法を使用して形成されている。また、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのゲート電極６５は、例えば半導体基板６０の主面上に形成された多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより形成されており、この多結晶シリコン膜上には例えば、チタンシリサイド膜やコバルトシリサイド膜が形成されている。したがって、ゲート電極６５は、多結晶シリコン膜と金属シリサイド膜の積層膜から形成されている。なお、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのチャネルは、ゲート電極６５の下にあるｐ型ウェル６２に形成される。
【００７０】
次に、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのソース領域であるｎ+型半導体領域６６は、ゲート電極６５の一方の端部にまで延びるような状態でｐ型ウェル６２に形成されている。また、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのドレイン領域は、互いに共通するように隣接するゲート電極６５間に形成されており、ｎ-型半導体領域６７とｎ-型半導体領域６７より不純物濃度が高いｎ+型半導体領域６８より構成されている。ｎ-型半導体領域６７とｎ+型半導体領域６８は、それぞれリン（Ｐ）などのｎ型不純物をイオン注入することにより形成されている。
【００７１】
半導体基板６０の主面上には、ゲート電極６５を覆うように、例えば酸化シリコン膜からなる絶縁膜６９が形成されている。この絶縁膜６９には、ｎ+型半導体領域６６、６８の表面を露出するコンタクトホール７０が形成されている。コンタクトホール７０には、例えばバリア膜とタングステン膜からなるプラグ７１が埋め込まれている。そして、絶縁膜６９上には、プラグ７１を介してｎ+型半導体領域６６に電気的に接続するソース電極７２と、プラグ７１を介してｎ+型半導体領域６８に電気的に接続するドレイン電極７３が形成されている。ソース電極７２およびドレイン電極７３は、例えば絶縁膜６９上に形成したアルミニウム合金膜をフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより形成することができる。また、ソース電極７２およびドレイン電極７３は、バリア膜とアルミニウム合金膜との積層膜より形成することもできる。
【００７２】
絶縁膜６９上には、ソース電極７２およびドレイン電極７３を覆うように絶縁膜７４が形成されている。この絶縁膜７４上には、必要に応じて他の配線層や層間絶縁膜が形成されるが、本明細書では、省略する。なお、図１１に示したＬＤＭＯＳＦＥＴ６３ａ、６３ｂが、複数個並列に接続されて、例えば図１に示す増幅器２ａの増幅部が形成される。
【００７３】
次に、本実施の形態におけるパワーアンプモジュール（半導体装置）の製造方法について説明する。
【００７４】
まず、図７のＡ−Ａ線で切断した断面図を図１２に示す。図１２に示すように、半絶縁性のＧａＡｓ基板（半導体ウェハ）３０上に有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を使用して、ｎ+型ＧａＡｓ層よりなるサブコレクタ層３１を形成する。そして、サブコレクタ層３１上にある各チップ領域にＨＢＴ２５〜ＨＢＴ２７を形成する。以下に、ＨＢＴ２５〜ＨＢＴ２７を形成する工程を簡単に説明する。
【００７５】
サブコレクタ層３１上に、ＭＯＣＶＤ法を使用することにより、ｎ型ＧａＡｓ層よりなるコレクタ層およびｐ型ＧａＡｓ層よりなるベース層を積層して形成する。そして、ベース層上に、ＭＯＣＶＤ法を使用することにより、ｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を順次形成する。
【００７６】
続いて、ＩｎＧａＡｓ層上に導電性膜として例えばタングステンシリサイド膜を形成する。タングステンシリサイド膜の形成には、例えば、スパッタリング法を使用することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、タングステンシリサイド膜をパターニングして、エミッタ電極３５を形成する。
【００７７】
次に、エミッタ電極３５をマスクとして、ｎ型ＩｎＧａＡｓ層、ＧａＡｓ層およびＩｎＧａＰ層を順次エッチングすることにより、エミッタ層３４を形成する。そして、露出したベース層上に、例えば金などよりなるベース電極３６を形成する。
【００７８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用してベースメサ３３を形成し、その後、コレクタメサ３２を形成する。そして、露出しているサブコレクタ層３１上に金などよりなるコレクタ電極３７を形成する。このようにして、ＨＢＴ２５〜ＨＢＴ２７を形成することができる。最後に、メサアイソレーション３１ａを形成し、他の素子との電気的分離を行う。
【００７９】
次に、図１３に示すように、ＨＢＴ２５〜ＨＢＴ２７を形成したＧａＡｓ基板３０の素子形成面に絶縁膜３８を形成する。絶縁膜３８は、例えばＰ−ＣＶＤ（Plasma Chemical Vapor Deposition）法及びＳＯＧ（Spin On Glass）法を使用した積層の酸化シリコン膜より形成される。すなわち、ＳＯＧ法はシリカをアルコールなどの溶媒に溶かした液をＧａＡｓ基板３０の素子形成面に回転塗布した後、熱処理で溶媒を蒸発させることにより、絶縁膜３８となる酸化シリコン膜を形成する。
【００８０】
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜３８に接続孔３９ａを形成する。接続孔３９ａは、コレクタ電極３７の上部を開口するように形成され、接続孔３９ａの底部にコレクタ電極３７が露出する。このとき、図１３には現れないが、ベース電極３６に貫通する接続孔３９ｂも形成される。
【００８１】
次に、図８のＡ−Ａ線で切断した断面図を図１４に示す。図１４に示すように、めっき技術およびフォトリソグラフィ技術を使用することにより、接続孔３９ａ内を含む絶縁膜３８上にモリブデン膜４０ａ、金膜４０ｂおよびモリブデン膜４０ｃを順次形成して、第１コレクタ配線Ｍ１ｃを形成する。この第１コレクタ配線Ｍ１ｃは、第１配線層に形成され、各コレクタ電極３７を共通接続している。また、図１４には現れないが、接続孔３９ｂを含む絶縁膜３８上に第１ベース配線Ｍ１ｂも形成される（図８参照）。第１コレクタ配線Ｍ１ｃや第１ベース配線Ｍ１ｂは、例えばスパッタリング法を使用して形成してもよい。
【００８２】
続いて、図９のＡ−Ａ線で切断した断面図を図１５に示す。図１５に示すように、第１コレクタ配線Ｍ１ｃを形成した絶縁膜３８上に絶縁膜４１を形成する。絶縁膜４１は、例えば、絶縁膜３８と同様に、Ｐ−ＣＶＤ法及びＳＯＧ法を使用した積層の酸化シリコン膜より形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜３８および絶縁膜４１にエミッタ電極３５へ到達する接続孔４２ａを形成する。このとき、図９に示すように、第１コレクタ配線Ｍ１ｃへ到達する接続孔４２ｂおよび第１ベース配線Ｍ１ｂへ到達する接続孔４２ｃも形成される。
【００８３】
次に、図１５に示すように、めっき技術およびフォトリソグラフィ技術を使用することにより、接続孔４２ａ内を含む絶縁膜４１上にモリブデン膜４３ａ、金膜４３ｂおよびモリブデン膜４３ｃを順次形成して、エミッタ配線Ｍ２ｅを形成する。このエミッタ配線Ｍ２ｅは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在しており、各エミッタ電極３５に共通接続される。このエミッタ配線Ｍ２ｅは、第２配線層に形成される。ここで、図１５には現れないが、図９に示すように、導電性材料を埋め込んだ接続孔４２ｂを介して第１コレクタ配線Ｍ１ｃ上に第２コレクタ配線Ｍ２ｃが形成され、導電性材料を埋め込んだ接続孔４２ｃを介して第１ベース配線Ｍ１ｂ上に第２ベース配線Ｍ２ｂが形成される。第２コレクタ配線Ｍ２ｃや第２ベース配線Ｍ２ｂも第２配線層に形成される。なお、エミッタ配線Ｍ２ｅ、第２コレクタ配線Ｍ２ｃおよび第２ベース配線Ｍ２ｂは、めっき技術ではなくスパッタリング法などを使用して形成してもよい。
【００８４】
続いて、図１０のＡ−Ａ線で切断した断面図を図１６に示す。ここでは、まずエミッタ配線Ｍ２ｅを含む絶縁膜４１上にパッシベーション膜となる窒化シリコン膜（図示せず）を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜をパターニングする。パターニングは、バンプ電極形成領域を開口するように行われる。続いて、図１６に示すように、モリブデンおよび金よりなるモリブデン／金膜４５ａを例えば、スパッタリング法を使用してエミッタ配線Ｍ２ｅ上を含む領域に形成する。その後、フォトリソグラフィ技術およびめっき技術を使用して、モリブデン／金膜４５ａ上に金膜４５ｂを形成してエミッタバンプ電極１９ｂを形成する。このエミッタバンプ電極１９ｂは、ＨＢＴ２５〜ＨＢＴ２７が並んだ方向に延在しているエミッタ配線Ｍ２ｅを含むように形成されている。したがって、エミッタバンプ電極１９ｂはＨＢＴ２５〜ＨＢＴ２７が並んだ方向に延在するように形成される。なお、エミッタバンプ電極１９ｂを形成する際、図１０に示すコレクタバンプ電極１９ａやベースバンプ電極１９ｃも形成される。
【００８５】
次に、ＧａＡｓ基板３０を切断分離して個々の半導体チップに切り分ける。ここで、切り取られた個々の半導体チップは、例えば図６に示す第１の半導体チップ１９となる。続いて、図５に示す配線基板１０が複数形成された多数個取り基板に第１の半導体チップ１９を実装する。多数個取り基板内にある各配線基板１０への第１の半導体チップ１９の実装は、第１の半導体チップ１９に形成されたエミッタバンプ電極１９ｂ、１９ｅを配線基板１０に形成された複数のビア１８を内包して接続するように行われる。この複数のビア１８は、図３に示す配線基板１０の裏面に形成されたＧＮＤ用外部配線１２に接続されている。
【００８６】
続いて、図４に示すように各配線基板１０へ実装した第１の半導体チップ１９上に第２の半導体チップ２１を搭載した後、この第２の半導体チップ２１と配線基板１０とをワイヤ２２によって接続する。そして、多数個取り基板の部品実装面を樹脂で封止した後、個々の配線基板１０に切断分離する。このようにして、図２に示すようなパワーアンプモジュールＡを形成することができる。
【００８７】
本実施の形態におけるパワーアンプモジュールＡにおいて、所定方向に延在するエミッタバンプ電極１９ｂ、１９ｅは複数のビア１８を介してＧＮＤ用外部配線１２に接続されている。このため、ＨＢＴ２５〜ＨＢＴ２７で発生した熱は、ＨＢＴ２５〜ＨＢＴ２７が並ぶ方向に延在しているエミッタバンプ電極１９ｂ、１９ｅに伝わった後、複数のビア１８を通ってＧＮＤ用外部配線１２で放熱される。したがって、複数のビア１８を介して熱が放熱されるので、放熱効率を向上させることができる。
【００８８】
また、本実施の形態におけるパワーアンプモジュールＡは、第１の半導体チップ１９と第２の半導体チップ２１とを積層するように構成したので、パワーアンプモジュールＡの小型化を図ることができる。
【００８９】
なお、本実施の形態では、配線基板１０の実装面において、第１の半導体チップ１９にあるエミッタバンプ電極１９ｂとエミッタバンプ電極１９ｅとは別々の複数のビア１８に接続するように構成していたが、例えば、図１７に示すように、配線基板１０の実装面において、全部のビア１８の接続面を内包するように配線５０を設け、この配線５０にエミッタバンプ電極１９ｂと１９ｅが内包するように第１の半導体チップ１９を実装してもよい。このように構成することにより、例えば、エミッタバンプ電極１９ｂを伝わってきた熱は、本実施の形態よりも多いビア１８を通ってＧＮＤ用外部配線１２へ伝わるので、放熱効率を向上させることができる。具体的に、本実施の形態では、図３に示すようにエミッタバンプ電極１９ｂは、実装面において４つのビア１８に接続されていたが、図１７に示す配線基板１０に第１の半導体チップ１９を接続する場合、エミッタバンプ電極１９ｂは、実装面において８つのビアに接続されることになるので、放熱効率を向上できる。特に、エミッタバンプ電極１９ｂは例えばＧＳＭ方式の回路内にある一方、エミッタバンプ電極１９ｅは例えばＤＣＳ方式の回路にある。したがって、一方の回路が使用されている場合、他方の回路は使用されていないため、例えばＧＳＭ方式の回路が使用されてエミッタバンプ電極１９ｂが発熱しているとき、この熱をエミッタバンプ電極１９ｅ側にあるビアも使って効率的にＧＮＤ用外部電極１２へ伝えることができる。
【００９０】
また、図１８に示すように、配線基板１０の主面にキャビティ８０と呼ばれる窪みを設け、このキャビティ８０の内部に、ＨＢＴを形成した第１の半導体チップ１９を実装するように構成してもよい。このとき、キャビティ８０内部に形成された配線１５〜配線１７に第１の半導体チップ１９のコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂ、ベースバンプ電極１９ｃが接続されており、エミッタバンプ電極１９ｂに接続された配線１６は、ビア１８を介して配線基板１０の裏面に形成されたＧＮＤ用外部配線１２に接続されている。
【００９１】
このように配線基板１０にキャビティ８０を設けることにより、キャビティ８０を設けない場合に比べて、エミッタバンプ電極１９ｂとＧＮＤ用外部配線１２との距離を短くできる。すなわち、キャビティ８０を設けることにより、ビア１８の長さが短くなり、ＧＮＤ電圧の供給と放熱を兼ねた機能を有するＧＮＤ用外部配線１２とエミッタバンプ電極１９ｂが近づくので、第１の半導体チップ１９内で発生した熱の放熱効率を向上させることができる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
前記実施の形態では、ｎｐｎ型のバイポーラトランジスタについて説明したが、ｐｎｐ型のバイポーラトランジスタに適用してもよい。また、ＧａＡｓ基板上に形成されたバイポーラトランジスタについて説明したが、その他の化合物半導体を使用してもよい。
【００９４】
前記実施の形態では、ＧａＡｓ基板を使用し、エミッタ層としてＩｎＧａＰ層を含む場合について説明したが、ＧａＡｓ基板を使用し、エミッタ層としてＡｌＧａＡｓ（アルミニウムガリウムヒ素）を含むＨＢＴに本発明を適用してもよい。
【産業上の利用可能性】
【００９５】
本発明は、半導体装置を製造する製造業に幅広く使用することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態における高周波増幅器の回路ブロックを示したものである。
【図２】パワーアンプモジュールの構造を示した断面図である。
【図３】パワーアンプモジュールを裏面から見た平面図である。
【図４】配線基板の主面側に搭載される各部品の配置の一例を示す平面図である。
【図５】配線基板の主面側を示した図であって、第１の半導体チップと第２の半導体チップとを実装していない状態の一例を示した平面図である。
【図６】第１の半導体チップの素子形成面を簡略化して示した平面図である。
【図７】第１の半導体チップ内に形成されている複数のＨＢＴを示した平面図である。
【図８】複数のＨＢＴと第１配線層までを形成した様子を示す平面図である。
【図９】複数のＨＢＴと第１配線層および第２配線層までを形成した様子を示す平面図である。
【図１０】複数のＨＢＴ、第１配線層、第２配線層およびバンプ電極を形成した様子を示す平面図である。
【図１１】第２の半導体チップの構成を示した断面図である。
【図１２】本実施の形態における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】実施の形態の変形例を示した図であって、配線基板の主面側を示した平面図である。
【図１８】実施の形態の変形例を示した図であって、パワーアンプモジュールの構成を示した断面図である。
【符号の説明】
【００９７】
１ 制御回路
２ａ〜２ｃ 増幅器
３ａ〜３ｃ 増幅器
１０ 配線基板
１１ 外部配線
１２ ＧＮＤ用外部配線
１３ 配線
１４ チップ部品
１４ａ 接続端子
１５〜１７ 配線
１８ ビア
１９ 第１の半導体チップ
１９ａ コレクタバンプ電極
１９ｂ エミッタバンプ電極
１９ｃ ベースバンプ電極
１９ｄ コレクタバンプ電極
１９ｅ エミッタバンプ電極
１９ｆ ベースバンプ電極
２０ 接着剤
２１ 第２の半導体チップ
２２ ワイヤ
２３ 封止部
２４ 配線
２５〜２７ ＨＢＴ
３０ ＧａＡｓ基板
３１ サブコレクタ層
３１ａ メサアイソレーション
３２ コレクタメサ
３３ ベースメサ
３４ エミッタ層
３５ エミッタ電極
３６ ベース電極
３７ コレクタ電極
３８ 絶縁膜
３９ａ 接続孔
３９ｂ 接続孔
４０ａ モリブデン膜
４０ｂ 金膜
４０ｃ モリブデン膜
４１ 絶縁膜
４２ａ 接続孔
４２ｂ 接続孔
４２ｃ 接続孔
４３ａ モリブデン膜
４３ｂ 金膜
４３ｃ モリブデン膜
４５ａ モリブデン／金膜
４５ｂ 金膜
５０ 配線
６０ 半導体基板
６１ 半導体層
６２ ｐ型ウェル
６３ａ ＬＤＭＯＳＦＥＴ
６３ｂ ＬＤＭＯＳＦＥＴ
６４ ゲート絶縁膜
６５ ゲート電極
６６ ｎ+型半導体領域
６７ ｎ-型半導体領域
６８ ｎ+型半導体領域
６９ 絶縁膜
７０ コンタクトホール
７１ プラグ
７２ ソース電極
７３ ドレイン電極
７４ 絶縁膜
８０ キャビティ
Ｍ１ｂ 第１ベース配線
Ｍ１ｃ 第１コレクタ配線
Ｍ２ｂ 第２ベース配線
Ｍ２ｃ 第２コレクタ配線
Ｍ２ｅ エミッタ配線
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ガリウム砒素（ＧａＡｓ）などのIII−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。
【０００３】
ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴという）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。
【０００４】
このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。
【０００５】
ＨＢＴは、上記したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される高周波増幅装置（パワーアンプモジュール）に使用されている。パワーアンプモジュールでは、ＨＢＴを形成した半導体チップが配線基板に実装されている。
【０００６】
特許文献１には、ＨＢＴを形成した半導体チップを配線基板に実装する際、ＨＢＴの電極にかかる圧力を低減するとともに、取り出し電極とパッケージ基体（配線基板）とを確実に接触させて半導体装置の信頼性向上を図る技術が記載されている。
【０００７】
具体的には、複数のＨＢＴの各エミッタ電極を共通接続するエミッタ取り出し電極が形成されている。そして、このエミッタ取り出し電極のうち、各エミッタ電極の上部にある領域に窪みを設けている。これにより、エミッタ取り出し電極をパッケージ基体に接触させるフリップチップ実装時に、窪みによりエミッタ電極にボンディング圧力がかからないようにしている。
【特許文献１】特開２００１−２４４２７４号公報（第５頁〜第６頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、携帯電話機などの通信端末機器には多くの電子部品が組み込まれており、そのうち、携帯電話機の送信部に組み込まれるパワーアンプモジュールにおいては、急速な小型・高機能化が進んで来ている。
【０００９】
携帯電話機の通信方式としては、例えばＣＤＭＡ（Code Division Multiple Access 符合分割多元接続）方式やＧＳＭ（Global System for Mobile Communication）方式がある。特にＣＤＭＡの分野において、パワーアンプモジュールのサイズは、現状では縦６ｍｍ、横６ｍｍであるが、次世代のパワーアンプモジュールでは縦４ｍｍ、横４ｍｍのサイズが主流となると想定される。一方、ＧＳＭの分野からも機能は同じで、サイズの小型化を図る要求がでてきている。このようにパワーアンプモジュールの小型化が進むと、半導体チップと配線基板を電気接続するワイヤボンド領域も取れなくなりつつある。
【００１０】
ここで、ＨＢＴは、例えば、上記したように携帯電話機に搭載されるパワーアンプモジュールに使用されるが、このパワーアンプモジュールは、例えば３段階の増幅回路とこれらの増幅回路を制御する制御回路を含んでいる。そして、３段階の増幅回路のうち高増幅率が要求される終段（３段目）の増幅回路にＨＢＴが使用されている。
【００１１】
パワーアンプモジュールに含まれる３段階の増幅回路と制御回路とは、１つの半導体チップに形成されてはおらず、２つの半導体チップに分かれて形成されている。すなわち、２段目と終段の増幅回路が化合物半導体よりなる第１の半導体チップに形成され、制御回路と初段の増幅回路がシリコンよりなる第２の半導体チップに形成されている。そして、これら第１の半導体チップと第２の半導体チップは、配線基板に２次元状に（平面状に）実装され、ワイヤボンディングによって配線基板と電気接続されている。
【００１２】
したがって、上記した平面構造では、パワーアンプモジュールの小型化を図ることが困難になる問題点がある。
【００１３】
また、ＨＢＴを形成した第１の半導体チップは、素子形成面とは反対側の面を配線基板に向けて実装されている。すなわち、第１の半導体チップは素子形成面を上にしたフェイスアップで実装されている。このため、ＨＢＴなどの素子で発生した熱は、第１の半導体チップ中を通って第１の半導体チップの裏面に伝わる。それから、配線基板に熱が伝わった後、熱は配線基板を貫通するように形成されている放熱ビアを通って配線基板の裏面へ伝わって放熱される。
【００１４】
ここで、第１の半導体チップは化合物半導体より形成されているが、化合物半導体はシリコンに比べて熱伝導率が悪い。すなわち、ＨＢＴなどの素子で発生した熱の放熱効率が悪い。したがって、放熱効率を高めるために、第１の半導体チップの厚さを約８０μｍ程度に薄くしなくてはならず、第１の半導体チップのコスト高になっている。また、薄くした第１の半導体チップの取り扱いが困難になるという問題点がある。
【００１５】
本発明の目的は、小型化を図ることができる半導体装置を提供することにある。
【００１６】
また、本発明の他の目的は、放熱効率を向上させた半導体装置を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明による半導体装置は、（ａ１）複数のヘテロ接合型バイポーラトランジスタと、（ａ２）前記複数のヘテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続して所定方向に延在するエミッタバンプ電極とを有する第１の半導体チップと、（ｂ）前記第１の半導体チップを実装する配線基板とを備え、前記エミッタバンプ電極は、前記配線基板を貫通するように設けられた複数のビアに接続しているものである。
【００２０】
また、本発明による半導体装置の製造方法は、（ａ）半導体ウェハのチップ領域に複数のヘテロ接合型バイポーラトランジスタを形成する工程と、（ｂ）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線を形成する工程と、（ｃ）前記エミッタ配線上に延在したエミッタバンプ電極を形成する工程と、（ｄ）前記半導体ウェハを第１の半導体チップに個片化する工程と、（ｅ）前記第１の半導体チップを配線基板に実装する工程とを備え、前記（ｅ）工程は、前記第１の半導体チップに形成されている前記エミッタバンプ電極を、前記配線基板に設けられた複数のビアに接続するように、前記第１の半導体チップを前記配線基板に実装するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
半導体装置の小型化を図ることができる。また、半導体装置の放熱効率を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
本実施の形態は、例えば、携帯電話機などに搭載されるパワーアンプモジュール（半導体装置）に本発明を適用したものである。
【００３０】
図１は、本実施の形態のパワーアンプモジュールにおける高周波増幅器の回路ブロックを示したものである。図１を参照しながら、高周波増幅器の回路ブロックについて説明する。図１において、高周波増幅器は、制御回路１、増幅器２ａ〜２ｃおよび増幅器３ａ〜３ｃを有している。この高周波増幅器は、２種類の周波数帯域の信号を増幅できるようになっている。すなわち、一方は、第１の周波数を利用したＧＳＭ（Global System for Mobile Communication）方式であり、周波数帯域として８８０ＭＨｚ〜９１５ＭＨｚを使用している信号を増幅できるようになっている。また、他方は、第２の周波数を利用したＤＣＳ（Digital Communication System 1800）方式であり、周波数帯域として１７１０ＭＨｚ〜１７８５ＭＨｚを使用している信号を増幅できるようになっている。
【００３１】
上記した高周波増幅器の中にある制御回路１は、制御信号を入力し、入力した制御信号に基づいて、増幅器２ａ〜２ｃおよび増幅器３ａ〜３ｃの各増幅器を制御するように構成されている。この制御回路１は、増幅器２ａ〜２ｃを制御する制御信号（Ｖcontrol（ＧＳＭ））と増幅器３ａ〜３ｃを制御する制御信号（Ｖcontrol（ＤＣＳ））とをそれぞれ別に入力することができるようになっており、増幅器２ａ〜２ｃを使用する場合は、Ｖcontrol（ＧＳＭ）に基づいて制御し、増幅器３ａ〜３ｃを使用する場合は、Ｖcontrol（ＤＣＳ）に基づいて制御するようになっている。このようにして、本実施の形態の高周波増幅器は、２種類の周波数帯域における信号の増幅を制御している。制御回路１は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などから構成されている。
【００３２】
増幅器２ａ〜２ｃ（第１回路）は、ＧＳＭ方式の入力電力（入力信号）Ｐin（ＧＳＭ）を入力し、この入力電力Ｐin（ＧＳＭ）を３段階にわたって増幅するように構成されている。すなわち、入力電力Ｐin（ＧＳＭ）をまず増幅器２ａで増幅した後、増幅器２ａで増幅した電力を増幅器２ｂで増幅する。そして、増幅器２ｂで増幅した電力は、終段の増幅器２ｃで増幅された後、高周波増幅器から出力される。このように、増幅器２ａ〜２ｃでは、ＧＳＭ方式による電力を増幅することができるようになっている。
【００３３】
ここで、増幅器２ａ〜２ｃのうち初段に使用される増幅器２ａの増幅部（増幅回路）は、ノイズを低減することが要求され、例えばＭＯＳＦＥＴから構成される。一方、終段に使用される増幅器２ｃの増幅部（増幅回路）は、高増幅率が要求されることから、例えばＨＢＴから構成される。このため、制御回路１や初段に使用される増幅器２ａの消費電力は数十ミリワットであるのに対し、終段に使用される増幅器２ｃの消費電力は数ワットである。なお、中段に使用される増幅器２ｂは、例えばＭＯＳＦＥＴやＨＢＴのどちらを使用してもよく、消費電力は数百ミリワットである。
【００３４】
同様に、増幅器３ａ〜３ｃ（第２回路）は、ＤＣＳ方式の入力電力（入力信号）Ｐin（ＤＣＳ）を入力して、３段階にわたって増幅するように構成されている。すなわち、入力電力Ｐin（ＤＣＳ）を増幅器３ａで増幅した後、さらに増幅器３ｂで増幅する。続いて、増幅器３ｂで増幅された電力は、増幅器３ｃでさらに増幅された後、高周波増幅器から出力される。このように増幅器３ａ〜３ｃでは、ＤＣＳ方式による電力を増幅することができるようになっている。
【００３５】
なお、上述した増幅器２ａ〜２ｃと同様に、初段に使用される増幅器３ａの増幅部は、例えばＭＯＳＦＥＴから構成され、終段に使用される増幅器３ｃの増幅部は、例えばＨＢＴから構成される。
【００３６】
このように構成された高周波増幅器は１つのチップに形成されているのではなく、２つのチップに分けて形成されている。すなわち、相対的に発熱量の多い２段目と終段の増幅器２ｂ、２ｃ、３ｂ、３ｃの増幅部は化合物半導体より形成された第１の半導体チップに形成され、相対的に発熱量の少ない制御回路１と初段の増幅器２ａ、３ａの増幅部は第２の半導体チップに形成されている。
【００３７】
次に、上記した高周波増幅器を含むパワーアンプモジュールＡの構造について説明する。図２は本実施の形態におけるパワーアンプモジュールＡの構造を示した断面図である。図２において、本実施の形態の半導体装置であるパワーアンプモジュールＡは、まず、外観的な構造を見ると、四角形の配線基板１０と、この配線基板１０の表面（主面）上に重ねて形成された封止部２３と、配線基板１０の裏面に設けられた複数の外部配線１１およびＧＮＤ用外部配線１２を有している。
【００３８】
このパワーアンプモジュールＡは、その組み立てにおいて、複数の配線基板１０が並んで成る多数個取り基板上に、半導体チップを含む電子部品を搭載し、その後、搭載した電子部品を覆うよう一定の高さの封止部２３を樹脂により形成する。そして、封止部２３を形成した多数個取り基板を縦横に切断分離して一度に複数のパワーアンプモジュールＡを形成する。このことから、配線基板１０の側面と封止部２３の側面は一致し、封止部２３の端部は、配線基板１０の端部より外側に位置していない構造になる。
【００３９】
配線基板１０は、例えばプリント配線基板から構成されており、複数の誘電体層（絶縁層）を貼り合せた構造をしている。この配線基板１０には、表面（主面）や裏面および内部に所定の配線が形成されているとともに、配線基板１０の表面に形成された一部の配線と配線基板１０の裏面に形成された一部の配線とは、配線基板１０の厚さ方向に延在するビア１８を介して電気的に接続されている。なお、本実施の形態では、誘電体層は５層となっているが、これに限定されないことは言うまでもない。
【００４０】
次に、パワーアンプモジュールＡの詳細な構成について説明する。図２において、パワーアンプモジュールＡにおける配線基板１０の表面には、配線１３、１５〜１７が形成されており、配線１３に接続するようにチップ部品１４が形成されている。このチップ部品１４は例えば抵抗、インダクタンス素子、コンデンサなどの受動部品から構成され、接続端子１４ａによって配線基板１０の表面に形成された配線１３と電気接続している。このチップ部品１４に使用されている受動部品は、例えば、図１に示した増幅器２ａ〜２ｃ内に設けられた整合回路やコンデンサである。例えば、増幅器２ａの入力部には、整合回路とコンデンサが直列に接続されており、このコンデンサへ増幅部（増幅回路）にあるＭＯＳＦＥＴのゲート電極が接続されている。また、ＨＢＴを増幅部として備える増幅器２ｃにおいては、入力部に整合回路とコンデンサが直列に接続されており、このコンデンサへ増幅部（増幅回路）にあるＨＢＴのベース電極が接続されている。
【００４１】
整合回路は、例えば、それぞれの増幅器２ａ〜増幅器２ｃ間のインピーダンス整合をとるためのインダクタンス素子として機能するマイクロストリップ線路である。そして、整合回路のそれぞれと直列に接続されたコンデンサは、例えば、電源電圧とゲートバイアス電圧との直流電圧を遮断する機能を有している。
【００４２】
また、配線１６は、配線基板１０の中に形成されたビア１８を介して、配線基板１０の裏面に形成されているＧＮＤ用外部配線１２に接続している。ビア１８は、金属などの導体から形成され、例えば銅とタングステンとの合金から形成されている。
【００４３】
さらに、配線基板１０の表面上には、第１の半導体チップ１９が実装され、この第１の半導体チップ１９上に接着剤２０を介して第２の半導体チップ２１が搭載されている。すなわち、第１の半導体チップ１９にはコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃが形成されており、これらのコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃを介して、第１の半導体チップ１９は、配線基板１０の表面に形成された配線１５〜１７と電気接続している。例えば、コレクタバンプ電極１９ａは、配線１５と電気接続しており、エミッタバンプ電極１９ｂは、配線１６と電気接続している。したがって、エミッタバンプ電極１９ｂは、配線１６およびビア１８を介して、配線基板１０の裏面に形成されたＧＮＤ用外部配線１２と接続している。
【００４４】
このように、第１の半導体チップ１９は、素子形成面を下側に向けた状態（フェイスダウン）で配線基板１０に実装されている。そして、第１の半導体チップ１９にある面のうち、配線基板１０に実装する面とは反対側の面（上面）には第２の半導体チップ２１が接着剤２０を介して搭載されている。この第２の半導体チップ２１は、素子形成面を上にした状態（フェイスアップ）で搭載され、この第２の半導体チップ２１と配線基板１０とは、ワイヤ２２によって電気接続されている。また、本実施の形態におけるパワーアンプモジュールＡは、配線基板１０上に実装されたチップ部品１４、第１の半導体チップ１９および第２の半導体チップ２１を覆うように樹脂よりなる封止部２３が形成されている。
【００４５】
第１の半導体チップ１９には、図１で示した回路のうち２段目の増幅器２ｂ、３ｂと終段の増幅器２ｃ、３ｃの増幅部が形成されている。すなわち、第１の周波数（ＧＳＭ方式）で動作する増幅器２ｂ、２ｃの増幅部と第２の周波数（ＤＣＳ方式）で動作する増幅器３ｂ、３ｃの増幅部が形成されている。ここで、上述したように、第１の半導体チップ１９は化合物半導体から形成され、増幅器２ｃ、３ｃにはＨＢＴが使用されている。このため、第１の半導体チップ１９の消費電力は相対的に大きく、その発熱量も相対的に多くなる。
【００４６】
図２に示すように、第１の半導体チップ１９にはコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃが形成されているが、例えば、コレクタバンプ電極１９ａは、複数のＨＢＴのコレクタ電極に共通接続され、エミッタバンプ電極１９ｂは複数のＨＢＴのエミッタ電極に共通接続されている。そして、ベースバンプ電極１９ｃは、例えば、複数のＨＢＴのベース電極に共通接続されている。したがって、ＨＢＴのエミッタ電極はエミッタバンプ電極１９ｂに接続されているため、ＨＢＴのエミッタ電極は、エミッタバンプ電極１９ｂおよびビア１８を介して、配線基板１０の裏面に形成されているＧＮＤ用外部配線１２に接続されていることになる。
【００４７】
このように、第１の半導体チップ１９を配線基板１０にフェイスダウンで実装するとともにＨＢＴのエミッタ電極を、エミッタバンプ電極１９ｂおよびビア１８を介してＧＮＤ用外部配線１２に接続することにより、ＨＢＴで発生した熱の放熱効率を向上することができる。
【００４８】
従来、ＨＢＴを形成した化合物半導体よりなる半導体チップは、配線基板に対して、素子形成面を上にしたフェイスアップで実装されている。このため、ＨＢＴで発生した熱は、半導体チップの主面から、化合物半導体より形成されている半導体チップを通り半導体チップの裏面（配線基板との実装面）へ伝わっている。そして、半導体チップの裏面へ伝わった熱は配線基板に形成されたビアを介して配線基板の裏面へと伝わる。しかし、化合物半導体は、シリコンに比べて熱伝導率が悪いため、化合物半導体よりなる半導体チップの主面から裏面への熱伝導が悪くなっている。したがって、化合物半導体よりなる半導体チップの厚さを約８０μｍ程度に薄くする必要があり、コストが高くなるとともに薄くなった半導体チップの取り扱いにも注意を払う必要があった。
【００４９】
そこで、本実施の形態では、複数のＨＢＴを形成した第１の半導体チップ１９を配線基板１０にフェイスダウンで実装するとともに複数のＨＢＴのエミッタ電極を、エミッタバンプ電極１９ｂおよびビア１８を介してＧＮＤ用外部配線１２に接続することにより、ＨＢＴで発生した熱の放熱効率を向上させている。すなわち、ＨＢＴで発生した熱の大部分は、エミッタ電極を通ってエミッタバンプ電極１９ｂへ伝わり、エミッタバンプ電極１９ｂへ伝わった熱は、ビア１８を介して配線基板１０の裏面に形成されたＧＮＤ用外部電極１２に伝わり放熱される。このように、第１の半導体チップ１９の素子形成面から直接、配線基板１０へ熱が伝わるようにしている。言い換えれば、第１の半導体チップ１９の素子形成面から第１の半導体チップ１９の裏面への経路が熱の主要な拡散経路にならないようにしている。つまり、熱伝導率の悪い第１の半導体チップ１９内を熱の主要な拡散経路としないことにより、ＨＢＴで発生した熱の放熱効率を向上させているのである。したがって、第１の半導体チップ１９の厚さを通常の１６０μｍ〜２００μｍから薄くする必要がなく、コストの上昇を抑制することができるとともに第１の半導体チップ１９の取り扱いも容易になる。
【００５０】
次に、第２の半導体チップ２１は、図１で示した回路のうち、制御回路１と初段の増幅器２ａ、３ａの増幅部が形成されている。すなわち、制御回路１と第１の周波数（ＧＳＭ方式）で動作する増幅器２ａの増幅部と第２の周波数（ＤＣＳ方式）で動作する増幅器３ａの増幅部が形成されている。ここで、上述したように、第２の半導体チップ２１はシリコンから形成され、増幅器２ａ、３ａの増幅部にはＭＯＳＦＥＴが使用されている。このため、第２の半導体チップ２１の消費電力はＨＢＴを形成した第１の半導体チップ１９よりも相対的に小さく、その発熱量も相対的に少なくなる。例えば、第２の半導体チップ２１における発熱量は、第１の半導体チップにおける発熱量の約５分の１程度である。
【００５１】
このような構成の第２の半導体チップ２１は、図２に示すように、第１の半導体チップ１９上に搭載されている。すなわち、本実施の形態におけるパワーアンプモジュールＡでは、配線基板１０上に第１の半導体チップ１９を実装し、この第１の半導体チップ１９の配線基板１０への実装面とは反対側の面に第２の半導体チップ２１を搭載した積層構造をしている。したがって、第１の半導体チップ１９と第２の半導体チップ２１とを平面状に配置した構造に比べて、第１の半導体チップ１９と第２の半導体チップ２１とを積層した構造にすることにより、パワーアンプモジュールＡの小型化を図ることができる。
【００５２】
以上のように、ＨＢＴを形成した第１の半導体チップ１９をフェイスダウンで実装することにより、複数のＨＢＴのエミッタ電極に共通接続するエミッタバンプ電極１９ｂを、ビア１８を介してＧＮＤ用外部電極１２に接続するとともに、第１の半導体チップ１９上に積層して第２の半導体チップ２１を搭載することで、第１の半導体チップ１９の放熱効率を向上させるとともに、パワーアンプモジュールＡの小型化を図ることができる。
【００５３】
図３は、図２に示した構造を有するパワーアンプモジュールＡを裏面から見た平面図である。図３を見てわかるように、配線基板１０の周囲には、外部配線１１が形成されており、配線基板１０の略中央部にはＧＮＤ用外部配線１２が形成されている。このＧＮＤ用外部配線１２には、配線基板１０の表面（主面）から厚さ方向に延在して形成されているビア１８が複数接続されている。すなわち、配線基板１０の表面から貫通するように形成された複数のビア１８がＧＮＤ用外部配線１２に接続されている。例えば、図３においては、縦方向に８個および横方向に１個の合計８個のビア１８がＧＮＤ用外部配線１２に接続されている。
【００５４】
図３に示すように、配線基板１０の裏面と反対側の表面（主面）には、第１の半導体チップ１９が実装されている。この第１の半導体チップ１９には、コレクタバンプ電極１９ａ、１９ｄ、エミッタバンプ電極１９ｂ、１９ｅおよびベースバンプ電極１９ｃ、１９ｆが形成されている。このうち、複数のＨＢＴのエミッタ電極に共通接続されているエミッタバンプ電極１９ｂ、１９ｅは、複数のビア１８を内包するように形成されている。すなわち、エミッタバンプ電極１９ｂ、１９ｅは、略長方形状の形状をしており、複数のビア（例えば、図３では４個）に接続するようになっている。したがって、複数のＨＢＴで発生した熱は、各エミッタ電極を通ってエミッタバンプ電極１９ｂ、１９ｅに伝わる。そして、エミッタバンプ電極１９ｂ、１９ｅに伝わった熱は、バンプ電極１９ｂ、１９ｅに接続している複数のビア１８を通って配線基板１０の裏面に形成されているＧＮＤ用外部電極１２に伝わり放熱される。このように、エミッタバンプ電極１９ｂ、１９ｅに複数のビア１８が接続するように構成したので、エミッタバンプ電極１９ｂ、１９ｅから複数のビア１８を通って熱が拡散する。このため、パワーアンプモジュールＡの放熱効率を向上させることができる。
【００５５】
次に、図４は、配線基板１０の表面（主面）側に搭載される各部品の配置の一例を示す平面図である。図４において、配線基板１０の表面上には、複数のチップ部品１４が搭載されている。また、配線基板１０の中央部には第１の半導体チップ１９がフェイスダウンで実装されており、この第１の半導体チップ１９上には、第２の半導体チップ２１が搭載されている。第２の半導体チップ２１は、第１の半導体チップ１９上にフェイスアップの状態で搭載されており、この第２の半導体チップ２１と配線基板の配線２４とはワイヤ２２で電気接続されている。
【００５６】
続いて、図５は、配線基板１０の主面側を示した図であって、第１の半導体チップ１９と第２の半導体チップ２１とを実装していない状態の一例を示した平面図である。図５に示すように、配線基板１０の中央部には、配線１５〜配線１７が形成されている。これらの配線１５〜配線１７は、第１の半導体チップ１９に形成されたコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃに接続するように形成されている。また、配線１６は、ビア１８に接続しており、このビア１８を介して、配線基板１０の裏面に形成されたＧＮＤ用外部配線１２と接続されている。
【００５７】
次に、図６は、第１の半導体チップ１９の素子形成面（表面）を簡略化して示した平面図である。図６において、第１の半導体チップ１９の素子形成面にはコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃが形成されている。これらのコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃはそれぞれ図５に示した配線基板１０の配線１５〜配線１７にそれぞれ接続する。特に、エミッタバンプ電極１９ｂは、複数の配線１６（複数のビア１８）を内包するように接続される。ここで、図６の破線より上部の領域には、例えば、ＧＳＭ方式に対応した増幅器２ｂ、２ｃが形成されており、この増幅器２ｃにＨＢＴが使用されている。一方、図６の破線より下部の領域には、例えば、ＤＣＳ方式に対応した増幅器３ｂ、３ｃが形成されており、この増幅器３ｃにＨＢＴが使用されている。したがって、コレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃは、ＧＳＭ方式に使用される複数のＨＢＴに接続しており、コレクタバンプ電極１９ｄ、エミッタバンプ電極１９ｅおよびベースバンプ電極１９ｆは、ＤＣＳ方式に使用される複数のＨＢＴに接続している。
【００５８】
次に、第１の半導体チップ１９の内部構造について説明する。図７は、第１の半導体チップ１９内に形成されているＨＢＴ２５〜ＨＢＴ２７を示した平面図である。図７において、ＨＢＴ２５〜ＨＢＴ２７は、例えば、メサアイソレーション３１ａで他の素子から分離されたｎ+型ＧａＡｓ層よりなるサブコレクタ層３１上に所定間隔を置いて形成されている。ここで、ＨＢＴ２５〜ＨＢＴ２７は同様の構成をしているため、ＨＢＴ２５〜ＨＢＴ２７のうち、例えば、左端に形成されているＨＢＴ２５の構成について説明する。ＨＢＴ２５は、サブコレクタ層３１上に形成されたコレクタ電極３７とこのコレクタ電極３７とは所定間隔だけ離間して形成されたコレクタメサ３２を有している。コレクタ電極３７は、例えば、金（Ａｕ）等から構成される。
【００５９】
コレクタメサ３２は、例えば、ｎ型ＧａＡｓ層より形成され、このコレクタメサ３２とコレクタ電極３７はサブコレクタ層３１を介して電気的に接続されている。そして、コレクタメサ３２上には、例えば、ｐ型ＧａＡｓ層よりなるベースメサ３３が形成されている。
【００６０】
ベースメサ３３上の周辺領域には金等よりなるベース電極３６が形成されている。すなわち、ベースメサ３３上にコの字形状を反時計周りに９０度回転させた形状をしたベース電極３６が形成されている。そして、ベースメサ３３の略中央部上にエミッタ層３４が形成され、このエミッタ層３４上にエミッタ電極３５が形成されている。例えば、エミッタ層３４はｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極３５は、例えば、タングステンシリサイド（ＷＳｉ）から形成されている。
【００６１】
このように、ベースメサ(ｐ型ＧａＡｓ層)３３とエミッタ層（ｎ型ＩｎＧａＰ層）３４との間には異種半導体接合（ヘテロ接合）が形成されている。また、本実施の形態におけるＨＢＴ２５は、コレクタ電極３７が一番下層に形成され、一番上層にエミッタ電極３５が形成された構造をしており、中間層にベース電極３６が形成された構造となっている。
【００６２】
ＨＢＴ２５は上記のように構成されており、このＨＢＴ２５と同様の構成を有するＨＢＴ２６、ＨＢＴ２７が横方向に並んで形成されている。
【００６３】
続いて、ＨＢＴ２５〜ＨＢＴ２７と第１配線層までを形成した平面図を図８に示す。図８に示すように、ＨＢＴ２５〜ＨＢＴ２７の各コレクタ電極３７は導電材料を埋め込んだ接続孔３９ａによって第１コレクタ配線Ｍ１ｃに共通接続している。すなわち、第１コレクタ配線Ｍ１ｃは、ＨＢＴ２５〜ＨＢＴ２７の各コレクタ電極３７を電気的に接続するものであり、第１配線層に形成されている。また、ＨＢＴ２５〜ＨＢＴ２７の各ベース電極３６は、導電材料を埋め込んだ接続孔３９ｂによって第１ベース配線Ｍ１ｂに共通接続している。この第１ベース配線Ｍ１ｂも第１コレクタ配線Ｍ１ｃと同層である第１配線層に形成されている。
【００６４】
次に、ＨＢＴ２５〜ＨＢＴ２７、第１配線層および第２配線層までを形成した平面図を図９に示す。図９に示すように、ＨＢＴ２５〜ＨＢＴ２７の各エミッタ電極３５は、導電性材料を埋め込んだ接続孔４２ａによって、エミッタ配線Ｍ２ｅに共通接続している。すなわち、エミッタ配線Ｍ２ｅは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在していおり、導電性材料を埋め込んだ接続孔４２ａを介して各エミッタ電極３５と接続している。このエミッタ配線Ｍ２ｅは、第１配線層の上部にある第２配線層に形成されている。エミッタ配線Ｍ２ｅが第２配線層に形成されているのは、エミッタ電極３５がベース電極３６やコレクタ電極３７よりも高い位置に形成されているためである。また、第１コレクタ配線Ｍ１ｃは、導電性材料を埋め込んだ接続孔４２ｂによって第２コレクタ配線Ｍ２ｃに接続し、第１ベース配線Ｍ１ｂは、導電性材料を埋め込んだ接続孔４２ｃによって、第２ベース配線Ｍ２ｂに接続している。これら第２コレクタ配線Ｍ２ｃや第２ベース配線Ｍ１ｃは第２配線層に形成されている。
【００６５】
続いて、ＨＢＴ２５〜ＨＢＴ２７、第１配線層、第２配線層および第３配線層（バンプ電極）を形成した平面図を図１０に示す。図１０に示すように、第２配線層に形成されたエミッタ配線Ｍ２ｅ上に直接エミッタバンプ電極１９ｂが形成されている。すなわち、エミッタバンプ電極１９ｂは、第３配線層に形成されるが、この第３配線層は、第２配線層との間に接続孔を介さずに直接第２配線層上に形成されている。
【００６６】
エミッタバンプ電極１９ｂは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在しており、第２配線層に形成されたエミッタ配線Ｍ２ｅを介して、各エミッタ電極３５に電気接続している。このように所定方向に延在しているため熱容量が大きくなったエミッタ配線Ｍ２ｅおよびエミッタバンプ電極１９ｂを形成することにより、各エミッタ電極３５の近傍で発生した熱は速やかにエミッタ配線Ｍ２ｅおよびエミッタバンプ電極１９ｂに拡散する。このため、ＨＢＴ２５〜ＨＢＴ２７で発生した熱の放熱効率を高めることができる。
【００６７】
また、第２コレクタ配線Ｍ２ｃ上には直接コレクタバンプ電極１９ａが形成され、第２ベース配線Ｍ２ｂ上には直接ベースバンプ電極１９ｃが形成されている。これらコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂおよびベースバンプ電極１９ｃは、同じ第３配線層に形成されているため、第１の半導体チップ１９の素子形成面は平坦化されている。
【００６８】
次に、第２の半導体チップ２１の内部構成について説明する。図１１は、第２の半導体チップの断面を示した図である。図１１において、ｐ+型のシリコン（Ｓｉ）単結晶からなる半導体基板６０上には、ｐ-型の半導体層６１がエピタキシャル法などにより形成されている。半導体層６１には、ｐ型ウェル６２が、例えばホウ素（Ｂ）などの不純物をイオン注入することにより形成されている。
【００６９】
半導体基板６０の主面には、ｎチャネル型のＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor）６３ａ、６３ｂが形成されている。ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのゲート絶縁膜６４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法を使用して形成されている。また、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのゲート電極６５は、例えば半導体基板６０の主面上に形成された多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより形成されており、この多結晶シリコン膜上には例えば、チタンシリサイド膜やコバルトシリサイド膜が形成されている。したがって、ゲート電極６５は、多結晶シリコン膜と金属シリサイド膜の積層膜から形成されている。なお、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのチャネルは、ゲート電極６５の下にあるｐ型ウェル６２に形成される。
【００７０】
次に、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのソース領域であるｎ+型半導体領域６６は、ゲート電極６５の一方の端部にまで延びるような状態でｐ型ウェル６２に形成されている。また、ＬＤＭＯＳＦＥＴ６３ａ、６３ｂのドレイン領域は、互いに共通するように隣接するゲート電極６５間に形成されており、ｎ-型半導体領域６７とｎ-型半導体領域６７より不純物濃度が高いｎ+型半導体領域６８より構成されている。ｎ-型半導体領域６７とｎ+型半導体領域６８は、それぞれリン（Ｐ）などのｎ型不純物をイオン注入することにより形成されている。
【００７１】
半導体基板６０の主面上には、ゲート電極６５を覆うように、例えば酸化シリコン膜からなる絶縁膜６９が形成されている。この絶縁膜６９には、ｎ+型半導体領域６６、６８の表面を露出するコンタクトホール７０が形成されている。コンタクトホール７０には、例えばバリア膜とタングステン膜からなるプラグ７１が埋め込まれている。そして、絶縁膜６９上には、プラグ７１を介してｎ+型半導体領域６６に電気的に接続するソース電極７２と、プラグ７１を介してｎ+型半導体領域６８に電気的に接続するドレイン電極７３が形成されている。ソース電極７２およびドレイン電極７３は、例えば絶縁膜６９上に形成したアルミニウム合金膜をフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより形成することができる。また、ソース電極７２およびドレイン電極７３は、バリア膜とアルミニウム合金膜との積層膜より形成することもできる。
【００７２】
絶縁膜６９上には、ソース電極７２およびドレイン電極７３を覆うように絶縁膜７４が形成されている。この絶縁膜７４上には、必要に応じて他の配線層や層間絶縁膜が形成されるが、本明細書では、省略する。なお、図１１に示したＬＤＭＯＳＦＥＴ６３ａ、６３ｂが、複数個並列に接続されて、例えば図１に示す増幅器２ａの増幅部が形成される。
【００７３】
次に、本実施の形態におけるパワーアンプモジュール（半導体装置）の製造方法について説明する。
【００７４】
まず、図７のＡ−Ａ線で切断した断面図を図１２に示す。図１２に示すように、半絶縁性のＧａＡｓ基板（半導体ウェハ）３０上に有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を使用して、ｎ+型ＧａＡｓ層よりなるサブコレクタ層３１を形成する。そして、サブコレクタ層３１上にある各チップ領域にＨＢＴ２５〜ＨＢＴ２７を形成する。以下に、ＨＢＴ２５〜ＨＢＴ２７を形成する工程を簡単に説明する。
【００７５】
サブコレクタ層３１上に、ＭＯＣＶＤ法を使用することにより、ｎ型ＧａＡｓ層よりなるコレクタ層およびｐ型ＧａＡｓ層よりなるベース層を積層して形成する。そして、ベース層上に、ＭＯＣＶＤ法を使用することにより、ｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を順次形成する。
【００７６】
続いて、ＩｎＧａＡｓ層上に導電性膜として例えばタングステンシリサイド膜を形成する。タングステンシリサイド膜の形成には、例えば、スパッタリング法を使用することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、タングステンシリサイド膜をパターニングして、エミッタ電極３５を形成する。
【００７７】
次に、エミッタ電極３５をマスクとして、ｎ型ＩｎＧａＡｓ層、ＧａＡｓ層およびＩｎＧａＰ層を順次エッチングすることにより、エミッタ層３４を形成する。そして、露出したベース層上に、例えば金などよりなるベース電極３６を形成する。
【００７８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用してベースメサ３３を形成し、その後、コレクタメサ３２を形成する。そして、露出しているサブコレクタ層３１上に金などよりなるコレクタ電極３７を形成する。このようにして、ＨＢＴ２５〜ＨＢＴ２７を形成することができる。最後に、メサアイソレーション３１ａを形成し、他の素子との電気的分離を行う。
【００７９】
次に、図１３に示すように、ＨＢＴ２５〜ＨＢＴ２７を形成したＧａＡｓ基板３０の素子形成面に絶縁膜３８を形成する。絶縁膜３８は、例えばＰ−ＣＶＤ（Plasma Chemical Vapor Deposition）法及びＳＯＧ（Spin On Glass）法を使用した積層の酸化シリコン膜より形成される。すなわち、ＳＯＧ法はシリカをアルコールなどの溶媒に溶かした液をＧａＡｓ基板３０の素子形成面に回転塗布した後、熱処理で溶媒を蒸発させることにより、絶縁膜３８となる酸化シリコン膜を形成する。
【００８０】
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜３８に接続孔３９ａを形成する。接続孔３９ａは、コレクタ電極３７の上部を開口するように形成され、接続孔３９ａの底部にコレクタ電極３７が露出する。このとき、図１３には現れないが、ベース電極３６に貫通する接続孔３９ｂも形成される。
【００８１】
次に、図８のＡ−Ａ線で切断した断面図を図１４に示す。図１４に示すように、めっき技術およびフォトリソグラフィ技術を使用することにより、接続孔３９ａ内を含む絶縁膜３８上にモリブデン膜４０ａ、金膜４０ｂおよびモリブデン膜４０ｃを順次形成して、第１コレクタ配線Ｍ１ｃを形成する。この第１コレクタ配線Ｍ１ｃは、第１配線層に形成され、各コレクタ電極３７を共通接続している。また、図１４には現れないが、接続孔３９ｂを含む絶縁膜３８上に第１ベース配線Ｍ１ｂも形成される（図８参照）。第１コレクタ配線Ｍ１ｃや第１ベース配線Ｍ１ｂは、例えばスパッタリング法を使用して形成してもよい。
【００８２】
続いて、図９のＡ−Ａ線で切断した断面図を図１５に示す。図１５に示すように、第１コレクタ配線Ｍ１ｃを形成した絶縁膜３８上に絶縁膜４１を形成する。絶縁膜４１は、例えば、絶縁膜３８と同様に、Ｐ−ＣＶＤ法及びＳＯＧ法を使用した積層の酸化シリコン膜より形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜３８および絶縁膜４１にエミッタ電極３５へ到達する接続孔４２ａを形成する。このとき、図９に示すように、第１コレクタ配線Ｍ１ｃへ到達する接続孔４２ｂおよび第１ベース配線Ｍ１ｂへ到達する接続孔４２ｃも形成される。
【００８３】
次に、図１５に示すように、めっき技術およびフォトリソグラフィ技術を使用することにより、接続孔４２ａ内を含む絶縁膜４１上にモリブデン膜４３ａ、金膜４３ｂおよびモリブデン膜４３ｃを順次形成して、エミッタ配線Ｍ２ｅを形成する。このエミッタ配線Ｍ２ｅは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在しており、各エミッタ電極３５に共通接続される。このエミッタ配線Ｍ２ｅは、第２配線層に形成される。ここで、図１５には現れないが、図９に示すように、導電性材料を埋め込んだ接続孔４２ｂを介して第１コレクタ配線Ｍ１ｃ上に第２コレクタ配線Ｍ２ｃが形成され、導電性材料を埋め込んだ接続孔４２ｃを介して第１ベース配線Ｍ１ｂ上に第２ベース配線Ｍ２ｂが形成される。第２コレクタ配線Ｍ２ｃや第２ベース配線Ｍ２ｂも第２配線層に形成される。なお、エミッタ配線Ｍ２ｅ、第２コレクタ配線Ｍ２ｃおよび第２ベース配線Ｍ２ｂは、めっき技術ではなくスパッタリング法などを使用して形成してもよい。
【００８４】
続いて、図１０のＡ−Ａ線で切断した断面図を図１６に示す。ここでは、まずエミッタ配線Ｍ２ｅを含む絶縁膜４１上にパッシベーション膜となる窒化シリコン膜（図示せず）を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜をパターニングする。パターニングは、バンプ電極形成領域を開口するように行われる。続いて、図１６に示すように、モリブデンおよび金よりなるモリブデン／金膜４５ａを例えば、スパッタリング法を使用してエミッタ配線Ｍ２ｅ上を含む領域に形成する。その後、フォトリソグラフィ技術およびめっき技術を使用して、モリブデン／金膜４５ａ上に金膜４５ｂを形成してエミッタバンプ電極１９ｂを形成する。このエミッタバンプ電極１９ｂは、ＨＢＴ２５〜ＨＢＴ２７が並んだ方向に延在しているエミッタ配線Ｍ２ｅを含むように形成されている。したがって、エミッタバンプ電極１９ｂはＨＢＴ２５〜ＨＢＴ２７が並んだ方向に延在するように形成される。なお、エミッタバンプ電極１９ｂを形成する際、図１０に示すコレクタバンプ電極１９ａやベースバンプ電極１９ｃも形成される。
【００８５】
次に、ＧａＡｓ基板３０を切断分離して個々の半導体チップに切り分ける。ここで、切り取られた個々の半導体チップは、例えば図６に示す第１の半導体チップ１９となる。続いて、図５に示す配線基板１０が複数形成された多数個取り基板に第１の半導体チップ１９を実装する。多数個取り基板内にある各配線基板１０への第１の半導体チップ１９の実装は、第１の半導体チップ１９に形成されたエミッタバンプ電極１９ｂ、１９ｅを配線基板１０に形成された複数のビア１８を内包して接続するように行われる。この複数のビア１８は、図３に示す配線基板１０の裏面に形成されたＧＮＤ用外部配線１２に接続されている。
【００８６】
続いて、図４に示すように各配線基板１０へ実装した第１の半導体チップ１９上に第２の半導体チップ２１を搭載した後、この第２の半導体チップ２１と配線基板１０とをワイヤ２２によって接続する。そして、多数個取り基板の部品実装面を樹脂で封止した後、個々の配線基板１０に切断分離する。このようにして、図２に示すようなパワーアンプモジュールＡを形成することができる。
【００８７】
本実施の形態におけるパワーアンプモジュールＡにおいて、所定方向に延在するエミッタバンプ電極１９ｂ、１９ｅは複数のビア１８を介してＧＮＤ用外部配線１２に接続されている。このため、ＨＢＴ２５〜ＨＢＴ２７で発生した熱は、ＨＢＴ２５〜ＨＢＴ２７が並ぶ方向に延在しているエミッタバンプ電極１９ｂ、１９ｅに伝わった後、複数のビア１８を通ってＧＮＤ用外部配線１２で放熱される。したがって、複数のビア１８を介して熱が放熱されるので、放熱効率を向上させることができる。
【００８８】
また、本実施の形態におけるパワーアンプモジュールＡは、第１の半導体チップ１９と第２の半導体チップ２１とを積層するように構成したので、パワーアンプモジュールＡの小型化を図ることができる。
【００８９】
なお、本実施の形態では、配線基板１０の実装面において、第１の半導体チップ１９にあるエミッタバンプ電極１９ｂとエミッタバンプ電極１９ｅとは別々の複数のビア１８に接続するように構成していたが、例えば、図１７に示すように、配線基板１０の実装面において、全部のビア１８の接続面を内包するように配線５０を設け、この配線５０にエミッタバンプ電極１９ｂと１９ｅが内包するように第１の半導体チップ１９を実装してもよい。このように構成することにより、例えば、エミッタバンプ電極１９ｂを伝わってきた熱は、本実施の形態よりも多いビア１８を通ってＧＮＤ用外部配線１２へ伝わるので、放熱効率を向上させることができる。具体的に、本実施の形態では、図３に示すようにエミッタバンプ電極１９ｂは、実装面において４つのビア１８に接続されていたが、図１７に示す配線基板１０に第１の半導体チップ１９を接続する場合、エミッタバンプ電極１９ｂは、実装面において８つのビアに接続されることになるので、放熱効率を向上できる。特に、エミッタバンプ電極１９ｂは例えばＧＳＭ方式の回路内にある一方、エミッタバンプ電極１９ｅは例えばＤＣＳ方式の回路にある。したがって、一方の回路が使用されている場合、他方の回路は使用されていないため、例えばＧＳＭ方式の回路が使用されてエミッタバンプ電極１９ｂが発熱しているとき、この熱をエミッタバンプ電極１９ｅ側にあるビアも使って効率的にＧＮＤ用外部電極１２へ伝えることができる。
【００９０】
また、図１８に示すように、配線基板１０の主面にキャビティ８０と呼ばれる窪みを設け、このキャビティ８０の内部に、ＨＢＴを形成した第１の半導体チップ１９を実装するように構成してもよい。このとき、キャビティ８０内部に形成された配線１５〜配線１７に第１の半導体チップ１９のコレクタバンプ電極１９ａ、エミッタバンプ電極１９ｂ、ベースバンプ電極１９ｃが接続されており、エミッタバンプ電極１９ｂに接続された配線１６は、ビア１８を介して配線基板１０の裏面に形成されたＧＮＤ用外部配線１２に接続されている。
【００９１】
このように配線基板１０にキャビティ８０を設けることにより、キャビティ８０を設けない場合に比べて、エミッタバンプ電極１９ｂとＧＮＤ用外部配線１２との距離を短くできる。すなわち、キャビティ８０を設けることにより、ビア１８の長さが短くなり、ＧＮＤ電圧の供給と放熱を兼ねた機能を有するＧＮＤ用外部配線１２とエミッタバンプ電極１９ｂが近づくので、第１の半導体チップ１９内で発生した熱の放熱効率を向上させることができる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
前記実施の形態では、ｎｐｎ型のバイポーラトランジスタについて説明したが、ｐｎｐ型のバイポーラトランジスタに適用してもよい。また、ＧａＡｓ基板上に形成されたバイポーラトランジスタについて説明したが、その他の化合物半導体を使用してもよい。
【００９４】
前記実施の形態では、ＧａＡｓ基板を使用し、エミッタ層としてＩｎＧａＰ層を含む場合について説明したが、ＧａＡｓ基板を使用し、エミッタ層としてＡｌＧａＡｓ（アルミニウムガリウムヒ素）を含むＨＢＴに本発明を適用してもよい。
【産業上の利用可能性】
【００９５】
本発明は、半導体装置を製造する製造業に幅広く使用することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態における高周波増幅器の回路ブロックを示したものである。
【図２】パワーアンプモジュールの構造を示した断面図である。
【図３】パワーアンプモジュールを裏面から見た平面図である。
【図４】配線基板の主面側に搭載される各部品の配置の一例を示す平面図である。
【図５】配線基板の主面側を示した図であって、第１の半導体チップと第２の半導体チップとを実装していない状態の一例を示した平面図である。
【図６】第１の半導体チップの素子形成面を簡略化して示した平面図である。
【図７】第１の半導体チップ内に形成されている複数のＨＢＴを示した平面図である。
【図８】複数のＨＢＴと第１配線層までを形成した様子を示す平面図である。
【図９】複数のＨＢＴと第１配線層および第２配線層までを形成した様子を示す平面図である。
【図１０】複数のＨＢＴ、第１配線層、第２配線層およびバンプ電極を形成した様子を示す平面図である。
【図１１】第２の半導体チップの構成を示した断面図である。
【図１２】本実施の形態における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】実施の形態の変形例を示した図であって、配線基板の主面側を示した平面図である。
【図１８】実施の形態の変形例を示した図であって、パワーアンプモジュールの構成を示した断面図である。
【符号の説明】
【００９７】
１ 制御回路
２ａ〜２ｃ 増幅器
３ａ〜３ｃ 増幅器
１０ 配線基板
１１ 外部配線
１２ ＧＮＤ用外部配線
１３ 配線
１４ チップ部品
１４ａ 接続端子
１５〜１７ 配線
１８ ビア
１９ 第１の半導体チップ
１９ａ コレクタバンプ電極
１９ｂ エミッタバンプ電極
１９ｃ ベースバンプ電極
１９ｄ コレクタバンプ電極
１９ｅ エミッタバンプ電極
１９ｆ ベースバンプ電極
２０ 接着剤
２１ 第２の半導体チップ
２２ ワイヤ
２３ 封止部
２４ 配線
２５〜２７ ＨＢＴ
３０ ＧａＡｓ基板
３１ サブコレクタ層
３１ａ メサアイソレーション
３２ コレクタメサ
３３ ベースメサ
３４ エミッタ層
３５ エミッタ電極
３６ ベース電極
３７ コレクタ電極
３８ 絶縁膜
３９ａ 接続孔
３９ｂ 接続孔
４０ａ モリブデン膜
４０ｂ 金膜
４０ｃ モリブデン膜
４１ 絶縁膜
４２ａ 接続孔
４２ｂ 接続孔
４２ｃ 接続孔
４３ａ モリブデン膜
４３ｂ 金膜
４３ｃ モリブデン膜
４５ａ モリブデン／金膜
４５ｂ 金膜
５０ 配線
６０ 半導体基板
６１ 半導体層
６２ ｐ型ウェル
６３ａ ＬＤＭＯＳＦＥＴ
６３ｂ ＬＤＭＯＳＦＥＴ
６４ ゲート絶縁膜
６５ ゲート電極
６６ ｎ+型半導体領域
６７ ｎ-型半導体領域
６８ ｎ+型半導体領域
６９ 絶縁膜
７０ コンタクトホール
７１ プラグ
７２ ソース電極
７３ ドレイン電極
７４ 絶縁膜
８０ キャビティ
Ｍ１ｂ 第１ベース配線
Ｍ１ｃ 第１コレクタ配線
Ｍ２ｂ 第２ベース配線
Ｍ２ｃ 第２コレクタ配線
Ｍ２ｅ エミッタ配線
【特許請求の範囲】
【請求項１】
（ａ１）複数のヘテロ接合型バイポーラトランジスタと、
（ａ２）前記複数のヘテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続して所定方向に延在するエミッタバンプ電極とを有する第１の半導体チップと、
（ｂ）前記第１の半導体チップを実装する配線基板とを備え、
前記エミッタバンプ電極は、前記配線基板を貫通するように設けられた複数のビアに接続していることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記第１の半導体チップにある面のうち前記配線基板に実装する面とは反対側の面に、前記第１の半導体チップより発熱量の少ない第２の半導体チップを配置していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体チップは、化合物半導体を主成分として形成され、前記第２の半導体チップは、シリコンを主成分として形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、携帯電話機に使用されるパワーアンプモジュールであることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記半導体装置は、入力信号を増幅する多段階の増幅回路と前記多段階の増幅回路を制御する制御回路とを有し、
前記多段階の増幅回路のうち、初段の増幅回路と前記制御回路は前記第２の半導体チップに形成され、前記多段階の増幅回路のうち、前記へテロ接合型バイポーラトランジスタを含む終段の増幅回路は前記第１の半導体チップに形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記半導体装置は、入力信号を増幅する３段階の増幅回路と前記３段階の増幅回路を制御する制御回路とを有し、
前記３段階の増幅回路のうち、初段の増幅回路と前記制御回路は前記第２の半導体チップに形成され、前記３段階の増幅回路のうち、２段目の増幅回路および前記へテロ接合型バイポーラトランジスタを含む終段の増幅回路は前記第１の半導体チップに形成されていることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記半導体装置は、第１周波数で動作する第１回路と第２周波数で動作する第２回路とを有することを特徴とする請求項２記載の半導体装置。
【請求項８】
前記第１回路および前記第２回路は、それぞれに入力される入力信号を増幅する多段階の増幅回路を含み、
前記第１回路にある初段の増幅回路および前記第２回路にある初段の増幅回路は前記第２の半導体チップに形成され、前記第１回路にある終段の増幅回路および前記第２回路にある終段の増幅回路は前記第１の半導体チップに形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の半導体チップは、
（ａ３）前記複数のへテロ接合型バイポーラトランジスタの各ベース電極を共通接続する第１ベース配線と、
（ａ４）前記複数のへテロ接合型バイポーラトランジスタの各コレクタ電極を共通接続する第１コレクタ配線と、
（ａ５）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線とを有し、
前記第１ベース配線および前記第１コレクタ配線は第１配線層に形成され、前記エミッタ配線は第２配線層に形成され、前記エミッタ配線上に形成された前記エミッタバンプ電極は第３配線層に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記半導体装置はさらに、
（ａ６）前記第１ベース配線上に形成された第２ベース配線と、
（ａ７）前記第２ベース配線上に形成されたベースバンプ電極と、
（ａ８）前記第１コレクタ配線上に形成された第２コレクタ配線と、
（ａ９）前記第２コレクタ配線上に形成されたコレクタバンプ電極とを有し、
前記第２ベース配線および前記第２コレクタ配線は前記第２配線層に形成され、前記ベースバンプ電極と前記コレクタバンプ電極は前記第３配線層に形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記配線基板は、前記複数のビアの接続面を内包するように形成された配線であって、前記配線基板の前記第１の半導体チップを実装する面に形成された前記配線とを有し、
前記配線に複数の前記エミッタバンプ電極が内包されるようにして前記配線基板に前記第１の半導体チップを実装することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記半導体装置において、前記第１の半導体チップは、前記複数のヘテロ接合型バイポーラトランジスタが形成された面を前記配線基板に向けて実装されることを特徴とする請求項２記載の半導体装置。
【請求項１３】
前記半導体装置の前記ビアは金属からなり、
前記配線基板の前記第１の半導体チップを実装する面とは反対側の面にＧＮＤ用外部配線が形成され、
前記ビアは、前記ＧＮＤ用外部配線と接続されていることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記半導体装置は、前記配線基板上に受動部品を実装していることを特徴とする請求項５記載の半導体装置。
【請求項１５】
前記半導体装置において、前記第２の半導体チップと前記配線基板とは、ワイヤによって電気的に接続されていることを特徴とする請求項２記載の半導体装置。
【請求項１６】
（ａ１）複数のヘテロ接合型バイポーラトランジスタと、
（ａ２）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続して所定方向に延在するエミッタバンプ電極とを有する第１の半導体チップと、
（ｂ）前記第１の半導体チップより発熱量の少ない第２の半導体チップと、
（ｃ）前記第１の半導体チップおよび前記第２の半導体チップを実装する配線基板とを備え、
前記配線基板を貫通する複数のビアに前記エミッタバンプ電極を接続するように前記第１の半導体チップを前記配線基板に実装し、前記第１の半導体チップの面のうち前記配線基板に実装する面とは反対側の面に前記第２の半導体チップを実装することを特徴とする半導体装置。
【請求項１７】
（ａ）ビアを有する配線基板と、
（ｂ）ヘテロ接合型バイポーラトランジスタを形成した第１の半導体チップと、
（ｃ）前記第１の半導体チップより発熱量の少ない第２の半導体チップとを備え、
前記ビアに前記第１の半導体チップが接続するように第１の半導体チップを前記配線基板上に実装し、前記第１の半導体チップの実装面とは反対側の面に前記第２の半導体チップを配置することを特徴とする半導体装置。
【請求項１８】
（ａ）半導体ウェハのチップ領域に複数のヘテロ接合型バイポーラトランジスタを形成する工程と、
（ｂ）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線を形成する工程と、
（ｃ）前記エミッタ配線上に延在したエミッタバンプ電極を形成する工程と、
（ｄ）前記半導体ウェハを第１の半導体チップに個片化する工程と、
（ｅ）前記第１の半導体チップを配線基板に実装する工程とを備え、
前記（ｅ）工程は、前記第１の半導体チップに形成されている前記エミッタバンプ電極を、前記配線基板に設けられた複数のビアに接続するように、前記第１の半導体チップを前記配線基板に実装することを特徴とする半導体装置の製造方法。
【請求項１９】
前記半導体装置の製造方法は、さらに、
（ｆ）前記第１の半導体チップより発熱量の少ない第２の半導体チップを、前記第１の半導体チップの面のうち前記配線基板に実装する面とは反対側の面に配置する工程とを備えることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記エミッタバンプ電極は、金を主成分として形成されていることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項１】
（ａ１）複数のヘテロ接合型バイポーラトランジスタと、
（ａ２）前記複数のヘテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続して所定方向に延在するエミッタバンプ電極とを有する第１の半導体チップと、
（ｂ）前記第１の半導体チップを実装する配線基板とを備え、
前記エミッタバンプ電極は、前記配線基板を貫通するように設けられた複数のビアに接続していることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記第１の半導体チップにある面のうち前記配線基板に実装する面とは反対側の面に、前記第１の半導体チップより発熱量の少ない第２の半導体チップを配置していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体チップは、化合物半導体を主成分として形成され、前記第２の半導体チップは、シリコンを主成分として形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、携帯電話機に使用されるパワーアンプモジュールであることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記半導体装置は、入力信号を増幅する多段階の増幅回路と前記多段階の増幅回路を制御する制御回路とを有し、
前記多段階の増幅回路のうち、初段の増幅回路と前記制御回路は前記第２の半導体チップに形成され、前記多段階の増幅回路のうち、前記へテロ接合型バイポーラトランジスタを含む終段の増幅回路は前記第１の半導体チップに形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記半導体装置は、入力信号を増幅する３段階の増幅回路と前記３段階の増幅回路を制御する制御回路とを有し、
前記３段階の増幅回路のうち、初段の増幅回路と前記制御回路は前記第２の半導体チップに形成され、前記３段階の増幅回路のうち、２段目の増幅回路および前記へテロ接合型バイポーラトランジスタを含む終段の増幅回路は前記第１の半導体チップに形成されていることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記半導体装置は、第１周波数で動作する第１回路と第２周波数で動作する第２回路とを有することを特徴とする請求項２記載の半導体装置。
【請求項８】
前記第１回路および前記第２回路は、それぞれに入力される入力信号を増幅する多段階の増幅回路を含み、
前記第１回路にある初段の増幅回路および前記第２回路にある初段の増幅回路は前記第２の半導体チップに形成され、前記第１回路にある終段の増幅回路および前記第２回路にある終段の増幅回路は前記第１の半導体チップに形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の半導体チップは、
（ａ３）前記複数のへテロ接合型バイポーラトランジスタの各ベース電極を共通接続する第１ベース配線と、
（ａ４）前記複数のへテロ接合型バイポーラトランジスタの各コレクタ電極を共通接続する第１コレクタ配線と、
（ａ５）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線とを有し、
前記第１ベース配線および前記第１コレクタ配線は第１配線層に形成され、前記エミッタ配線は第２配線層に形成され、前記エミッタ配線上に形成された前記エミッタバンプ電極は第３配線層に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記半導体装置はさらに、
（ａ６）前記第１ベース配線上に形成された第２ベース配線と、
（ａ７）前記第２ベース配線上に形成されたベースバンプ電極と、
（ａ８）前記第１コレクタ配線上に形成された第２コレクタ配線と、
（ａ９）前記第２コレクタ配線上に形成されたコレクタバンプ電極とを有し、
前記第２ベース配線および前記第２コレクタ配線は前記第２配線層に形成され、前記ベースバンプ電極と前記コレクタバンプ電極は前記第３配線層に形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記配線基板は、前記複数のビアの接続面を内包するように形成された配線であって、前記配線基板の前記第１の半導体チップを実装する面に形成された前記配線とを有し、
前記配線に複数の前記エミッタバンプ電極が内包されるようにして前記配線基板に前記第１の半導体チップを実装することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記半導体装置において、前記第１の半導体チップは、前記複数のヘテロ接合型バイポーラトランジスタが形成された面を前記配線基板に向けて実装されることを特徴とする請求項２記載の半導体装置。
【請求項１３】
前記半導体装置の前記ビアは金属からなり、
前記配線基板の前記第１の半導体チップを実装する面とは反対側の面にＧＮＤ用外部配線が形成され、
前記ビアは、前記ＧＮＤ用外部配線と接続されていることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記半導体装置は、前記配線基板上に受動部品を実装していることを特徴とする請求項５記載の半導体装置。
【請求項１５】
前記半導体装置において、前記第２の半導体チップと前記配線基板とは、ワイヤによって電気的に接続されていることを特徴とする請求項２記載の半導体装置。
【請求項１６】
（ａ１）複数のヘテロ接合型バイポーラトランジスタと、
（ａ２）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続して所定方向に延在するエミッタバンプ電極とを有する第１の半導体チップと、
（ｂ）前記第１の半導体チップより発熱量の少ない第２の半導体チップと、
（ｃ）前記第１の半導体チップおよび前記第２の半導体チップを実装する配線基板とを備え、
前記配線基板を貫通する複数のビアに前記エミッタバンプ電極を接続するように前記第１の半導体チップを前記配線基板に実装し、前記第１の半導体チップの面のうち前記配線基板に実装する面とは反対側の面に前記第２の半導体チップを実装することを特徴とする半導体装置。
【請求項１７】
（ａ）ビアを有する配線基板と、
（ｂ）ヘテロ接合型バイポーラトランジスタを形成した第１の半導体チップと、
（ｃ）前記第１の半導体チップより発熱量の少ない第２の半導体チップとを備え、
前記ビアに前記第１の半導体チップが接続するように第１の半導体チップを前記配線基板上に実装し、前記第１の半導体チップの実装面とは反対側の面に前記第２の半導体チップを配置することを特徴とする半導体装置。
【請求項１８】
（ａ）半導体ウェハのチップ領域に複数のヘテロ接合型バイポーラトランジスタを形成する工程と、
（ｂ）前記複数のへテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線を形成する工程と、
（ｃ）前記エミッタ配線上に延在したエミッタバンプ電極を形成する工程と、
（ｄ）前記半導体ウェハを第１の半導体チップに個片化する工程と、
（ｅ）前記第１の半導体チップを配線基板に実装する工程とを備え、
前記（ｅ）工程は、前記第１の半導体チップに形成されている前記エミッタバンプ電極を、前記配線基板に設けられた複数のビアに接続するように、前記第１の半導体チップを前記配線基板に実装することを特徴とする半導体装置の製造方法。
【請求項１９】
前記半導体装置の製造方法は、さらに、
（ｆ）前記第１の半導体チップより発熱量の少ない第２の半導体チップを、前記第１の半導体チップの面のうち前記配線基板に実装する面とは反対側の面に配置する工程とを備えることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記エミッタバンプ電極は、金を主成分として形成されていることを特徴とする請求項１８記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００５−３２７８０５（Ｐ２００５−３２７８０５Ａ）
【公開日】平成１７年１１月２４日（２００５．１１．２４）
【国際特許分類】
【出願番号】特願２００４−１４２５０６（Ｐ２００４−１４２５０６）
【出願日】平成１６年５月１２日（２００４．５．１２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１７年１１月２４日（２００５．１１．２４）
【国際特許分類】
【出願日】平成１６年５月１２日（２００４．５．１２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]