スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路
不揮発に再構成可能な論理回路を構成する。スピンＭＯＳＦＥＴを用いたＣＭＯＳ構成による再構成可能な論理回路である。スピンＭＯＳＦＥＴであるＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ８の磁化状態によりそれぞれのトランジスタの伝達特性を変化させることでＡＮＤ／ＯＲ／ＸＯＲ／ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／“１”／“０”の全２入力対称関数が再構成可能である。不揮発かつ少素子数で論理機能を構成できるため、チップ面積の縮小化が可能であり、高速・低消費電力動作が期待できる。
【発明の詳細な説明】
【技術分野】
本発明は、機能を再構成可能な論理回路に関し、より詳細には、内部に強磁性体を含み強磁性体の磁化状態に依存する伝達特性を有するトランジスタ（以下、「スピントランジスタ」と称する。）を用いた再構成可能な論理回路に関する。
【背景技術】
近年、ユーザのプログラムによって機能の再構成可能（リコンフィギャラブルまたはリプログラマブル）な論理回路が注目されている。例えば、これをＬＳＩ技術で実現したＦｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ（ＦＰＧＡ）が用いられることが多い（例えばＳ．Ｔｒｉｍｂｅｒｇｅｒ，Ｐｒｏｃ．ＩＥＥＥ ８１（１９９３）１０３０．，Ｓ．Ｈａｕｃｋ，Ｐｒｏｃ．ＩＥＥＥ ８６（１９９８）６２５．、および末吉敏則：プログラマブルロジックデバイス，電子情報通信学会技術研究報告，Ｖｏｌ．１０１，Ｎｏ．６３３，（２００２）１７。参照）。従来は、ＦＰＧＡは製品の試作や一部の限られた製品に用いられてきたが、最近では納期の早さと製品出荷後の機能の書き換えが可能なことが注目されており製品開発のサイクルの短い携帯電話などモバイル機器における最終部品としても組み込まれている。また、演算ごとにハードウェアを再構成する新しいアーキテクチャの情報機器としても研究が行われている。
ＦＰＧＡの構成にはいくつかあるが、その中でも比較的大規模化が可能であり柔軟性も高い、ＳＲＡＭによる真理値表参照型（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ（ＬＵＴ）方式）が多く採用されている。この構成は、任意の関数を実現できるＬＵＴからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ（例えばパストランジスタ）により変更可能な配線で接続するものである（図５６（Ａ）参照）。
ＬＵＴのレジスタに書き込む値と配線のスイッチを書き換えることで所望の論理回路を実現する。論理ブロックは、ＬＵＴと同期をとるためのフリップフロップ（ＦＦ）からなる（図５６（Ｂ））。ＬＵＴには、与えられた入力のパターンとアドレスとを対応させるためのデコーダ回路、そのアドレスのレジスタに値を記憶するためのメモリ（ＳＲＡＭセル）が含まれる。図５６（Ｃ）には２入力対称関数が実現できるＬＵＴ回路の例を示した。
ＳＲＡＭは揮発性メモリであり、電源を切ると記憶情報が失われる。そこで、データの保持のため，外部に不揮発性メモリ（例えばフラッシュメモリ）を用意しておき、電源を再投入する毎にその情報をロードして用いる。
最近、ＬＵＴ方式のＦＰＧＡとはまったく異なる原理に基づく再構成可能な論理回路として、論理回路ブロックにニューロンＭＯＳ（以下，「νＭＯＳ」と称する）構造を応用した回路の研究がなされている（例えばＴ．Ｓｈｉｂａｔａ ａｎｄ Ｔ．Ｏｈｍｉ：ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．ＥＤ−３９（１９９２）１４４４，ａｎｄ ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．ＥＤ−４０（１９９３）７５０．、および澤田宏、青山一生、名古屋彰、中島和夫：ニューロンＭＯＳを可変論理部に用いた再構成可能デバイスに関する検討，電子情報通信学会技術研究報告，Ｖｏｌ．９９，Ｎｏ．４８１，（１９９９）７９．参照）。νＭＯＳを用いると、対称関数が効率よく実現できる。ＬＵＴ方式と比べて機能は限定されるが、論理設計においては対称関数が多く出現することなどから注目されている。
図５６は、２入力対称関数の実現可能な論理回路の構成例を示す図である。この論理回路は、νＭＯＳ構造を用いた３つのプレインバータ２０１、２０３及び２０５と、νＭＯＳ構造を用いた１つのメインインバータ２０７とを有している。入力部となるプレインバータでは、複数の等しい容量を介して複数のディジタル値が入力される。また、各インバータ２０１、２０３、２０５及び２０７においては、論理閾値が異なっており、図中、Ｖｋ／ｎと記載されている場合は、そのインバータへの入力数がｎであり、論理閾値が“１”論理レベルに対してＶｋ／ｎであることを表している。
Ａ、Ｂが入力で、Ｃｋ（ｋ＝０、１、２）が制御信号の入力である。このＣｋにより、メインインバータ２０７への入力を操作することにより、任意の対称関数を実現する。この回路の動作は、Ｃｋ＝“１”とすると入力中“１”の数がｋ個のときのみ出力が“０”となり、それ以外の場合は出力が“１”となる。例えば、Ｃ０＝Ｃ２＝“１”、Ｃ１＝“０”とすると、“１”の数が０個（Ａ＝Ｂ＝“０”）と、“１”の数が２個（Ａ＝Ｂ＝“１”）のとき出力が“０”で、“１”の数が１個（Ａ ｏｒ Ｂ＝“１”）のとき出力が“１”のＸＯＲ論理回路となる。
【発明の開示】
以上に説明したＦＰＧＡの論理ブロックには以下に述べる問題がある。すなわち、ＬＵＴ方式、νＭＯＳを用いた論理ブロックには、特に論理機能の揮発性に関して課題がある。また、素子数（占有面積）に関しても以下のような課題を生じることがある。
まず、ＬＵＴ方式の論理ブロックの課題に関して説明する。ＬＵＴ方式では、回路の機能自体には論理を再構築するための書き換え能力はなく、レジスタの値を参照するものである．ＬＵＴにはＳＲＡＭを用いるため，ＳＲＡＭの揮発性に由来する問題点が存在する。ＬＵＴの内容、すなわち論理機能は、電源を切ると失われてしまう。製品に組み込む場合は、データを保持するために外部に膨大な記憶容量の不揮発性メモリが必要であり、チップ全体の面積が大きくなるばかりか、電源再投入の際の立ち上げ時間が長くなり、消費電力にも影響する。
また、論理ブロック内部にも、たとえばデコーダ及び複数個のトランジスタから成るＳＲＡＭセルから構成されるために多くの素子（２入力対称関数の場合、例えば図５６（Ｃ）の回路であれば４０個程度のトランジスタが必要であり、論理ブロックの占有面積が大きくなるという問題点もある。
次に、νＭＯＳを用いた論理ブロックの課題について説明する。この論理ブロックは、ＬＵＴ方式と異なり、制御信号により回路の動作を書き換えることができる．２入力では素子数は８個のＭＯＳＦＥＴ及び１４個のキャパシタで構成され，ＬＵＴ方式に比べて半分程度の素子数で同等の回路を構成することが可能である。しかし、νＭＯＳに用いるキャパシタの占有面積は小さくない。また、回路の機能を維持するために、使用中は、常に制御信号を与え続けなければならない。電源電圧以外の大きさの制御信号とこれを制御するための制御回路（コントローラ）も必要となる。また、不揮発に機能を記憶することはできないため、ＬＵＴ方式と同様に論理機能の不揮発保持に問題がある。
本発明の目的は、不揮発で再構成可能な回路を少ない素子数で実現することにより、回路の小型化、低消費電力化を図ることである。
本発明に係る回路では、伝導キャリアのスピンの向き又はトランジスタの内部に含まれる強磁性体の磁化状態に依存する伝達特性を有するトランジスタ（以下、「スピントランジスタ」と称する。）を用いて、その入力部にνＭＯＳを用いる。スピントランジスタの磁化状態を制御してトランジスタの駆動力を変化させることにより、回路の動作点を操作して機能を書き換える。素子の特性を変化させるという点で、完全にハードウェア的に機能が書き換えられる新しい概念に基づく回路である。不揮発に論理機能を保持できること及び論理機能の切り換えに制御信号を必要としない点が、νＭＯＳのみを用いた論理ブロックとは異なる。しかもスピントランジスタ中の強磁性体により回路の機能を不揮発的に記憶できる。本発明の論理回路を用いることにより，ＦＰＧＡにおける上記の課題を解決できる。
不揮発性に関して説明する。回路の機能は、スピントランジスタに含まれるの強磁性体の磁化状態により決定される。従って、電源を切っても磁化状態は変わらないため論理機能は不揮発に保たれる。そのため、従来のＦＰＧＡにおいて必要な外部の不揮発性メモリのうち、論理ブロック部に関する部分が不要となる。チップサイズの縮小化に関して有利であり、さらに、論理機能をロードするための時間を必要としないため，立ち上げに要する時間も短縮される。
論理ブロックに含まれる素子数は、本発明に係る回路では、９〜１１個のＭＯＳＦＥＴと２つのキャパシタで構成され、素子数は、ＬＵＴ方式の３分の１以下に減少する。νＭＯＳのみを用いる論理ブロックと比べても半分程度の素子数である。外部の不揮発性メモリは配線部に関するもののみでよいので、全体で素子の数は従来の回路と比べて非常に少なくなる。
また、論理ブロック間を接続する配線の選択に用いるスイッチとしてスピントランジスタを用いることもできる。特に、このスイッチとして下記に述べるスピンＭＯＳＦＥＴを用いることで，論理ブロック間の相互配線も不揮発に記憶することができる。この場合では、配線部に関しても不揮発性メモリが不用になる。スイッチに用いるスピンＭＯＳＦＥＴとしてはエンハンスメント型の他にデョプレッション型も使用できる．さらにｐチャネル型およびｎチャネル型スピンＭＯＳＦＥＴで構成したトランスファゲートも使用できる。
本発明の一観点によれば、伝導キャリアのスピンの向きまたはトランジスタ内部に含まれる強磁性体の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記伝導キャリアのスピンの向きまたは前記強磁性体の磁化状態を変えることにより変化する前記トランジスタの伝達特性を変化させることにより動作点を変化させて機能を再構成することができる回路が提供される。
前記回路の出力端子に、Ａ／Ｄコンバータを接続して出力端子におけるアナログの動作点をディジタル論理レベルに変換する。また，前記Ａ／Ｄコンバータにスピントランジスタを含めることにより、スピントランジスタの磁化状態によって制御できる閾値を設定することによっても機能を再構成することができる。
尚、上記スピントランジスタの代わりに、他の伝達特性可変のトランジスタを用いて回路を構成することもできる。この場合でも、前記トランジスタの伝達特性を変化させることにより動作点を移動させて機能を再構成することができる。尚、ここでいう伝達特性可変とは、例えばＶｄｓやＶｇｓなどのバイアス以外の物性量を変化させることで、トランジスタの伝達特性を不揮発的に変化させることができることを意味する。これにより、同じ条件でバイアスを加えても出力特性が異なる。このようなトランジスタは例えば強磁性体や強誘電体を用いることやフローティングゲート技術（フローティングゲートにキャリアを注入して、しきい値を変化させるなど）を用いることにより実現できる。上述したスピントランジスタはこのような伝達特性可変のトランジスタの１つである。
【図面の簡単な説明】
図１（Ａ）、（Ｂ）は、それぞれ本発明に係る回路の基本構成を示すブロック図である。
図２（Ａ）は、ＭＯＳＦＥＴ型スピントランジスタ（以下、「スピンＭＯＳＦＥＴ」と称する。）の構造例を示す図であり、図２（Ｂ）は、νＭＯＳ（Ｂ）の構造例を示す図である。
図３（Ａ）は、スピンＭＯＳＦＥＴの理想化された静特性を示す図であり、図３（Ｂ）は、ドレイン電流のゲート電圧依存性を示す図である。
図４は、図２（Ｂ）に示すνＭＯＳトランジスの静特性を示す図であり、入力Ａ、Ｂが、ディジタル値の場合の静特性を示す図である。
図５（ａ）、（ｂ）、（ｃ）は、それぞれＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータ構造を用いたＡＮＤ／ＯＲ再構成可能論理回路である。
図６は、入力にＣＭＯＳインバータを用いたＮＡＮＤ／ＮＯＲ再構成可能論理回路の構成例を示す図である。
図７は、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路を示す図である。
図８は、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路の動作曲線を示す図である。
図９は、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路の真理値表である。
図１０は、図７に示す回路にＸＮＯＲ機能を加えた回路を示す図である。
図１１は、図１０に示す回路の第１の動作を示す図である。
図１２は、ＡＮＤ／ＯＲ機能について説明する図であり、図１２（Ａ）は動作曲線を示す図であり、図１２（Ｂ）はＯＲ回路、図１２（Ｃ）はＡＮＤ回路の真理値表を示す図である。
図１３は、ＸＮＯＲ機能の動作曲線（Ａ）と真理値表（Ｂ）を示す図である。
図１４（Ａ）は、図１０に示す回路の第３の動作を示す図であり、図１４（Ｂ）はその真理値表である。
図１５は、全ての２入力対称関数が再構成可能な回路の回路構成を示す図である。
図１６（Ａ）は、閾値可変インバータの回路構成を示す図であり、図１６（Ｂ）はその動作例を示す図である。
図１７は、通常のＣＭＯＳインバータの閾値をｐＭＯＳのβとｎＭＯＳのβとの比の関数としてプロットした図である。
図１８は、ＡＮＤ／ＯＲ回路の回路構成例を示す図である。
図１９は、図１８に示す回路の第１の動作（Ａ）と、真理値表（Ｂ）である。
図２０は、図１８に示す回路の第２の動作（Ａ）と、真理値表（Ｂ）である。
図２１は、ＡＮＤ／ＯＲ回路の回路構成例を示す図である。
図２２（Ａ）は、図２１における可変閾値インバータの特性を示す図であり、図２２（Ｂ）は真理値表である。
図２３は、図２２（Ａ）、（Ｂ）に対応する図であり、閾値を変化させた場合の動作と真理値表を示す図である。
図２４は、ＡＮＤ／ＯＲ／ＸＮＯＲ回路の回路構成例を示す図である。
図２５は、図２４に示す回路のＶｉｎ＿ｎの動作曲線を示す図である。
図２６（Ａ）は、図２４に示す回路の第１の動作を示す図であり、図２６（Ｂ）は真理値表である。
図２７（Ａ）は、図２４に示す回路の第２の動作を示す図であり、図２７（Ｂ）は真理値表である。
図２８（Ａ）は、図２４に示す回路の第３の動作を示す図であり、図２８（Ｂ）は真理値表である。
図２９（Ａ）は、図２４に示す回路の第４の動作を示す図であり、図２９（Ｂ）は真理値表である。
図３０は、ＡＮＤ／ＯＲ／ＸＯＲ／ＸＮＯＲ回路の構成例を示す図である。
図３１は、図３０に示す回路のＶｉｎ＿ｐの動作点を動作を示す図である。
図３２（Ａ）は、図３０に示す回路の第１の動作を示す図であり、図３２（Ｂ）はその真理値表である。
図３３（Ａ）は、図３０に示す回路の第２の動作を示す図であり、図３３（Ｂ）はその真理値表である。
図３４（Ａ）は、図３０に示す回路の第３の動作を示す図であり、図３４（Ｂ）はその真理値表である。
図３５（Ａ）は、図３０に示す回路の第４の動作を示す図であり、図３５（Ｂ）はその真理値表である。
図３６は、スピンＭＯＳＦＥＴを用いた再構成可能論理回路の構成例を示す図である。
図３７は、ＮＡＮＤ／ＮＯＲ回路の回路構成を示す図である。
図３８は、図３７に示す回路の動作点とインバータの特性を示す図である。
図３９は、図３７に示す回路の真理値表である。
図４０は、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ回路の回路図である。
図４１は、図４０に示す回路のＶｉｎ＿ｎの動作点を示す図である。
図４２（Ａ）は図４０に示す回路の第１の動作を示す図であり、図４２（Ｂ）は、その真理値表である。
図４３（Ａ）は図４０に示す回路の第２の動作を示す図であり、図４３（Ｂ）は、その真理値表である。
図４４は、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ回路の回路図である。
図４５は、図４４に示す回路のＶｉｎ＿ｐの動作点を示す図である。
図４６（Ａ）は図４４に示す回路の第１の動作を示す図であり、図４６（Ｂ）は、その真理値表である。
図４７（Ａ）は図４４に示す回路の第２の動作を示す図であり、図４７（Ｂ）は、その真理値表である。
図４８は、ＮＡＮＤ／ＮＯＲ回路の構成例を示す図である（Ｅ／Ｅ構成）。
図４９は、図４８に示す回路の動作を示す図である。
図５０は、図４８に示すＮＯＲ回路とＮＡＮＤ回路の真理値表である。
図５１（Ａ）は、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ回路の構成例を示す図であり、図５１（Ｂ）は、Ｖｉｎ＿ｎの動作点を示す図である。
図５２（Ａ）は、図５１（Ａ）に示す回路の第１の動作を示す図であり、図５２（Ｂ）は、図５２（Ａ）の真理値表である。
図５３（Ａ）は、図５１（Ａ）に示す回路の第２の動作を示す図であり、図５３（Ｂ）は、図５３（Ａ）の真理値表である。
図５４（Ａ）は、図５１（Ａ）に示す回路の第３の動作を示す図であり、図５４（Ｂ）は、図５１（Ａ）の真理値表である。
図５５は、全ての２入力対称関数が再構成可能な回路の回路構成を示す図である。
図５６は、２入力対称関数が実現可能な論理回路の構成例を示す図である。
図５７（Ａ）は、任意の関数を実現できるＬＵＴと記憶素子とからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ（例えばパストランジスタ）により変更可能な配線で接続する回路であり、図５７（Ｂ）は、ＬＵＴと同期をとるためのフリップフロップ（ＦＦ）からなる回路であり、図５７（Ｃ）は、２入力対称関数が実現できるＬＵＴ回路の例である。
【発明を実施するための最良の形態】
図１（Ａ）、（Ｂ）を参照して本発明に係る回路の基本構成についてまず説明を行う。図１（Ａ）、（Ｂ）に示すように、本発明に係る回路は、端子Ｖｍ（以下では“Ｖｍ”を端子名としても用いるが、その電位としても用いることがある。）と、その端子Ｖｍにおける寄生容量および次段の入力容量を充電するための回路群Ｐと、放電するための回路群Ｑと、アナログ電圧Ｖｍをディジタル論理レベルに増幅するＡ−Ｄコンバータとを主要構成要素とする。Ｖｍは入力信号Ａ、Ｂの値によって決まり、次段の回路には依存せずに決まる。
図１（Ａ）に示すように、回路群Ｐと回路群Ｑのうち少なくとも一方にスピントランジスタが含まれ、スピントランジスタの磁化状態によって電流駆動能力を制御できる。このため、入力Ａ、Ｂが同じ値であっても、スピントランジスタの磁化状態によって異なるＶｍをとる。スピントランジスタの磁化の状態によって生じるＶｍの変化を、ある一定の論理閾値を持つＡ／Ｄコンバータでディジタル論理レベルに増幅することにより、再構成可能な論理回路となる。又はスピントランジスタを用いた論理閾値を可変できるＡ／Ｄコンバータにより、再構成可能論理回路を構成することもできる．
図１（Ｂ）に示す回路は、入力に等しく重み付けされた２入力のνＭＯＳ構造を用いている。対称関数においては、入力信号Ａ、Ｂは、それぞれ区別する必要がないため、等しく重み付けされた２入力のνＭＯＳ構造を用いることにより効率良く回路群に入力することができる。ＡとＢを区別する必要がある場合には入力容量の重み付けをＡとＢとで変えることで実現できる。
本発明に係る回路は、強磁性金属などの強磁性体を内部に含み、伝導キャリアのスピンの向きまたは強磁性体の磁化状態によって伝達特性を制御できるスピントランジスタを用いた不揮発性の再構成可能な回路、主として論理回路である。スピントランジスタを用いて少ない素子数で２入力の対称関数を実現することができる。
まず、スピントランジスタについて説明する。スピントランジスタは、磁化の向きを磁場等によって独立に制御できる強磁性体（フリー層）と磁化の向きを固定した強磁性体（ピン層）を少なくとも一つずつ有し、フリー層の磁化の向き変えることによってフリー層とピン層との相対的な磁化状態を平行磁化又は反平行磁化にすることができるトランジスタである。
スピントランジスタでは、スピン依存散乱、スピン依存トンネル効果、スピンフィルタ効果等のキャリアのスピンの向きと強磁性体の磁化の向きとに依存した伝導現象によってトランジスタ内の磁化状態に応じた出力特性を実現することができる。従って、スピントランジスタでは、同一バイアス下であってもスピントランジスタ内に含まれるフリー層とピン層との相対的な磁化の向きによってトランジスタの伝達特性を制御することができる。
以下、スピントランジスタについて、ＭＯＳＦＥＴ型スピントランジスタ（以下、「スピンＭＯＳＦＥＴ」と称する。）を例にして説明する。スピンに依存する伝導現象を含むが，トランジスタ動作は通常のＭＯＳＦＥＴと同等の動作原理に基づくとして，特に，その出力特性はグラジュアルチャネル近似で表現できるものとする。
図２（Ａ）は、スピンＭＯＳＦＥＴの構造例を示す図である。図２（Ａ）に示すように、スピンＭＯＳＦＥＴ（Ａ）は、半導体（基板）１上に形成されており、ソース電極３とドレイン電極５とが強磁性体により形成されている点以外は、ゲート絶縁膜１１上にゲート電極７が形成されている点を含めて通常のＭＯＳＦＥＴと同様の構造を有している。以下、強磁性体のソース電極と強磁性のドレイン電極とを、それぞれ強磁性ソース３と強磁性ドレイン５と略記する。尚、図において、ＦＭは強磁性金属を表すが、他の電気伝導性強磁性体を用いても、ソースとドレインを構成できる。
強磁性ソース３は、スピン偏極キャリアを半導体１中のゲート下に形成されたチャネルに注入するスピンインジェクタとして働く。また、強磁性ドレイン５はチャネルに注入されたスピンの向きを電気信号として検出するスピンアナライザとして働く。強磁性体として強磁性金属（ＦＭ）を用いる場合では、半導体（基板）１とのショットキー接合を用いて強磁性ソース３と強磁性ドレイン５とを形成する。ゲート電極７に対してゲート電圧を印加することにより、ショットキー障壁を介して強磁性ソース３からチャネルにスピン偏極キャリアを注入する。
注入されるスピン偏極キャリアはチャネルを通って強磁性ドレイン５に到達する（簡単のため、チャネルに注入されたスピン偏極キャリアのゲート電界によるＲａｓｈｂａ効果を無視する）。ソース−ドレイン間が平行磁化を持つ場合は、強磁性ドレイン５に注入されたスピン偏極キャリアは、スピン依存散乱を受けることはなくドレイン電流となるが、反平行磁化を持つ場合は、強磁性ドレイン５でスピン依存散乱による抵抗を受ける。従って、このスピンＭＯＳＦＥＴではソース−ドレイン間の相対的な磁化の向きによって電流駆動力が異なる。
図３（Ａ）及び図３（Ｂ）に、スピンＭＯＳＦＥＴの理想化された静特性を示す。閾値以下のゲート電圧（Ｖｇｓ＜Ｖｔｈ）では、通常のＭＯＳトランジスタの場合と同様にスピンＭＯＳＦＥＴはＯＦＦ状態である。これはスピンＭＯＳＦＥＴの磁化状態に依存しない。閾値以上のゲート電圧を印加すると（Ｖｇｓ＝Ｖｇｓ１＞Ｖｔｈ）、スピンＭＯＳＦＥＴはＯＮ状態となるが、同じゲート電圧を印加した場合であっても、スピンＭＯＳＦＥＴ内に含まれる強磁性体の磁化状態によって流れるドレイン電流Ｉｄは異なる。平行磁化の場合では大きなドレイン電流Ｉｄ↑↑が流れ、反平行磁化の場合では小さなドレイン電流Ｉｄ↑↓しか流れない。スピンＭＯＳＦＥＴのドレイン電流が通常のＭＯＳＦＥＴと同様のゲイン係数を用いて表現できると仮定すると、これは、平行磁化の場合ではゲイン係数が大きく、反平行磁化ではゲイン係数が小さいことを意味する。以下では、スピンＭＯＳＦＥＴおよびＭＯＳＦＥＴのゲイン係数を表す相対的なパラメータβを導入する。すなわち、回路に含まれるスピンＭＯＳＦＥＴおよびＭＯＳＦＥＴのゲイン係数をβＧ１，βＧ２・・・βＧＮとすると（スピンＭＯＳＦＥＴでは平行磁化と反平行磁化のゲイン係数をそれぞれ別に定義する）、１つのゲイン係数βＧ１を用いて、各スピンＭＯＳＦＥＴおよびＭＯＳＦＥＴのゲイン係数はβＧ１＝β１βＧ１，βＧ２＝β２βＧ１，βＧ３＝β３βＧ１・・・・・βＧＮ＝βＮβＧ１と書ける。この係数β１（＝１），β２，・・・βＮを用いて各トランジスタ間のゲイン係数の大小関係を表現する。また、各β１，β２，・・・βＮの大小関係を適当な数字を用いて表現するが、この数値はβの大小関係を表現するための例示であって，これら数値自体が発明を限定するものではない。さらに、これらβ１，β２，・・・βＮの大小関係は、スピンＭＯＳＦＥＴの出力特性が通常のＭＯＳＦＥＴの出力特性を用いて表現できない場合も含めて、ＭＯＳＦＥＴおよびスピンＭＯＳＦＥＴに同じバイアスを加えたときの出力電流の大小関係を例示しているものとする。
次に、νＭＯＳ構造について図２（Ｂ）及び図４を参照しつつ説明する。図２（Ｂ）に示すように、νＭＯＳ構造を用いたＭＯＳＦＥＴ（Ｂ）は、半導体１１に対して形成されたソース１３及びドレイン１５と、ゲート絶縁膜２０を介してフローティングゲート２１と、分割された２つのゲート電極１７ａと１７ｂとを有している。上述のように、νＭＯＳのゲート１７ａ、１７ｂに入力、例えば、図のＡとＢとがゲート電極とフローティングゲートとの入力容量を介して入力される。このゲート電極とフローティングゲートとの間の大きさを変えることにより入力に重みを付けることができる。ここでは、全ての入力容量が等しい場合を例にして説明する。
図２（Ｂ）に示す２入力のνＭＯＳ構造において、フローティングゲート２１の電位Ｖｆｇは、ゲート容量を無視できる場合にはキャパシタンスのカップリングによってＶｆｇ＝（Ａ＋Ｂ）／２となり入力の平均値で示される。同様に、２入力以上の多入力（ｎ入力（ｎ＞２））の場合では、νＭＯＳに、ｎ入力の平均がフローティングゲートに入力されるのと等価であると考えて良い。入力Ａ、Ｂが、ディジタル値の場合の静特性を図４に示す。入力がアナログであっても良い。図４に示すように、Ａ＝Ｂ＝“０”の場合には、ドレイン電流Ｉｄはほとんど流れない。Ａ＝Ｂ＝“１”の場合には、ドレイン電流Ｉｄが流れる。Ａ又はＢのうちの一方のみが“１”の場合には、上記場合の約半分のゲート電圧が印加された場合のドレイン電流が流れる。対称関数においては、入力信号Ａ、Ｂは、それぞれ区別する必要がないため、等しく重み付けされた２入力νＭＯＳを用いることにより効率良く回路群に入力することができる。
νＭＯＳ構造を用いた入力と、回路群Ｐと回路群Ｑとの回路構成として、スピンＭＯＳＦＥＴとＭＯＳＦＥＴからなるＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータ構造を用いればＡＮＤ／ＯＲ再構成可能論理回路が実現できる。図５（ａ）、（ｂ）、（ｃ）は、それぞれＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータ構造を用いたＡＮＤ／ＯＲ再構成可能論理回路である。以下では、矢印を付したトランジスタ記号を用いてスピンＭＯＳＦＥＴを表す（以下同様）。図ではスピンＭＯＳＦＥＴはＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータのアクティブロード（Ｑ２）に用いているが、ドライバ（Ｑ１）をスピンＭＯＳＦＥＴとしてもよい。また、アクティブロード（Ｑ２）とドライバ（Ｑ１）の両方をスピンＭＯＳＦＥＴとすることもできる。入力のνＭＯＳ構造はＥ／Ｅ構成、Ｅ／Ｄ構成ではドライバ（Ｑ１）側に用いる。ＣＭＯＳ構成では、Ｑ２とＱ１に共通のフローティングゲートを用いて入力のνＭＯＳ構造を実現する。また、出力段のインバータはＶｍにおける出力を“１”と“０”の論理レベルに切り分けるのに用いる。すなわち、このインバータはＡＤコンバータとして働く。図５のアクティブロードＱ２が回路群Ｐを、ドライバＱ１が回路群Ｑ２を構成する。さらに、図５の回路のＶｍに作用してＶｍの電位を制御する別の回路を回路群Ｐと回路群Ｑに付け加えることによって、複雑な再構成可能な論理回路を実現できる。
また、図６に示すように、キャパシタによる容量カップリングを用いず、複数のＣＭＯＳインバータを入力に用いてもνＭＯＳ構造と同等の動作を実現することができる。ただし、この場合では図５の論理関数を反転した論理関数が出力される。
次に、本発明の第１の実施の形態による再構成可能な論理回路について図面を参照しつつ説明を行う。本実施の形態による論理回路は、エンハンスメント型ＭＯＳＦＥＴとディプリーション型ＭＯＳＦＥＴとを用いたいわゆるＥ／Ｄ構成インバータの回路のドライバまたはアクティブロードをスピンＭＯＳＦＥＴで置き換える。ドライバを置き換える場合にはエンハンスメント型のスピンＭＯＳＦＥＴを、アクティブロードを置き換える場合にはディプリーション型のスピンＭＯＳＦＥＴを用いる．入力のνＭＯＳ構造はドライバに用いる。出力段のインバータは通常ＣＭＯＳインバータが最も性能がよいが、他のＥ／Ｄ構成など他の構成のインバータも使用できる。
Ｅ／Ｅ構成では負荷曲線はドライバに生じる電圧によって変化してしまうが、Ｅ／Ｄ構成を用いると、アクティブロードによる負荷曲線が飽和するため，論理論理マージンを大きくすることが出来る。
１）ＡＮＤ／ＯＲ回路
図７から図９までを参照して、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路について説明する。図７において、Ｔｒ１がディプリーション型のｎチャネル型スピンＭＯＳＦＥＴで、反平行磁化と平行磁化の場合でそれぞれβｎ１＝１又は１０をとることができるとする。Ｔｒ１のソースとゲートとが短絡されているため、図８の実線で示すようにＶｍに対して飽和した負荷曲線が得られる。Ｔｒ２の入力にνＭＯＳ構造を用い，その動作は図８に破線で示すようになる。図９（Ａ）及び図９（Ｂ）はこの回路の真理値表である。また、その動作の詳細を表１にまとめる。
ＯＲ回路として動作させる場合には、スピンＭＯＳＦＥＴを反平行磁化にして電流駆動能力の小さなβｎ１＝１の状態にしておく。ここで、Ａ＝Ｂ＝“０”のとき、動作点Ｖｍは図８からＶＯとなるので出力Ｖｏｕｔは反転増幅されて“０”となる。Ａ又はＢ＝“１”（以下，（Ａ，Ｂ）＝（“１”，“０”）または（Ａ，Ｂ）＝（“０”，“１”）を「Ａ又はＢ＝“１”」と略記する）のとき、動作点ＶｍはＶＰとなるから、出力Ｖｏｕｔは“１”となる。Ａ＝Ｂ＝“１”のときでは、動作点ＶｍはＶＱとなり出力Ｖｏｕｔは“１”となる。
ＡＮＤ回路として動作させる場合には、スピンＭＯＳＦＥＴを平行磁化にして電流駆動能力の大きなβｎ１＝１０の状態にする。ここで、Ａ＝Ｂ＝“０”のとき、動作点ＶｍはＶＯとなるから出力Ｖｏｕｔは“０”となる。Ａ又はＢ＝“１”のときでは、動作点ＶｍはＶＲとなり，出力Ｖｏｕｔは“０”となる。Ａ＝Ｂ＝“１”のときでは、動作点ＶｍはＶＳとなり出力Ｖｏｕｔは“１”となる。
２）ＡＮＤ／ＯＲ／ＸＮＯＲ回路
図７に示す回路にＸＮＯＲ機能を加えた回路を図１０に示す。ＸＮＯＲは、Ａ又はＢ＝“０”とＡ＝Ｂ＝“１”では入出力関係がＡＮＤと等しく、Ａ＝Ｂ＝“０”のときＶｏｕｔ＝“１”（Ｖｍ＝“０”）となる回路がＱ群として追加される。Ｔｒ３〜Ｔｒ５までがその追加部分である。インバータを構成するＴｒ３とＴｒ４はレベルシフタとして働く。図１１に示すように、Ａ＝Ｂ＝“０”のときのみＴｒ５が導通する（オン状態となる）。Ｔｒ５はスピンＭＯＳＦＥＴであるが、磁化状態によるβｎ５の変化はＴｒ１のβｎ１よりも大きく変化するように設定し、例えば反平行磁化と平行磁化のそれぞれでβｎ５＝０．５又は５０とする。平行磁化の場合ではβｎ５＝５０となり、十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、反平行磁化の場合ではβｎ５＝０．５となり，電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。図１２（Ａ）から図１４（Ｂ）までに、各βにおける動作点Ｖｍを示す。実線はＴｒ２とＴｒ５とに流れる電流の和であり、Ｉｄ＿ｌｏｗは無視できると仮定した。表２にβｎ１、βｎ５と回路機能の関係をまとめる。
まず図１２を参照してＡＮＤ／ＯＲ機能について説明する。Ｔｒ５を、反平行磁化にして電流駆動能力の極めて小さな状態（βｎ５＝０．５）にしておけば、流れる電流Ｉｄ＿ｌｏｗを無視することができるため、この部分は開放とみなせる。そのため、図７に示す回路と同様の回路となり、ＡＮＤ（図１２（Ｃ））／ＯＲ（図１２（Ｂ））機能を保つことができる。
次に、ＸＮＯＲ機能について図１３（Ａ）、（Ｂ）を参照して説明する。Ｔｒ５を平行磁化にして電流駆動能力を高い状態（βｎ５＝５０）にし、Ｔｒ２はＡＮＤと同じく平行磁化（βｎ１＝１０）にしておく。Ａ＝Ｂ＝“１”、Ａ又はＢ＝“１”では、上述のようにＴｒ５は開放と等価であるためＡＮＤと同じ動作をする。Ａ＝Ｂ＝“０”のときは、Ｔｒ５の電流Ｉｄ＿ｈｉｇｈによりＶｍが放電されてＶｍ＝ＶＴ＜Ｖｉｎｖ、Ｖｏｕｔ＝“１”となる。さらに、Ｔｒ１を反平行磁化（βｎ１＝１）、Ｔｒ５を平行磁化（βｎ５＝５０）としておくと、全ての入力に対してＶｏｕｔ＝“１”となる（図１４（Ａ）、（Ｂ））。この回路の特徴は、動作点Ｖｍがいずれも０ＶあるいはＶｄｄに近く、論理マージンが大きいことである。
３）ＡＮＤ／ＯＲ／ＸＮＯＲ／ＮＡＮＤ／ＮＯＲ／ＸＯＲ機能
図１５に示す回路では、出力にインバータ回路がもう一段追加されている。この回路の動作の詳細を表３に示す。基本的には図１０に示す回路と同様であるが，Ｖｏｕｔとその反転出力とにより全ての２入力対称関数を実現することができる。
次に、本発明の第２の実施の形態による再構築可能な論理回路について図面を参照しつつ説明を行う。本実施の形態による論理回路は、ＣＭＯＳ構成インバータのｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴのいずれか一方をスピンＭＯＳＦＥＴとするか、または両方ともスピンＭＯＳＦＥＴとすることで構成できる。入力に用いるνＭＯＳ構造はｎチャネルデバイスとｐチャネルデバイスに共通のフローティングゲートを構成するようにする。出力段のインバータはＣＭＯＳ構成の通常のインバータで良い。
本発明の実施の形態によると、Ｅ／Ｄ構成と同様に動作曲線が飽和するため平論理マージンを大きくすることが出来る。また、低消費電力化に有効である。
１）閾値可変インバータ
図１６（Ａ）は、論理閾値が可変のインバータの回路図である。通常のＣＭＯＳインバータのｎチャネル型ＭＯＳＦＥＴと、ｐチャネルＭＯＳＦＥＴをｐチャネル型スピンＭＯＳＦＥＴに置き換えた回路である。ここで、ｐチャネル型スピンＭＯＳＦＥＴの電流駆動能力を反平行磁化と平行磁化の場合のそれぞれでβｐｉｎｖ＝１又は１０とし、ｎチャネル型スピンＭＯＳＦＥＴの電流駆動能力は、１と１０の間の値である。図１６（Ａ）に示すインバータ回路における論理閾値はβの組み合わせに応じて変化する。例えば、図１６（Ｂ）では、βｎｉｎｖを固定し、βｐｉｎｖ＝１又は１０とした場合の両スピンＭＯＳＦＥＴの特性を示す図である。入力は一定であるが、出力Ｖｏｕｔは、βｐｉｎｖ＝１のときはＶＬでＬｏｗレベルであり、βｐｉｎｖ＝１０のときはＶＨでＨｉｇｈレベルである。このように、出力Ｖｏｕｔは、ｐチャネル型スピンＭＯＳＦＥＴの電流駆動により異なる。より定量的には以下のように説明できる。
図１６（Ａ）に示すインバータ回路を通常のＣＭＯＳインバータと同様に考えることができる．この場合、論理閾値付近ではｐチャネル型スピンＭＯＳＦＥＴ、ｎチャネル型スピンＭＯＳＦＥＴともに飽和領域で動作している。ｎチャネル及びｐチャネルのスピンＭＯＳＦＥＴに流れるドレイン電流Ｉｄが等しいという条件で方程式を解くと次式が得られる。
ここで、Ｖｄｄ＝３．３Ｖ、Ｖｔｈｎ＝｜Ｖｔｈｐ｜＝０．５Ｖとし、論理閾値Ｖｉｎｖを、駆動力の比βｉｎｖ＝βｎｉｎｖ／βｐｉｎｖの関数として図１７にプロットした。図１７に示すように、βｉｎｖ＝０．１、１、１０に対応した論理閾値をとるこができる。
２）ＡＮＤ／ＯＲ
図１６に示した閾値可変インバータを用いたＡＮＤ／ＯＲ回路を図１８に示す。図１８に示すように、ＡＮＤ／ＯＲ回路は、２段のインバータにより構成されており、入力側が閾値可変インバータであり、出力側は通常のインバータ（閾値はＶｉｎｖ２＝Ｖｄｄ／２）である。図１８に示す回路の動作特性を図１９（Ａ）及び図１９（Ｂ）に示す。実線はＴｒ１の特性であり、破線はＴｒ２の特性である。この回路の動作についての詳細を表４にまとめる。
２−１）ＯＲ
図１９（Ａ）及び図１９（Ｂ）を参照してＯＲ回路について説明する。ＯＲ回路として機能させる場合には、図１８に示す回路において、Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）に設定する。図１９（Ａ）から，Ａ＝Ｂ＝“０”のときには、動作点ＶｍはＶＯとなることから，出力Ｖｏｕｔは反転増幅されて“０”となる。Ａ又はＢ＝“１”のときには、動作点ＶｍはＶＰとなり，出力Ｖｏｕｔは“１”となる。Ａ＝Ｂ＝“１”のとき、動作点ＶｍはＶＱとなり，出力は“１”となる。
２−２）ＡＮＤ
図２０（Ａ）及び図２０（Ｂ）を参照してＡＮＤ回路について説明する。Ｔｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）にする。Ａ＝Ｂ＝“０”のときには、動作点ＶｍはＶＯとなることから出力Ｖｏｕｔは反転増幅されて“０”となる。Ａ又はＢ＝“１”のときには、動作点ＶｍはＶＲとなり出力Ｖｏｕｔは“０”となる。Ａ＝Ｂ＝“１”のときでは、動作点ＶｍはＶＱとなり，出力は“１”となる。
尚、図２１から図２３に示すように、入力側の閾値可変インバータ（Ｔｒ１とＴｒ２からなるインバータ）の閾値Ｖｉｎｖ１を基準に考えることもできる。以下にその場合の動作について説明する。
２−３）ＯＲ
図２１に示す回路において、Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）にすると，図２２（Ａ）に示すように論理閾値はＶｉｎｖ１＝Ｖｉｎｖ１＿ｌｏｗ＜Ｖｄｄ／２となる。図２２（Ａ）、（Ｂ）に示すように、Ａ＝Ｂ＝“０”のとき、Ｖｆｇ＝０となるから、Ｖｍ＝ＶＯ＝“１”となりＶｏｕｔ＝“０”となる。Ａ又はＢ＝“１”のとき、Ｖｆｇ＝Ｖｄｄ／２＞Ｖｉｎｖ１＿ｌｏｗであるから、Ｖｍ＝ＶＰ＝“０”となりＶｏｕｔ＝“１”となる．Ａ＝Ｂ＝“１”のときでは、Ｖｆｇ＝Ｖｄｄであるため、Ｖｍ＝ＶＱ＝“０”となり、Ｖｏｕｔ＝“１”となる。
２−４）ＡＮＤ
図２１に示す回路において、Ｔｒ１を平行磁化（βｐ１＝１０）、反平行磁化（βｎ２＝１）にすると，図２３（Ａ）に示すように論理閾値はＶｉｎｖ１＝Ｖｉｎｖ１＿ｈｉｇｈ＞Ｖｄｄ／２となる。Ａ＝Ｂ＝“０”のときでは、Ｖｆｇ＝０であるから，Ｖｍ＝ＶＯ＝“１”となり、Ｖｏｕｔ＝“０”となる。Ａ又はＢ＝“１”のときでは、Ｖｆｇ＝Ｖｄｄ／２＜Ｖｉｎｖ１＿ｌｏｗであることから、Ｖｍ＝ＶＲ＝“１”となり、Ｖｏｕｔ＝“０”である。Ａ＝Ｂ＝“１”のときでは、Ｖｆｇ＝Ｖｄｄとなることから、Ｖｍ＝ＶＱ＝“０”となり、Ｖｏｕｔ＝“１”となる。
３）ＡＮＤ／ＯＲ／ＸＮＯＲ
図２４にＡＮＤ／ＯＲ／ＸＮＯＲ回路を示す。動作原理は図１０の場合と同様である。ＸＮＯＲは、Ａ＝Ｂ＝“１”及びＡ又はＢ＝“１”のときの入出力関係はＡＮＤと同じで，Ａ＝Ｂ＝“０”のときのみＡＮＤと異なり、Ｖｏｕｔ＝“１”（Ｖｍ＝“０”）となれば良い。この機能はＴｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）で構成される回路を回路群Ｑに加えることによって実現される。Ｔｒ３、Ｔｒ４から成るインバータ（レベルシフタ）では、閾値Ｖｉｎｖ３がＶｄｄ／２より低く設計されている。このため、Ａ＝Ｂ＝“０”のときのみ、Ｖｉｎ＿ｎ＝“１”となり、Ｔｒ５がオンする。このＴｒ５の平行磁化と反平行磁化における電流駆動能力βｎ５の変化はＴｒ１、Ｔｒ２の場合に比べて大きく、βｎ５＝０．５（反平行磁化）又は５０（平行磁化）とする。平行磁化（βｎ５＝５０）であれば十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、反平行磁化（βｎ５＝０．５）であれば電流値（Ｉｄ＿ｌｏｗ）は非常に小さい（図２５の上下の図、参照）。
その詳細な動作について表５にまとめる。
３−１）ＡＮＤ／ＯＲ（図２６（Ａ）、（Ｂ）、図２７（Ａ）、（Ｂ）参照）
Ｔｒ５を反平行磁化（βｎ５＝０．５）に設定すれば、その電流Ｉｄ＿ｌｏｗを無視することができ、Ｔｒ５を開放とみなせるので図１８のＡＮＤ／ＯＲ回路と等価になる。
３−２）ＸＮＯＲ（図２９（Ａ）、（Ｂ）参照）
Ｔｒ５を平行磁化（βｎ５＝５０）に設定し、インバータ部分はＡＮＤと同じくＴｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）に設定する。Ａ＝Ｂ＝“１”、Ａ又はＢ＝“１“では、Ｔｒ５は開放と等価なのでＡＮＤと同じ動作を行う。Ａ＝Ｂ＝“０”のときはＴｒ５のＩｄ＿ｈｉｇｈによりＶｍが放電され、Ｖｍ＝ＶＳ＜Ｖｉｎｖ２となることからＶｏｕｔ＝“１”となる。尚、Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）、Ｔｒ５を平行磁化（βｎ５＝５０）にしておくと、全ての入力パターンに対してＶｏｕｔ＝“１”となる（図２８（Ａ）、（Ｂ）参照）。
図２４に示す回路の出力にインバータを加えることで、全２入力対称関数を実現できるが、回路群Ｐに新たに回路を加えることで全２入力対称関数を実現する方法を示す。
４）ＡＮＤ／ＯＲ／ＸＮＯＲ／ＸＯＲ
図３０に、ＡＮＤ／ＯＲ／ＸＮＯＲ／ＸＯＲ回路を示す。ＸＯＲは、Ａ＝Ｂ＝“１”及びＡ又はＢ＝“１”のときの入出力関係はＯＲと同じで、Ａ＝Ｂ＝“１”のときのみ異なり、Ｖｏｕｔ＝“０”となる。したがって，Ａ＝Ｂ＝“１”のときＶｏｕｔ＝“０”（Ｖｍ＝“１”）となるような回路を加えればよい。Ｔｒ６、Ｔｒ７、Ｔｒ８（ｐチャネル型スピンＭＯＳＦＥＴ）を、Ｔｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）と相補的に用いることでＸＯＲ機能が加わる。Ｔｒ６、Ｔｒ７から成るインバータは、閾値Ｖｉｎｖ４がＶｄｄ／２より高く設計されている。そのため、Ａ＝Ｂ＝“１”のときのみＶｉｎ＿ｐ＝“０”となり、Ｔｒ８がオンする（図３１）。
このＴｒ８の平行磁化と反平行磁化における電流駆動能力βｐ８の変化はＴｒ１、Ｔｒ２の場合に比べて大きく、反平行磁化の場合ではβｐ８＝０．５，平行磁化の場合では５０とする。平行磁化（βｐ８＝５０）であれば、十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、反平行磁化（βｐ８＝０．５）であれば電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。図３２（Ａ）、（Ｂ）及び図３３（Ａ）、（Ｂ）にＴｒ８が平行磁化（βｐ８＝５０）、Ｔｒ５が反平行磁化（βｎ５＝０．５）のときの動作点Ｖｍを示す。実線は、ＴＲ１とＴｒ８に流れる電流の和であり、破線はＴｒ２とＴｒ５に流れる電流の和である。尚、Ｉｄ＿ｌｏｗは無視した。
その動作の詳細を表６に示す。
４−１）ＡＮＤ／ＯＲ／ＸＮＯＲ
図３０の回路において、Ｔｒ８を反平行磁化（βｐ８＝０．５）にしておけば、Ｔｒ８に流れる電流を無視することができ、Ｔｒ８の部分は開放とみなせる。そのため図２４の回路と等価で、Ｔｒ１，Ｔｒ２，Ｔｒ５の磁化状態（電流駆動能力βｐ１、βｎ２、βｎ５）を変えることでＡＮＤ／ＯＲ／ＸＮＯＲ機能を持たせることができる。
４−２）ＸＯＲ（図３２（Ａ）、（Ｂ））
Ｔｒ８を平行磁化（βｐ８＝５０）にして，その他はＯＲの場合と同じくＴｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）、Ｔｒ５を反平行磁化（βｎ５＝０．５）に設定しておく。Ａ＝Ｂ＝“０”、Ａ又はＢ＝“１”では、ＴＲ８は開放でありＯＲと同じ動作をする。Ａ＝Ｂ＝“１”のときは、Ｔｒ８のＩｄ＿ｈｉｇｈによりＶｍが充電され、Ｖｍ＝ＶＴ＞Ｖｉｎｖ＿２となるから，Ｖｏｕｔ＝“０”となる。さらに、Ｔｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）、Ｔｒ５を反平行磁化（βｎ５＝０．５）、Ｔｒ８を平行磁化（βｐ８＝５０）にしておくと、全ての入力パターンに対してＶｏｕｔ＝“０”となる（図３３（Ａ）、（Ｂ））。
５）ＡＮＤ／ＯＲ／ＸＮＯＲ／ＸＯＲ／ＮＡＮＤ／ＮＯＲ
図１５の場合と同様に図２４の回路の出力にインバータをいれて構成することもできるが，図３０の回路を用いても実現できる．図３０におけるＴｒ５は、Ａ＝Ｂ＝“０”の場合のみ機能し、Ｖｍ＝“０”にする。また、Ｔｒ８は、Ａ＝Ｂ＝“１”のときのみ機能し、Ｖｍ＝“１”にする。これを考慮すると、ＮＡＮＤ／ＮＯＲは、図３０の回路で実現できる。
図３０に示す回路において、Ｔｒ５とＴｒ８をともに平行磁化（βｎ５＝βｐ８＝５０）の場合の動作点を図３３及び図３４に示す。その動作を表７にまとめる。
５−１）ＡＮＤ／ＯＲ
Ｔｒ５を反平行磁化（βｎ５＝０．５）、Ｔｒ８を反平行磁化（βｐ８＝０．５）とすると、Ｔｒ５、Ｔｒ８とも開放なので、図２８の回路と等価である。
５−２）ＸＮＯＲ
Ｔｒ５を平行磁化（βｎ５＝５０）、Ｔｒ８を反平行磁化（βｐ８＝０．５）とすると、Ｔｒ８が開放なので、図２４の回路と等価である。
５−３）ＸＯＲ
Ｔｒ５を反平行磁化（βｎ５＝０．５）、Ｔｒ８を平行磁化（βｐ８＝５０）とすると、図３２（Ａ）、（Ｂ）と等価でＸＯＲになる。
５−４）ＮＡＮＤ（図３４（Ａ）、（Ｂ）参照）
Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）、Ｔｒ５を平行磁化（βｎ５＝５０）、Ｔｒ８を平行磁化（βｐ８＝５０）とする。Ａ＝Ｂ＝“０”のとき、Ｔｒ５により放電されてＶｍ＝ＶＴ＜Ｖｉｎｖ２となり、Ｖｏｕｔ＝“１”となる．Ａ又はＢ＝“１”のときでは、Ｖｍ＝ＶＰ＜Ｖｉｎｖ２であるため、Ｖｏｕｔ＝“１”となる。Ａ＝Ｂ＝“１”のときでは、Ｔｒ８により充電されてＶｍ＝ＶＵ＞Ｖｉｎｖ２となるから、Ｖｏｕｔ＝“０”となる。
５−５）ＮＯＲ（図３５（Ａ）、（Ｂ）参照）
Ｔｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）、Ｔｒ５を平行磁化（βｎ５＝５０）、Ｔｒ８を平行磁化（βｐ８＝５０）とする。Ａ＝Ｂ＝“０”のとき、Ｔｒ５により放電されてＶｍ＝ＶＳ＜Ｖｉｎｖ２となるので、Ｖｏｕｔ＝“１”となる．Ａ又はＢ＝“１”のときでは、Ｖｍ＝ＶＲ＞Ｖｉｎｖ２なので、Ｖｏｕｔ＝“０”である。Ａ＝Ｂ＝“１”のとき、Ｔｒ８により充電されてＶｍ＝ＶＶ＞Ｖｉｎｖ２となるので、Ｖｏｕｔ＝“０”である。
図３０の回路では素子数は、ＭＯＳＦＥＴが１０、キャパシタが２である。この回路は、ＣＭＯＳ構成で実現できることから回路のレイアウトも非常にコンパクトにできる。
図３６はスピンＭＯＳＦＥＴを用いたＣＭＯＳ構成インバータを２段つなげた回路である。１段目と２段目のインバータは、それぞれνＭＯＳ構造による入力を持っている。入力ＡとＢに対しては等しい重み付けを設定する。２段目のインバータにもＡとＢを入力し、一段目の出力Ｖｍ１も２段目インバータに入力する．ただし、２段目のインバータでは入力ＡとＢに対する容量（ＣＡとＣＢ）の重み付けは等しいが，Ａ（およびＢ）とＶｍ１との容量の重み付けは異なる．例えば，Ｖｍ１による入力の容量をＣｍ１とすれば，３Ｃｍ１＝ＣＡ（＝ＣＢ）の関係が必要である．この論理回路ではＱ１、Ｑ２、Ｑ４の磁化状態を変えることによって論理機能を書き換えることができる。）Ｖｍ１ではＮＯＲとＮＡＮＤ、Ｖｍ２ではＸＮＯＲ、ＸＯＲ、ＡＮＤ、ＯＲ、ａｌｌ”１”、ａｌｌ”０”の論理機能を実現できる。ただし、Ｖｍ１Ｖｍ２では論理機能によって論理振幅が“０”レベルまたは“１”レベルからに達しない場合があるので、それぞれの出力にＣＭＯＳインバータなどを入れて信号を増幅することが好ましい。ただし、この場合では論理機能は反転する。また、Ｑ２にスピンＭＯＳＦＥＴを用いることもできる。
次に、参考例として第２のＣＭＯＳ構成の論理回路について図面を参照しつつ説明を行う。この論理回路においては、閾値可変インバータを出力段のインバータに用いて書き換え可能な論理回路を構成する。論理閾値Ｖｉｎｖは２値（これをＶｉｎｖ＿ｈｉｇｈ、Ｖｉｎｖ＿ｌｏｗとする）で十分であり、例えば、通常のｎＭＯＳとｐチャネル型スピンＭＯＳＦＥＴとを含むインバータを用いる。このインバータは、アナログ電圧（以下に述べる“１／２”）をディジタル論理レベル（“０”または“１”）まで増幅するＡ−Ｄコンバータとしての機能を有するが、しきい値も制御できる。図６に示したνＭＯＳを入力としたＥ／Ｅ、Ｅ／Ｄ、ＣＭＯＳインバータのスピンＭＯＳＦＥＴを通常のＭＯＳＦＥＴとして、出力のＡＤコンバータをこの論理しきい値可変インバータとすることで実現できる。ここでは、参考例として別の回路を示す。
１）ＮＡＮＤ／ＮＯＲ
図３７は、ＮＡＮＤ／ＮＯＲ回路の構成例を示す図である。図４８に示す回路との相違点は、Ｖｍの値をスピンＭＯＳＦＥＴによって変えるのではなく、インバータで論理レベルまで増幅する際の閾値を変えることである。すなわち、図３８に示すように、図３７に示す論理回路の負荷曲線（νＭＯＳの特性）は１本であり、動作点はＶＯ、ＶＰ、ＶＱのみであるが、論理閾値Ｖｉｎｖを、Ａ又はＢ＝“１”のときの動作点Ｐより上（Ｖｉｎｖ＿ｈｉｇｈ）にするか、ＶＰより下（Ｖｉｎｖ＿ｌｏｗ）にするかにより動作点を変えて機能を変更する。このＶｉｎｖ＿ｌｏｗとＶｉｎｖ＿ｈｉｇｈの間の領域を“１／２”とする。図３９に真理値表を、表８に上記回路の詳細な動作を示す。
Ａ＝Ｂ＝“０”の場合、Ｖｍ＝ＶＯ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｉｎｖ＿ｈｉｇｈであり、インバータによりＶｏｕｔ＝“１”となる。Ａ＝Ｂ＝“１”の場合には、Ｖｍ＝ＶＱ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｉｎｖ＿ｈｉｇｈであり、インバータによりＶｏｕｔ＝“０”となる。尚、以上の出力は、インバータの論理閾値Ｖｉｎｖに依存しない。Ａ又はＢ＝“１”の場合には、Ｖｉｎｖ＿ｌｏｗ＜ＶＰ＜Ｖｉｎｖ＿ｈｉｇｈであり、Ｖｉｎｖ＝Ｖｉｎｖ＿ｌｏｗであればＶｏｕｔ＝“０”であるためＮＯＲ回路に、Ｖｉｎｖ＝Ｖｉｎｖ＿ｈｉｇｈであれば、Ｖｏｕｔ＝“１”であるためＮＡＮＤ回路になる。
２）ＮＡＮＤ／ＮＯＲ／ＸＯＲ
図４０にＮＡＮＤ／ＮＯＲ＋ＸＮＯＲ回路を示す。図４１にその動作点を示す。この動作原理は図５０〜図５４と同様であり、ＮＯＲにおいて、Ａ＝Ｂ＝“１”のときＶｏｕｔ＝“１”（そのためにはＶｍ＝“０”）とする回路がＴｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）である。このＴｒ５は、駆動力の高い状態（βｎ５＝１０）と低い状態（βｎ５＝１）がある。その動作の詳細について表９に示す。
２−１）ＮＡＮＤ／ＮＯＲ（図４２（Ａ）、（Ｂ）参照）
図４０において、Ｔｒ５をβｎ５＝１の状態にすれば、そのドレイン電流Ｉｄ＿ｌｏｗを無視することができるため開放とみなせ、図３７のＮＡＮＤ／ＮＯＲ回路と等価になる。
２−２）ＸＮＯＲ（図４３（Ａ）、（Ｂ）参照）
図４５においてＴｒ５をβｎ５＝１０、インバータの閾値をＮＯＲと同じくＶｉｎｖ＿ｌｏｗとしておく。Ａ＝Ｂ＝“０”、Ａ又はＢ＝“１”では、上述のようにＴｒ５は開放と等価なのでＮＯＲと同じ動作をする。Ａ＝Ｂ＝“１”のときはＴｒ５のＩｄ＿ｈｉｇｈによりＶｍが放電されＶｍ＝ＶＲ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｏｕｔ＝“１”となる。
さらに、βｎ５＝１０、Ｖｉｎｖ＿ｈｉｇｈとしておくと、すべての入力に対してＶｏｕｔ＝“１”となる。
３）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ
ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ回路を図４４に示す。ＸＯＲは、Ａ＝Ｂ＝“１”及びＡ又はＢ＝“１”のときの入出力関係はＮＡＮＤと同じで、Ａ＝Ｂ＝“０”のときのみ異なり、Ｖｏｕｔ＝“０”である。Ａ＝Ｂ＝“０”のとき、Ｖｏｕｔ＝“０”（そのためにはＶｍ＝“１”）となるような回路を加えればよい。ｐチャネル型のＴｒ６、Ｔｒ７、Ｔｒ８（ｐチャネル型スピンＭＯＳＦＥＴ）を、ｎチャネル型のＴｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）と相補的に用いることでＸＯＲ機能が加わる。このＴｒ８は、駆動力の高い状態（βｐ８＝１０）と低い状態（βｐ８＝１）とがある。Ｔｒ６、Ｔｒ７のソースフォロアは正のレベルシフタであり、Ａ＝Ｂ＝“０”の場合のみＴｒ８がオンする。
図４５は、Ｔｒ６とＴｒ７の動作特性を表しており、これからＶｉｎ＿ｐが決まる。Ａ＝Ｂ＝“１”の動作点ＶＯ、Ａ又はＢ＝“１”の動作点ＶＥは共にＴｒ８の閾値より大きいので電流は流れず、開放と等価である。Ａ＝Ｂ＝“０”のＶＦのときのみＴｒ８がオンする。（閾値がＶｄｄ／２より大きなｐチャネル型スピンＭＯＳＦＥＴが集積可能であればＴｒ６、Ｔｒ７は不必要で、Ｖｆｇノードを直接Ｔｒ８のゲートと接続すればよい。）βｐ８＝１０であれば、十分大きな電流Ｉｄ＿ｈｉｇｈが流れるが、βＰ８＝１であれば、電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。図４６にβｐ８＝１０、βｎ５＝１のときの動作点Ｖｍを示す。実線はＴｒ１とＴｒ８に流れる電流の和であり、図４６中Ｉｄ＿ｌｏｗは無視した。
その動作の詳細を表１０に示す。
３−１）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ
Ｔｒ８を、駆動力のない状態（βｐ８＝１）にしておけば、Ｔｒ８に流れる電流を無視でき、この部分は開放とみなせる。そのため図４０の回路と等価であり、βｎ５とＶｉｎｖのみ変えることでＮＡＮＤ／ＮＯＲ／ＸＯＲ機能を保つことができる。
３−２）ＸＯＲ
Ｔｒ８はβｐ８＝１０、インバータの閾値はＮＡＮＤと同じくＶｉｎｖ＿ｈｉｇｈ、Ｔｒ５は開放となるようβｎ５＝１としておく。Ａ＝Ｂ＝“１”、Ａ又はＢ＝“１”では上述のようにＴｒ８は開放であるためＮＡＮＤと同じ動作をする。Ａ＝Ｂ＝“０”のときはｐチャネル型スピンＭＯＳＦＥＴによりＶｍが充電され、Ｖｍ＝ＶＯ＞Ｖｉｎｖ＿ｈｉｇｈ、Ｖｏｕｔ＝“０”となる。さらに、βｐ８＝１０、Ｖｉｎｖ＿ｌｏｗとしておくと、全ての入力に対してＶｏｕｔ＝“０”となる。
４）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ／ＯＲ／ＡＮＤ
図４４の回路中、Ｔｒ５はＡ＝Ｂ＝“１”のときのみ機能し、Ｖｍ＝“０”とする。また、Ｔｒ８はＡ＝Ｂ＝“０”のときのみ機能し、Ｖｍ＝“１”とする。
これを考えると、ＯＲ／ＡＮＤは図４４の回路のままで実現できる。回路中のデバイス数はＭＯＳＦＥＴ１０と、キャパシタ２である。図４４の、βｎ５＝βｐ８＝１０の負荷曲線を図４０（Ａ）に示す。図３０の回路は駆動力の変化率が異なる２種類のスピンＭＯＳＦＥＴ（Ｔｒ１とＴｒ２では例えば１０倍、Ｔｒ５とＴｒ８では例えば１００倍程度の変化率）を集積する必要があったが、図４４の回路では１種類のスピンＭＯＳＦＥＴのみでよい。
その動作を表１１にまとめる。
４−１）ＮＡＮＤ／ＮＯＲ（図４６（Ａ）、（Ｂ））
βｎ５＝１、βｐ８＝１とすると、Ｔｒ５、Ｔｒ８とも開放なので、図３７の回路と等価であり、Ｖｉｎｖ＿ｌｏｗでＮＯＲ、Ｖｉｎｖ＿ｈｉｇｈでＮＡＮＤである。
４−２）ＸＮＯＲ
βｎ５＝１０、βｐ８＝１、Ｖｉｎｖ＿ｌｏｗとするとＴｒ８が開放なので、図４３の状態と等価でありＸＮＯＲとなる。
４−３）ＸＯＲ
βｎ５＝１、βｐ８＝１０、Ｖｉｎｖ＿ｈｉｇｈとすると、図９（Ｂ）の状態と等価でＸＮＯＲとなる。
４−４）ＡＮＤ／ＯＲ
図４４の回路でβｎ５＝１０、βｐ８＝１０とする（図４７（Ａ）、（Ｂ）参照）。
Ａ＝Ｂ＝“０”のとき、Ｔｒ８により充電されてＶ＝ＶＯ＞Ｖｉｎｖ＿ｌｏｗ、Ｖｉなので、Ｖｏｕｔ＝“０”Ａ＝Ｂ＝“１”のとき、Ｔｒ５により放電されてＶｍ＝ＶＱ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｉｎｖ＿ｈｉｇｈなので、Ｖｏｕｔ＝“１”である。Ａ又はＢ＝“１”のとき、Ｔｒ５、Ｔｒ８とも開放なので、図３７と等価になる。Ｖｉｎｖ＿ｌｏｗ＜ＶＰ＜Ｖｉｎｖ＿ｈｉｇｈなので、Ｖｉｎｖ＝Ｖｉｎｖ＿ｌｏｗであればＶｏｕｔ＝“０”でＡＮＤ回路に、Ｖｉｎｖ＝Ｖｉｎｖ＿ｈｉｇｈであれば、Ｖｏｕｔ＝“１”でＯＲ回路になる。
尚、上記の回路の場合、各回路図におけるＴｒ１とＴｒ２は同じ導電型であればｎチャネル型又はｐチャネル型のいずれでも良い。
以下に、上記スピンＭＯＳＦＥＴを用いた再構成可能な回路の参考例について、論理回路を例として図面を参照しつつ説明を行う。この論理回路は、エンハンスメント型ＭＯＳＦＥＴ及びｎチャネル型スピンＭＯＳＦＥＴを用いた回路群を用いている。
１）ＮＡＮＤ／ＮＯＲ回路
図４８は、書き換え可能なＮＡＮＤ／ＮＯＲ回路の構成例を示す図である。図４８に示すように、書き換え可能なＮＡＮＤ／ＮＯＲ回路は、論理ゲート段とインバータ段とを有している。論理ゲート段はνＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）との直列接続構造を有している。νＭＯＳ（Ｔｒ１）は、２つの入力Ａ及びＢを有しており、これらの入力値によりフローティングゲートに印加される電圧Ｖｆｇが例えば（Ａ＋Ｂ）／２の式により求まる。このνＭＯＳ（Ｔｒ１）の電流増幅率をβｎ１で表す。Ａ、Ｂが入力、Ｖｏｕｔが出力であり、“０”（Ｌｏｗレベル、０Ｖ）または“１”（Ｈｉｇｈレベル、電源電圧Ｖｄｄ）である。上記νＭＯＳ（Ｔｒ１）は、“０”か“１”かのディジタル入力を、（０、Ｖｄｄ／２、Ｖｄｄ）のいずれかの電圧に変換するＤ−Ａコンバータとしての機能を有している。
Ｔｒ２がスピンＭＯＳＦＥＴ（ＭＯＳＦＥＴに矢印を加えることにより一般的なＭＯＳＦＥＴと識別している。）であり、一定バイアスＶｂが加えられている。その駆動力は、スピンＭＯＳＦＥＴ（Ｔｒ２）内に記憶されている磁化状態によって、βｎ２＝１又は１０の２通りをとることができると仮定する。
スピンＭＯＳＦＥＴ（Ｔｒ２）の静特性を図６に実線で示す。νＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）とでソースフォロア回路を構成しており、νＭＯＳ（Ｔｒ１）はＶｆｇに対応した駆動力で、νＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）との接続点であるＶｍノードを充電し、スピンＭＯＳＦＥＴ（Ｔｒ２）は、その磁化状態に対応した駆動力でＶｍノードを放電する。このνＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）とで論理ゲートが構成される。νＭＯＳ（Ｔｒ１）による負荷曲線（破線で示す）と、この論理ゲートの動作点（ＶＯ〜ＶＳ）を図４９上に示してある。
これらの動作点（ＶＯ〜ＶＳ）で与えられるアナログ電圧Ｖｍが、図４９の下方の図に示される特性を有するインバータにより、Ｖｉｎｖを閾値としてディジタル論理レベル“０”又は“１”まで反転増幅され、出力端子Ｖｏｕｔに出力される。
表１２に、βｎ２と動作点、回路機能の関係を示す。
平行磁化状態におけるスピンＭＯＳＦＥＴ（Ｔｒ２）のβｎ２＝１０とする。この場合、Ａ＝Ｂ＝“０”では、ドレイン電流Ｉｄ＝０である。Ｖｍ＝ＶＯ＜Ｖｉｎｖであり、Ａ−Ｄコンバータの反転増幅を考慮すると、Ｖｏｕｔ＝“１”である。Ａ＝Ｂ＝“１”では、ドレイン電流Ｉｄは、Ｉｄ＝βｎ１（Ｖｄｄ−Ｖｍ−Ｖｔｈ）２／２で表される。Ｖｍ＝ＶＰ＞Ｖｉｎｖであり、Ｖｏｕｔ＝“０”となる。以上の出力は、スピンＭＯＳＦＥＴ（Ｔｒ２）の駆動力βｎ２に依存しない（平行磁化か反平行磁化かに依存しない）。Ａ又はＢ＝“１”の場合には、ドレイン電流Ｉｄは、Ｉｄ＝βｎ１（Ｖｄｄ／２−Ｖｍ−Ｖｔｈ）２で表される。入力のいずれか一方が“１”であり、ＶｍはＴｒ２によって放電され、Ｖｍ＝ＶＲ＜Ｖｉｎｖとなり、Ｖｏｕｔ＝“１”であるため、ＮＡＮＤ回路となる。
反平行磁化状態におけるスピンＭＯＳＦＥＴ（Ｔｒ２）のβｎ２＝１とする。Ａ＝Ｂ＝“０”の場合には、Ｖｍ＝ＶＯ＜Ｖｉｎｖであり、Ａ−Ｄコンバータの反転増幅を考慮すると、Ｖｏｕｔ＝“１”である。Ａ＝Ｂ＝“１”の場合には、Ｖｍ＝ＶＱ＞Ｖｉｎｖであり、Ｖｏｕｔ＝“０”となる。以上の出力はスピンＭＯＳＦＥＴ（Ｔｒ２）の駆動力βｎ２に依らない（平行磁化か反平行磁化かには依存しない）。Ａ又はＢ＝“１”の場合には、ＶｍはＴｒ１に充電されてＶｍ＝ＶＳ＞Ｖｉｎｖ、Ｖｏｕｔ＝“０”となりＮＯＲ回路として機能する。図５０は図４８の回路の真理値表である。
以上、表１２に示すように、スピンＭＯＳＦＥＴ内の磁化状態により異なる値を取ることができるβｎ２が１であるか或いは１０であるかに基づいて、入力Ａ、Ｂに対する出力ＶｏｕｔとしてＮＯＲ論理又はＮＡＮＤ論理のいずれかを任意に選択することができる。スピンＭＯＳＦＥＴの磁化状態は不揮発的に記憶されるため、１つの回路において、ＮＯＲ論理又はＮＡＮＤ論理のいずれかを選択して機能させることが可能である。同様の機能を有する回路を通常のＣＭＯＳディジタル回路により構成すると、ＭＯＳＦＥＴ１０個が必要であり、本参考例による回路では４個のＭＯＳＦＥＴのみにより同様の機能を実現することができるという利点がある。
２）ＮＡＮＤ／ＮＯＲ＋ＸＮＯＲ
図５１（Ａ）を参照しつつ、ＮＡＮＤ／ＮＯＲ＋ＸＮＯＲの書き換え可能な回路について説明する。ＸＮＯＲは、Ａ＝Ｂ＝“０”及びＡ又はＢ＝“１”の場合の入出力関係はＮＯＲと同じであり、Ａ＝Ｂ＝“１”の場合のみ異なり、Ｖｏｕｔ＝“１”である。そこで、Ａ＝Ｂ＝“１”のときＶｏｕｔ＝“１”（そのためにはＶｍ＝“０”）となるようにすれば良い。通常のｎＭＯＳＦＥＴを２つ（Ｔｒ３、Ｔｒ４）と、１つのｎチャネル型スピンＭＯＳＦＥＴ（Ｔｒ５）からなる回路を追加する。ｎチャネル型スピンＭＯＳＦＥＴ（Ｔｒ５）は、駆動力の高い状態（βｎ５＝１０）と低い状態（βｎ５＝１）を磁化の状態により切り替えられるＭＯＳＦＥＴである。
Ｔｒ３、Ｔｒ４のソースフォロアは負のレベルシフタであり、Ａ＝Ｂ＝“１”の場合のみＴｒ５がＯＮする。その動作を示す図５１（Ｂ）において、上の図は図８におけるＴｒ３とＴｒ４との動作特性を表しており、これからＶｉｎ＿ｎが決まる。実線がＴｒ４の静特性であり、破線がＴｒ３の負荷曲線である。Ａ＝Ｂ＝“０”の動作点ＶＣと、Ａ又はＢ＝“１”の動作点ＶＤとは、共にＴｒ５の閾値よりも小さいためにＴｒ５に電流は流れず、開放と等価である。Ａ＝Ｂ＝“１”の動作点ＶＥのときのみＴｒ５のゲート電圧はその閾値を超えているのでＴｒ５はオンする。尚、閾値がＶｄｄ／２より大きなｎチャネル型スピンＭＯＳＦＥＴが集積可能であれば、Ｔｒ３、Ｔｒ４を設けなくても良く、Ｖｆｇノードを直接Ｔｒ５のゲートと接続すればよい。このとき、図８（Ｂ）の下の図に示すように、βｎ５＝１０であれば十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、βｎ５＝１であれば電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。
図５２〜図５４までに、各βの場合の動作点Ｖｍを示す。実線はＴｒ２とＴｒ５とに流れる電流の和であり、Ｉｄ＿ｌｏｗは無視できるものとした。表１３にβｎ２、βｎ５と回路の機能との関係をまとめて示した。
図５２（Ａ）、（Ｂ）は、ＮＡＮＤ／ＮＯＲ機能について示す図である。Ｔｒ５を、駆動力のない状態（βｎ５＝１）にしておけば、流れる電流Ｉｄ＿ｌｏｗを無視することができ、Ｔｒ５（図５１）の部分は開放とみなせる。従って、ＮＡＮＤ／ＮＯＲ機能を保つことができる。
図５３（Ａ）、（Ｂ）は、ＸＮＯＲ機能について示す図である。Ｔｒ５の駆動力を高い状態（βｎ５＝１０）に、Ｔｒ２はＮＯＲと同じくβｎ２＝１にしておく。
Ａ＝Ｂ＝“０”、Ａ又はＢ＝“１”では、上述のようにＴｒ５は開放と等価なのでＮＯＲと同じ動作を行う。Ａ＝Ｂ＝“１”のときは、Ｔｒ５の電流Ｉｄ＿ｈｉｇｈによりＶｍが放電されてＶｍ＝ＶＵ＜Ｖｉｎｖ、Ｖｏｕｔ＝“１”となる。さらに、図１１（Ａ），（Ｂ）に示すように、βｎ５＝１０、βｎ２＝１０としておくと、全ての入力パターンに対してＶｏｕｔ＝“１”（ａｌｌ“１”）となる。
３）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ＋ＡＮＤ／ＯＲ／ＸＯＲ機能
図５１の出力端Ｖｏｕｔに、さらに１段インバータを追加するとＶｏｕｔの反転が得られる。すなわち、図５５に示すように、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲに対してＡＮＤ／ＯＲ／ＸＯＲとなる。ＶｏｕｔとＶｏｕｔの反転との２つを出力とすることで、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ＋ＡＮＤ／ＯＲ／ＸＯＲおよびａｌｌ“０”、“１”の全ての２入力対称関数が実現できる回路を構成することができる。この回路全体で必要な素子は、９個のＭＯＳＦＥＴと２つの容量である。必要であれば、出力端にＶｏｕｔとＶｏｕｔの反転とから必要な方を選択する回路（パストランジスタ）を加えると１出力となる。表１４は、図５５に示す回路の機能をまとめたものである。
以上、本発明の各実施の形態による論理回路は、不揮発に電流駆動力を可変できるスピントランジスタまたはスピンＭＯＳＦＥＴとνＭＯＳ構造を含み、少素子数かつ、不揮発に再構成可能な２入力対称関数を実現することができる。本回路ではさらに、チップ面積の縮小化が可能で、高速・低消費電力動作が期待できる。従って、短期間で開発を行うモバイル機器などの集積回路に応用できる。
以上、本発明の実施の形態又は参考例による論理回路について説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【産業上の利用可能性】
本発明の論理回路を用いると、少数の素子により構成された回路により、不揮発性の再構成可能な２入力の対称関数を実現することができる。本回路は不揮発に論理機能を保持できるため、論理機能を記憶するための不揮発性メモリを必要としないことから、チップサイズの縮小化化が可能である．また、少数の素子により構成された回路により高速・低消費電力動作が期待できる。従って、短期間で開発を行うモバイル機器などの集積回路に応用できる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【技術分野】
本発明は、機能を再構成可能な論理回路に関し、より詳細には、内部に強磁性体を含み強磁性体の磁化状態に依存する伝達特性を有するトランジスタ（以下、「スピントランジスタ」と称する。）を用いた再構成可能な論理回路に関する。
【背景技術】
近年、ユーザのプログラムによって機能の再構成可能（リコンフィギャラブルまたはリプログラマブル）な論理回路が注目されている。例えば、これをＬＳＩ技術で実現したＦｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ（ＦＰＧＡ）が用いられることが多い（例えばＳ．Ｔｒｉｍｂｅｒｇｅｒ，Ｐｒｏｃ．ＩＥＥＥ ８１（１９９３）１０３０．，Ｓ．Ｈａｕｃｋ，Ｐｒｏｃ．ＩＥＥＥ ８６（１９９８）６２５．、および末吉敏則：プログラマブルロジックデバイス，電子情報通信学会技術研究報告，Ｖｏｌ．１０１，Ｎｏ．６３３，（２００２）１７。参照）。従来は、ＦＰＧＡは製品の試作や一部の限られた製品に用いられてきたが、最近では納期の早さと製品出荷後の機能の書き換えが可能なことが注目されており製品開発のサイクルの短い携帯電話などモバイル機器における最終部品としても組み込まれている。また、演算ごとにハードウェアを再構成する新しいアーキテクチャの情報機器としても研究が行われている。
ＦＰＧＡの構成にはいくつかあるが、その中でも比較的大規模化が可能であり柔軟性も高い、ＳＲＡＭによる真理値表参照型（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ（ＬＵＴ）方式）が多く採用されている。この構成は、任意の関数を実現できるＬＵＴからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ（例えばパストランジスタ）により変更可能な配線で接続するものである（図５６（Ａ）参照）。
ＬＵＴのレジスタに書き込む値と配線のスイッチを書き換えることで所望の論理回路を実現する。論理ブロックは、ＬＵＴと同期をとるためのフリップフロップ（ＦＦ）からなる（図５６（Ｂ））。ＬＵＴには、与えられた入力のパターンとアドレスとを対応させるためのデコーダ回路、そのアドレスのレジスタに値を記憶するためのメモリ（ＳＲＡＭセル）が含まれる。図５６（Ｃ）には２入力対称関数が実現できるＬＵＴ回路の例を示した。
ＳＲＡＭは揮発性メモリであり、電源を切ると記憶情報が失われる。そこで、データの保持のため，外部に不揮発性メモリ（例えばフラッシュメモリ）を用意しておき、電源を再投入する毎にその情報をロードして用いる。
最近、ＬＵＴ方式のＦＰＧＡとはまったく異なる原理に基づく再構成可能な論理回路として、論理回路ブロックにニューロンＭＯＳ（以下，「νＭＯＳ」と称する）構造を応用した回路の研究がなされている（例えばＴ．Ｓｈｉｂａｔａ ａｎｄ Ｔ．Ｏｈｍｉ：ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．ＥＤ−３９（１９９２）１４４４，ａｎｄ ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．ＥＤ−４０（１９９３）７５０．、および澤田宏、青山一生、名古屋彰、中島和夫：ニューロンＭＯＳを可変論理部に用いた再構成可能デバイスに関する検討，電子情報通信学会技術研究報告，Ｖｏｌ．９９，Ｎｏ．４８１，（１９９９）７９．参照）。νＭＯＳを用いると、対称関数が効率よく実現できる。ＬＵＴ方式と比べて機能は限定されるが、論理設計においては対称関数が多く出現することなどから注目されている。
図５６は、２入力対称関数の実現可能な論理回路の構成例を示す図である。この論理回路は、νＭＯＳ構造を用いた３つのプレインバータ２０１、２０３及び２０５と、νＭＯＳ構造を用いた１つのメインインバータ２０７とを有している。入力部となるプレインバータでは、複数の等しい容量を介して複数のディジタル値が入力される。また、各インバータ２０１、２０３、２０５及び２０７においては、論理閾値が異なっており、図中、Ｖｋ／ｎと記載されている場合は、そのインバータへの入力数がｎであり、論理閾値が“１”論理レベルに対してＶｋ／ｎであることを表している。
Ａ、Ｂが入力で、Ｃｋ（ｋ＝０、１、２）が制御信号の入力である。このＣｋにより、メインインバータ２０７への入力を操作することにより、任意の対称関数を実現する。この回路の動作は、Ｃｋ＝“１”とすると入力中“１”の数がｋ個のときのみ出力が“０”となり、それ以外の場合は出力が“１”となる。例えば、Ｃ０＝Ｃ２＝“１”、Ｃ１＝“０”とすると、“１”の数が０個（Ａ＝Ｂ＝“０”）と、“１”の数が２個（Ａ＝Ｂ＝“１”）のとき出力が“０”で、“１”の数が１個（Ａ ｏｒ Ｂ＝“１”）のとき出力が“１”のＸＯＲ論理回路となる。
【発明の開示】
以上に説明したＦＰＧＡの論理ブロックには以下に述べる問題がある。すなわち、ＬＵＴ方式、νＭＯＳを用いた論理ブロックには、特に論理機能の揮発性に関して課題がある。また、素子数（占有面積）に関しても以下のような課題を生じることがある。
まず、ＬＵＴ方式の論理ブロックの課題に関して説明する。ＬＵＴ方式では、回路の機能自体には論理を再構築するための書き換え能力はなく、レジスタの値を参照するものである．ＬＵＴにはＳＲＡＭを用いるため，ＳＲＡＭの揮発性に由来する問題点が存在する。ＬＵＴの内容、すなわち論理機能は、電源を切ると失われてしまう。製品に組み込む場合は、データを保持するために外部に膨大な記憶容量の不揮発性メモリが必要であり、チップ全体の面積が大きくなるばかりか、電源再投入の際の立ち上げ時間が長くなり、消費電力にも影響する。
また、論理ブロック内部にも、たとえばデコーダ及び複数個のトランジスタから成るＳＲＡＭセルから構成されるために多くの素子（２入力対称関数の場合、例えば図５６（Ｃ）の回路であれば４０個程度のトランジスタが必要であり、論理ブロックの占有面積が大きくなるという問題点もある。
次に、νＭＯＳを用いた論理ブロックの課題について説明する。この論理ブロックは、ＬＵＴ方式と異なり、制御信号により回路の動作を書き換えることができる．２入力では素子数は８個のＭＯＳＦＥＴ及び１４個のキャパシタで構成され，ＬＵＴ方式に比べて半分程度の素子数で同等の回路を構成することが可能である。しかし、νＭＯＳに用いるキャパシタの占有面積は小さくない。また、回路の機能を維持するために、使用中は、常に制御信号を与え続けなければならない。電源電圧以外の大きさの制御信号とこれを制御するための制御回路（コントローラ）も必要となる。また、不揮発に機能を記憶することはできないため、ＬＵＴ方式と同様に論理機能の不揮発保持に問題がある。
本発明の目的は、不揮発で再構成可能な回路を少ない素子数で実現することにより、回路の小型化、低消費電力化を図ることである。
本発明に係る回路では、伝導キャリアのスピンの向き又はトランジスタの内部に含まれる強磁性体の磁化状態に依存する伝達特性を有するトランジスタ（以下、「スピントランジスタ」と称する。）を用いて、その入力部にνＭＯＳを用いる。スピントランジスタの磁化状態を制御してトランジスタの駆動力を変化させることにより、回路の動作点を操作して機能を書き換える。素子の特性を変化させるという点で、完全にハードウェア的に機能が書き換えられる新しい概念に基づく回路である。不揮発に論理機能を保持できること及び論理機能の切り換えに制御信号を必要としない点が、νＭＯＳのみを用いた論理ブロックとは異なる。しかもスピントランジスタ中の強磁性体により回路の機能を不揮発的に記憶できる。本発明の論理回路を用いることにより，ＦＰＧＡにおける上記の課題を解決できる。
不揮発性に関して説明する。回路の機能は、スピントランジスタに含まれるの強磁性体の磁化状態により決定される。従って、電源を切っても磁化状態は変わらないため論理機能は不揮発に保たれる。そのため、従来のＦＰＧＡにおいて必要な外部の不揮発性メモリのうち、論理ブロック部に関する部分が不要となる。チップサイズの縮小化に関して有利であり、さらに、論理機能をロードするための時間を必要としないため，立ち上げに要する時間も短縮される。
論理ブロックに含まれる素子数は、本発明に係る回路では、９〜１１個のＭＯＳＦＥＴと２つのキャパシタで構成され、素子数は、ＬＵＴ方式の３分の１以下に減少する。νＭＯＳのみを用いる論理ブロックと比べても半分程度の素子数である。外部の不揮発性メモリは配線部に関するもののみでよいので、全体で素子の数は従来の回路と比べて非常に少なくなる。
また、論理ブロック間を接続する配線の選択に用いるスイッチとしてスピントランジスタを用いることもできる。特に、このスイッチとして下記に述べるスピンＭＯＳＦＥＴを用いることで，論理ブロック間の相互配線も不揮発に記憶することができる。この場合では、配線部に関しても不揮発性メモリが不用になる。スイッチに用いるスピンＭＯＳＦＥＴとしてはエンハンスメント型の他にデョプレッション型も使用できる．さらにｐチャネル型およびｎチャネル型スピンＭＯＳＦＥＴで構成したトランスファゲートも使用できる。
本発明の一観点によれば、伝導キャリアのスピンの向きまたはトランジスタ内部に含まれる強磁性体の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記伝導キャリアのスピンの向きまたは前記強磁性体の磁化状態を変えることにより変化する前記トランジスタの伝達特性を変化させることにより動作点を変化させて機能を再構成することができる回路が提供される。
前記回路の出力端子に、Ａ／Ｄコンバータを接続して出力端子におけるアナログの動作点をディジタル論理レベルに変換する。また，前記Ａ／Ｄコンバータにスピントランジスタを含めることにより、スピントランジスタの磁化状態によって制御できる閾値を設定することによっても機能を再構成することができる。
尚、上記スピントランジスタの代わりに、他の伝達特性可変のトランジスタを用いて回路を構成することもできる。この場合でも、前記トランジスタの伝達特性を変化させることにより動作点を移動させて機能を再構成することができる。尚、ここでいう伝達特性可変とは、例えばＶｄｓやＶｇｓなどのバイアス以外の物性量を変化させることで、トランジスタの伝達特性を不揮発的に変化させることができることを意味する。これにより、同じ条件でバイアスを加えても出力特性が異なる。このようなトランジスタは例えば強磁性体や強誘電体を用いることやフローティングゲート技術（フローティングゲートにキャリアを注入して、しきい値を変化させるなど）を用いることにより実現できる。上述したスピントランジスタはこのような伝達特性可変のトランジスタの１つである。
【図面の簡単な説明】
図１（Ａ）、（Ｂ）は、それぞれ本発明に係る回路の基本構成を示すブロック図である。
図２（Ａ）は、ＭＯＳＦＥＴ型スピントランジスタ（以下、「スピンＭＯＳＦＥＴ」と称する。）の構造例を示す図であり、図２（Ｂ）は、νＭＯＳ（Ｂ）の構造例を示す図である。
図３（Ａ）は、スピンＭＯＳＦＥＴの理想化された静特性を示す図であり、図３（Ｂ）は、ドレイン電流のゲート電圧依存性を示す図である。
図４は、図２（Ｂ）に示すνＭＯＳトランジスの静特性を示す図であり、入力Ａ、Ｂが、ディジタル値の場合の静特性を示す図である。
図５（ａ）、（ｂ）、（ｃ）は、それぞれＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータ構造を用いたＡＮＤ／ＯＲ再構成可能論理回路である。
図６は、入力にＣＭＯＳインバータを用いたＮＡＮＤ／ＮＯＲ再構成可能論理回路の構成例を示す図である。
図７は、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路を示す図である。
図８は、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路の動作曲線を示す図である。
図９は、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路の真理値表である。
図１０は、図７に示す回路にＸＮＯＲ機能を加えた回路を示す図である。
図１１は、図１０に示す回路の第１の動作を示す図である。
図１２は、ＡＮＤ／ＯＲ機能について説明する図であり、図１２（Ａ）は動作曲線を示す図であり、図１２（Ｂ）はＯＲ回路、図１２（Ｃ）はＡＮＤ回路の真理値表を示す図である。
図１３は、ＸＮＯＲ機能の動作曲線（Ａ）と真理値表（Ｂ）を示す図である。
図１４（Ａ）は、図１０に示す回路の第３の動作を示す図であり、図１４（Ｂ）はその真理値表である。
図１５は、全ての２入力対称関数が再構成可能な回路の回路構成を示す図である。
図１６（Ａ）は、閾値可変インバータの回路構成を示す図であり、図１６（Ｂ）はその動作例を示す図である。
図１７は、通常のＣＭＯＳインバータの閾値をｐＭＯＳのβとｎＭＯＳのβとの比の関数としてプロットした図である。
図１８は、ＡＮＤ／ＯＲ回路の回路構成例を示す図である。
図１９は、図１８に示す回路の第１の動作（Ａ）と、真理値表（Ｂ）である。
図２０は、図１８に示す回路の第２の動作（Ａ）と、真理値表（Ｂ）である。
図２１は、ＡＮＤ／ＯＲ回路の回路構成例を示す図である。
図２２（Ａ）は、図２１における可変閾値インバータの特性を示す図であり、図２２（Ｂ）は真理値表である。
図２３は、図２２（Ａ）、（Ｂ）に対応する図であり、閾値を変化させた場合の動作と真理値表を示す図である。
図２４は、ＡＮＤ／ＯＲ／ＸＮＯＲ回路の回路構成例を示す図である。
図２５は、図２４に示す回路のＶｉｎ＿ｎの動作曲線を示す図である。
図２６（Ａ）は、図２４に示す回路の第１の動作を示す図であり、図２６（Ｂ）は真理値表である。
図２７（Ａ）は、図２４に示す回路の第２の動作を示す図であり、図２７（Ｂ）は真理値表である。
図２８（Ａ）は、図２４に示す回路の第３の動作を示す図であり、図２８（Ｂ）は真理値表である。
図２９（Ａ）は、図２４に示す回路の第４の動作を示す図であり、図２９（Ｂ）は真理値表である。
図３０は、ＡＮＤ／ＯＲ／ＸＯＲ／ＸＮＯＲ回路の構成例を示す図である。
図３１は、図３０に示す回路のＶｉｎ＿ｐの動作点を動作を示す図である。
図３２（Ａ）は、図３０に示す回路の第１の動作を示す図であり、図３２（Ｂ）はその真理値表である。
図３３（Ａ）は、図３０に示す回路の第２の動作を示す図であり、図３３（Ｂ）はその真理値表である。
図３４（Ａ）は、図３０に示す回路の第３の動作を示す図であり、図３４（Ｂ）はその真理値表である。
図３５（Ａ）は、図３０に示す回路の第４の動作を示す図であり、図３５（Ｂ）はその真理値表である。
図３６は、スピンＭＯＳＦＥＴを用いた再構成可能論理回路の構成例を示す図である。
図３７は、ＮＡＮＤ／ＮＯＲ回路の回路構成を示す図である。
図３８は、図３７に示す回路の動作点とインバータの特性を示す図である。
図３９は、図３７に示す回路の真理値表である。
図４０は、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ回路の回路図である。
図４１は、図４０に示す回路のＶｉｎ＿ｎの動作点を示す図である。
図４２（Ａ）は図４０に示す回路の第１の動作を示す図であり、図４２（Ｂ）は、その真理値表である。
図４３（Ａ）は図４０に示す回路の第２の動作を示す図であり、図４３（Ｂ）は、その真理値表である。
図４４は、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ回路の回路図である。
図４５は、図４４に示す回路のＶｉｎ＿ｐの動作点を示す図である。
図４６（Ａ）は図４４に示す回路の第１の動作を示す図であり、図４６（Ｂ）は、その真理値表である。
図４７（Ａ）は図４４に示す回路の第２の動作を示す図であり、図４７（Ｂ）は、その真理値表である。
図４８は、ＮＡＮＤ／ＮＯＲ回路の構成例を示す図である（Ｅ／Ｅ構成）。
図４９は、図４８に示す回路の動作を示す図である。
図５０は、図４８に示すＮＯＲ回路とＮＡＮＤ回路の真理値表である。
図５１（Ａ）は、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ回路の構成例を示す図であり、図５１（Ｂ）は、Ｖｉｎ＿ｎの動作点を示す図である。
図５２（Ａ）は、図５１（Ａ）に示す回路の第１の動作を示す図であり、図５２（Ｂ）は、図５２（Ａ）の真理値表である。
図５３（Ａ）は、図５１（Ａ）に示す回路の第２の動作を示す図であり、図５３（Ｂ）は、図５３（Ａ）の真理値表である。
図５４（Ａ）は、図５１（Ａ）に示す回路の第３の動作を示す図であり、図５４（Ｂ）は、図５１（Ａ）の真理値表である。
図５５は、全ての２入力対称関数が再構成可能な回路の回路構成を示す図である。
図５６は、２入力対称関数が実現可能な論理回路の構成例を示す図である。
図５７（Ａ）は、任意の関数を実現できるＬＵＴと記憶素子とからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ（例えばパストランジスタ）により変更可能な配線で接続する回路であり、図５７（Ｂ）は、ＬＵＴと同期をとるためのフリップフロップ（ＦＦ）からなる回路であり、図５７（Ｃ）は、２入力対称関数が実現できるＬＵＴ回路の例である。
【発明を実施するための最良の形態】
図１（Ａ）、（Ｂ）を参照して本発明に係る回路の基本構成についてまず説明を行う。図１（Ａ）、（Ｂ）に示すように、本発明に係る回路は、端子Ｖｍ（以下では“Ｖｍ”を端子名としても用いるが、その電位としても用いることがある。）と、その端子Ｖｍにおける寄生容量および次段の入力容量を充電するための回路群Ｐと、放電するための回路群Ｑと、アナログ電圧Ｖｍをディジタル論理レベルに増幅するＡ−Ｄコンバータとを主要構成要素とする。Ｖｍは入力信号Ａ、Ｂの値によって決まり、次段の回路には依存せずに決まる。
図１（Ａ）に示すように、回路群Ｐと回路群Ｑのうち少なくとも一方にスピントランジスタが含まれ、スピントランジスタの磁化状態によって電流駆動能力を制御できる。このため、入力Ａ、Ｂが同じ値であっても、スピントランジスタの磁化状態によって異なるＶｍをとる。スピントランジスタの磁化の状態によって生じるＶｍの変化を、ある一定の論理閾値を持つＡ／Ｄコンバータでディジタル論理レベルに増幅することにより、再構成可能な論理回路となる。又はスピントランジスタを用いた論理閾値を可変できるＡ／Ｄコンバータにより、再構成可能論理回路を構成することもできる．
図１（Ｂ）に示す回路は、入力に等しく重み付けされた２入力のνＭＯＳ構造を用いている。対称関数においては、入力信号Ａ、Ｂは、それぞれ区別する必要がないため、等しく重み付けされた２入力のνＭＯＳ構造を用いることにより効率良く回路群に入力することができる。ＡとＢを区別する必要がある場合には入力容量の重み付けをＡとＢとで変えることで実現できる。
本発明に係る回路は、強磁性金属などの強磁性体を内部に含み、伝導キャリアのスピンの向きまたは強磁性体の磁化状態によって伝達特性を制御できるスピントランジスタを用いた不揮発性の再構成可能な回路、主として論理回路である。スピントランジスタを用いて少ない素子数で２入力の対称関数を実現することができる。
まず、スピントランジスタについて説明する。スピントランジスタは、磁化の向きを磁場等によって独立に制御できる強磁性体（フリー層）と磁化の向きを固定した強磁性体（ピン層）を少なくとも一つずつ有し、フリー層の磁化の向き変えることによってフリー層とピン層との相対的な磁化状態を平行磁化又は反平行磁化にすることができるトランジスタである。
スピントランジスタでは、スピン依存散乱、スピン依存トンネル効果、スピンフィルタ効果等のキャリアのスピンの向きと強磁性体の磁化の向きとに依存した伝導現象によってトランジスタ内の磁化状態に応じた出力特性を実現することができる。従って、スピントランジスタでは、同一バイアス下であってもスピントランジスタ内に含まれるフリー層とピン層との相対的な磁化の向きによってトランジスタの伝達特性を制御することができる。
以下、スピントランジスタについて、ＭＯＳＦＥＴ型スピントランジスタ（以下、「スピンＭＯＳＦＥＴ」と称する。）を例にして説明する。スピンに依存する伝導現象を含むが，トランジスタ動作は通常のＭＯＳＦＥＴと同等の動作原理に基づくとして，特に，その出力特性はグラジュアルチャネル近似で表現できるものとする。
図２（Ａ）は、スピンＭＯＳＦＥＴの構造例を示す図である。図２（Ａ）に示すように、スピンＭＯＳＦＥＴ（Ａ）は、半導体（基板）１上に形成されており、ソース電極３とドレイン電極５とが強磁性体により形成されている点以外は、ゲート絶縁膜１１上にゲート電極７が形成されている点を含めて通常のＭＯＳＦＥＴと同様の構造を有している。以下、強磁性体のソース電極と強磁性のドレイン電極とを、それぞれ強磁性ソース３と強磁性ドレイン５と略記する。尚、図において、ＦＭは強磁性金属を表すが、他の電気伝導性強磁性体を用いても、ソースとドレインを構成できる。
強磁性ソース３は、スピン偏極キャリアを半導体１中のゲート下に形成されたチャネルに注入するスピンインジェクタとして働く。また、強磁性ドレイン５はチャネルに注入されたスピンの向きを電気信号として検出するスピンアナライザとして働く。強磁性体として強磁性金属（ＦＭ）を用いる場合では、半導体（基板）１とのショットキー接合を用いて強磁性ソース３と強磁性ドレイン５とを形成する。ゲート電極７に対してゲート電圧を印加することにより、ショットキー障壁を介して強磁性ソース３からチャネルにスピン偏極キャリアを注入する。
注入されるスピン偏極キャリアはチャネルを通って強磁性ドレイン５に到達する（簡単のため、チャネルに注入されたスピン偏極キャリアのゲート電界によるＲａｓｈｂａ効果を無視する）。ソース−ドレイン間が平行磁化を持つ場合は、強磁性ドレイン５に注入されたスピン偏極キャリアは、スピン依存散乱を受けることはなくドレイン電流となるが、反平行磁化を持つ場合は、強磁性ドレイン５でスピン依存散乱による抵抗を受ける。従って、このスピンＭＯＳＦＥＴではソース−ドレイン間の相対的な磁化の向きによって電流駆動力が異なる。
図３（Ａ）及び図３（Ｂ）に、スピンＭＯＳＦＥＴの理想化された静特性を示す。閾値以下のゲート電圧（Ｖｇｓ＜Ｖｔｈ）では、通常のＭＯＳトランジスタの場合と同様にスピンＭＯＳＦＥＴはＯＦＦ状態である。これはスピンＭＯＳＦＥＴの磁化状態に依存しない。閾値以上のゲート電圧を印加すると（Ｖｇｓ＝Ｖｇｓ１＞Ｖｔｈ）、スピンＭＯＳＦＥＴはＯＮ状態となるが、同じゲート電圧を印加した場合であっても、スピンＭＯＳＦＥＴ内に含まれる強磁性体の磁化状態によって流れるドレイン電流Ｉｄは異なる。平行磁化の場合では大きなドレイン電流Ｉｄ↑↑が流れ、反平行磁化の場合では小さなドレイン電流Ｉｄ↑↓しか流れない。スピンＭＯＳＦＥＴのドレイン電流が通常のＭＯＳＦＥＴと同様のゲイン係数を用いて表現できると仮定すると、これは、平行磁化の場合ではゲイン係数が大きく、反平行磁化ではゲイン係数が小さいことを意味する。以下では、スピンＭＯＳＦＥＴおよびＭＯＳＦＥＴのゲイン係数を表す相対的なパラメータβを導入する。すなわち、回路に含まれるスピンＭＯＳＦＥＴおよびＭＯＳＦＥＴのゲイン係数をβＧ１，βＧ２・・・βＧＮとすると（スピンＭＯＳＦＥＴでは平行磁化と反平行磁化のゲイン係数をそれぞれ別に定義する）、１つのゲイン係数βＧ１を用いて、各スピンＭＯＳＦＥＴおよびＭＯＳＦＥＴのゲイン係数はβＧ１＝β１βＧ１，βＧ２＝β２βＧ１，βＧ３＝β３βＧ１・・・・・βＧＮ＝βＮβＧ１と書ける。この係数β１（＝１），β２，・・・βＮを用いて各トランジスタ間のゲイン係数の大小関係を表現する。また、各β１，β２，・・・βＮの大小関係を適当な数字を用いて表現するが、この数値はβの大小関係を表現するための例示であって，これら数値自体が発明を限定するものではない。さらに、これらβ１，β２，・・・βＮの大小関係は、スピンＭＯＳＦＥＴの出力特性が通常のＭＯＳＦＥＴの出力特性を用いて表現できない場合も含めて、ＭＯＳＦＥＴおよびスピンＭＯＳＦＥＴに同じバイアスを加えたときの出力電流の大小関係を例示しているものとする。
次に、νＭＯＳ構造について図２（Ｂ）及び図４を参照しつつ説明する。図２（Ｂ）に示すように、νＭＯＳ構造を用いたＭＯＳＦＥＴ（Ｂ）は、半導体１１に対して形成されたソース１３及びドレイン１５と、ゲート絶縁膜２０を介してフローティングゲート２１と、分割された２つのゲート電極１７ａと１７ｂとを有している。上述のように、νＭＯＳのゲート１７ａ、１７ｂに入力、例えば、図のＡとＢとがゲート電極とフローティングゲートとの入力容量を介して入力される。このゲート電極とフローティングゲートとの間の大きさを変えることにより入力に重みを付けることができる。ここでは、全ての入力容量が等しい場合を例にして説明する。
図２（Ｂ）に示す２入力のνＭＯＳ構造において、フローティングゲート２１の電位Ｖｆｇは、ゲート容量を無視できる場合にはキャパシタンスのカップリングによってＶｆｇ＝（Ａ＋Ｂ）／２となり入力の平均値で示される。同様に、２入力以上の多入力（ｎ入力（ｎ＞２））の場合では、νＭＯＳに、ｎ入力の平均がフローティングゲートに入力されるのと等価であると考えて良い。入力Ａ、Ｂが、ディジタル値の場合の静特性を図４に示す。入力がアナログであっても良い。図４に示すように、Ａ＝Ｂ＝“０”の場合には、ドレイン電流Ｉｄはほとんど流れない。Ａ＝Ｂ＝“１”の場合には、ドレイン電流Ｉｄが流れる。Ａ又はＢのうちの一方のみが“１”の場合には、上記場合の約半分のゲート電圧が印加された場合のドレイン電流が流れる。対称関数においては、入力信号Ａ、Ｂは、それぞれ区別する必要がないため、等しく重み付けされた２入力νＭＯＳを用いることにより効率良く回路群に入力することができる。
νＭＯＳ構造を用いた入力と、回路群Ｐと回路群Ｑとの回路構成として、スピンＭＯＳＦＥＴとＭＯＳＦＥＴからなるＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータ構造を用いればＡＮＤ／ＯＲ再構成可能論理回路が実現できる。図５（ａ）、（ｂ）、（ｃ）は、それぞれＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータ構造を用いたＡＮＤ／ＯＲ再構成可能論理回路である。以下では、矢印を付したトランジスタ記号を用いてスピンＭＯＳＦＥＴを表す（以下同様）。図ではスピンＭＯＳＦＥＴはＥ／Ｅ構成、Ｅ／Ｄ構成、ＣＭＯＳ構成のインバータのアクティブロード（Ｑ２）に用いているが、ドライバ（Ｑ１）をスピンＭＯＳＦＥＴとしてもよい。また、アクティブロード（Ｑ２）とドライバ（Ｑ１）の両方をスピンＭＯＳＦＥＴとすることもできる。入力のνＭＯＳ構造はＥ／Ｅ構成、Ｅ／Ｄ構成ではドライバ（Ｑ１）側に用いる。ＣＭＯＳ構成では、Ｑ２とＱ１に共通のフローティングゲートを用いて入力のνＭＯＳ構造を実現する。また、出力段のインバータはＶｍにおける出力を“１”と“０”の論理レベルに切り分けるのに用いる。すなわち、このインバータはＡＤコンバータとして働く。図５のアクティブロードＱ２が回路群Ｐを、ドライバＱ１が回路群Ｑ２を構成する。さらに、図５の回路のＶｍに作用してＶｍの電位を制御する別の回路を回路群Ｐと回路群Ｑに付け加えることによって、複雑な再構成可能な論理回路を実現できる。
また、図６に示すように、キャパシタによる容量カップリングを用いず、複数のＣＭＯＳインバータを入力に用いてもνＭＯＳ構造と同等の動作を実現することができる。ただし、この場合では図５の論理関数を反転した論理関数が出力される。
次に、本発明の第１の実施の形態による再構成可能な論理回路について図面を参照しつつ説明を行う。本実施の形態による論理回路は、エンハンスメント型ＭＯＳＦＥＴとディプリーション型ＭＯＳＦＥＴとを用いたいわゆるＥ／Ｄ構成インバータの回路のドライバまたはアクティブロードをスピンＭＯＳＦＥＴで置き換える。ドライバを置き換える場合にはエンハンスメント型のスピンＭＯＳＦＥＴを、アクティブロードを置き換える場合にはディプリーション型のスピンＭＯＳＦＥＴを用いる．入力のνＭＯＳ構造はドライバに用いる。出力段のインバータは通常ＣＭＯＳインバータが最も性能がよいが、他のＥ／Ｄ構成など他の構成のインバータも使用できる。
Ｅ／Ｅ構成では負荷曲線はドライバに生じる電圧によって変化してしまうが、Ｅ／Ｄ構成を用いると、アクティブロードによる負荷曲線が飽和するため，論理論理マージンを大きくすることが出来る。
１）ＡＮＤ／ＯＲ回路
図７から図９までを参照して、ディプリーション型のｎチャネル型スピンＭＯＳＦＥＴを用いたＡＮＤ／ＯＲ回路について説明する。図７において、Ｔｒ１がディプリーション型のｎチャネル型スピンＭＯＳＦＥＴで、反平行磁化と平行磁化の場合でそれぞれβｎ１＝１又は１０をとることができるとする。Ｔｒ１のソースとゲートとが短絡されているため、図８の実線で示すようにＶｍに対して飽和した負荷曲線が得られる。Ｔｒ２の入力にνＭＯＳ構造を用い，その動作は図８に破線で示すようになる。図９（Ａ）及び図９（Ｂ）はこの回路の真理値表である。また、その動作の詳細を表１にまとめる。
ＯＲ回路として動作させる場合には、スピンＭＯＳＦＥＴを反平行磁化にして電流駆動能力の小さなβｎ１＝１の状態にしておく。ここで、Ａ＝Ｂ＝“０”のとき、動作点Ｖｍは図８からＶＯとなるので出力Ｖｏｕｔは反転増幅されて“０”となる。Ａ又はＢ＝“１”（以下，（Ａ，Ｂ）＝（“１”，“０”）または（Ａ，Ｂ）＝（“０”，“１”）を「Ａ又はＢ＝“１”」と略記する）のとき、動作点ＶｍはＶＰとなるから、出力Ｖｏｕｔは“１”となる。Ａ＝Ｂ＝“１”のときでは、動作点ＶｍはＶＱとなり出力Ｖｏｕｔは“１”となる。
ＡＮＤ回路として動作させる場合には、スピンＭＯＳＦＥＴを平行磁化にして電流駆動能力の大きなβｎ１＝１０の状態にする。ここで、Ａ＝Ｂ＝“０”のとき、動作点ＶｍはＶＯとなるから出力Ｖｏｕｔは“０”となる。Ａ又はＢ＝“１”のときでは、動作点ＶｍはＶＲとなり，出力Ｖｏｕｔは“０”となる。Ａ＝Ｂ＝“１”のときでは、動作点ＶｍはＶＳとなり出力Ｖｏｕｔは“１”となる。
２）ＡＮＤ／ＯＲ／ＸＮＯＲ回路
図７に示す回路にＸＮＯＲ機能を加えた回路を図１０に示す。ＸＮＯＲは、Ａ又はＢ＝“０”とＡ＝Ｂ＝“１”では入出力関係がＡＮＤと等しく、Ａ＝Ｂ＝“０”のときＶｏｕｔ＝“１”（Ｖｍ＝“０”）となる回路がＱ群として追加される。Ｔｒ３〜Ｔｒ５までがその追加部分である。インバータを構成するＴｒ３とＴｒ４はレベルシフタとして働く。図１１に示すように、Ａ＝Ｂ＝“０”のときのみＴｒ５が導通する（オン状態となる）。Ｔｒ５はスピンＭＯＳＦＥＴであるが、磁化状態によるβｎ５の変化はＴｒ１のβｎ１よりも大きく変化するように設定し、例えば反平行磁化と平行磁化のそれぞれでβｎ５＝０．５又は５０とする。平行磁化の場合ではβｎ５＝５０となり、十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、反平行磁化の場合ではβｎ５＝０．５となり，電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。図１２（Ａ）から図１４（Ｂ）までに、各βにおける動作点Ｖｍを示す。実線はＴｒ２とＴｒ５とに流れる電流の和であり、Ｉｄ＿ｌｏｗは無視できると仮定した。表２にβｎ１、βｎ５と回路機能の関係をまとめる。
まず図１２を参照してＡＮＤ／ＯＲ機能について説明する。Ｔｒ５を、反平行磁化にして電流駆動能力の極めて小さな状態（βｎ５＝０．５）にしておけば、流れる電流Ｉｄ＿ｌｏｗを無視することができるため、この部分は開放とみなせる。そのため、図７に示す回路と同様の回路となり、ＡＮＤ（図１２（Ｃ））／ＯＲ（図１２（Ｂ））機能を保つことができる。
次に、ＸＮＯＲ機能について図１３（Ａ）、（Ｂ）を参照して説明する。Ｔｒ５を平行磁化にして電流駆動能力を高い状態（βｎ５＝５０）にし、Ｔｒ２はＡＮＤと同じく平行磁化（βｎ１＝１０）にしておく。Ａ＝Ｂ＝“１”、Ａ又はＢ＝“１”では、上述のようにＴｒ５は開放と等価であるためＡＮＤと同じ動作をする。Ａ＝Ｂ＝“０”のときは、Ｔｒ５の電流Ｉｄ＿ｈｉｇｈによりＶｍが放電されてＶｍ＝ＶＴ＜Ｖｉｎｖ、Ｖｏｕｔ＝“１”となる。さらに、Ｔｒ１を反平行磁化（βｎ１＝１）、Ｔｒ５を平行磁化（βｎ５＝５０）としておくと、全ての入力に対してＶｏｕｔ＝“１”となる（図１４（Ａ）、（Ｂ））。この回路の特徴は、動作点Ｖｍがいずれも０ＶあるいはＶｄｄに近く、論理マージンが大きいことである。
３）ＡＮＤ／ＯＲ／ＸＮＯＲ／ＮＡＮＤ／ＮＯＲ／ＸＯＲ機能
図１５に示す回路では、出力にインバータ回路がもう一段追加されている。この回路の動作の詳細を表３に示す。基本的には図１０に示す回路と同様であるが，Ｖｏｕｔとその反転出力とにより全ての２入力対称関数を実現することができる。
次に、本発明の第２の実施の形態による再構築可能な論理回路について図面を参照しつつ説明を行う。本実施の形態による論理回路は、ＣＭＯＳ構成インバータのｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴのいずれか一方をスピンＭＯＳＦＥＴとするか、または両方ともスピンＭＯＳＦＥＴとすることで構成できる。入力に用いるνＭＯＳ構造はｎチャネルデバイスとｐチャネルデバイスに共通のフローティングゲートを構成するようにする。出力段のインバータはＣＭＯＳ構成の通常のインバータで良い。
本発明の実施の形態によると、Ｅ／Ｄ構成と同様に動作曲線が飽和するため平論理マージンを大きくすることが出来る。また、低消費電力化に有効である。
１）閾値可変インバータ
図１６（Ａ）は、論理閾値が可変のインバータの回路図である。通常のＣＭＯＳインバータのｎチャネル型ＭＯＳＦＥＴと、ｐチャネルＭＯＳＦＥＴをｐチャネル型スピンＭＯＳＦＥＴに置き換えた回路である。ここで、ｐチャネル型スピンＭＯＳＦＥＴの電流駆動能力を反平行磁化と平行磁化の場合のそれぞれでβｐｉｎｖ＝１又は１０とし、ｎチャネル型スピンＭＯＳＦＥＴの電流駆動能力は、１と１０の間の値である。図１６（Ａ）に示すインバータ回路における論理閾値はβの組み合わせに応じて変化する。例えば、図１６（Ｂ）では、βｎｉｎｖを固定し、βｐｉｎｖ＝１又は１０とした場合の両スピンＭＯＳＦＥＴの特性を示す図である。入力は一定であるが、出力Ｖｏｕｔは、βｐｉｎｖ＝１のときはＶＬでＬｏｗレベルであり、βｐｉｎｖ＝１０のときはＶＨでＨｉｇｈレベルである。このように、出力Ｖｏｕｔは、ｐチャネル型スピンＭＯＳＦＥＴの電流駆動により異なる。より定量的には以下のように説明できる。
図１６（Ａ）に示すインバータ回路を通常のＣＭＯＳインバータと同様に考えることができる．この場合、論理閾値付近ではｐチャネル型スピンＭＯＳＦＥＴ、ｎチャネル型スピンＭＯＳＦＥＴともに飽和領域で動作している。ｎチャネル及びｐチャネルのスピンＭＯＳＦＥＴに流れるドレイン電流Ｉｄが等しいという条件で方程式を解くと次式が得られる。
ここで、Ｖｄｄ＝３．３Ｖ、Ｖｔｈｎ＝｜Ｖｔｈｐ｜＝０．５Ｖとし、論理閾値Ｖｉｎｖを、駆動力の比βｉｎｖ＝βｎｉｎｖ／βｐｉｎｖの関数として図１７にプロットした。図１７に示すように、βｉｎｖ＝０．１、１、１０に対応した論理閾値をとるこができる。
２）ＡＮＤ／ＯＲ
図１６に示した閾値可変インバータを用いたＡＮＤ／ＯＲ回路を図１８に示す。図１８に示すように、ＡＮＤ／ＯＲ回路は、２段のインバータにより構成されており、入力側が閾値可変インバータであり、出力側は通常のインバータ（閾値はＶｉｎｖ２＝Ｖｄｄ／２）である。図１８に示す回路の動作特性を図１９（Ａ）及び図１９（Ｂ）に示す。実線はＴｒ１の特性であり、破線はＴｒ２の特性である。この回路の動作についての詳細を表４にまとめる。
２−１）ＯＲ
図１９（Ａ）及び図１９（Ｂ）を参照してＯＲ回路について説明する。ＯＲ回路として機能させる場合には、図１８に示す回路において、Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）に設定する。図１９（Ａ）から，Ａ＝Ｂ＝“０”のときには、動作点ＶｍはＶＯとなることから，出力Ｖｏｕｔは反転増幅されて“０”となる。Ａ又はＢ＝“１”のときには、動作点ＶｍはＶＰとなり，出力Ｖｏｕｔは“１”となる。Ａ＝Ｂ＝“１”のとき、動作点ＶｍはＶＱとなり，出力は“１”となる。
２−２）ＡＮＤ
図２０（Ａ）及び図２０（Ｂ）を参照してＡＮＤ回路について説明する。Ｔｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）にする。Ａ＝Ｂ＝“０”のときには、動作点ＶｍはＶＯとなることから出力Ｖｏｕｔは反転増幅されて“０”となる。Ａ又はＢ＝“１”のときには、動作点ＶｍはＶＲとなり出力Ｖｏｕｔは“０”となる。Ａ＝Ｂ＝“１”のときでは、動作点ＶｍはＶＱとなり，出力は“１”となる。
尚、図２１から図２３に示すように、入力側の閾値可変インバータ（Ｔｒ１とＴｒ２からなるインバータ）の閾値Ｖｉｎｖ１を基準に考えることもできる。以下にその場合の動作について説明する。
２−３）ＯＲ
図２１に示す回路において、Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）にすると，図２２（Ａ）に示すように論理閾値はＶｉｎｖ１＝Ｖｉｎｖ１＿ｌｏｗ＜Ｖｄｄ／２となる。図２２（Ａ）、（Ｂ）に示すように、Ａ＝Ｂ＝“０”のとき、Ｖｆｇ＝０となるから、Ｖｍ＝ＶＯ＝“１”となりＶｏｕｔ＝“０”となる。Ａ又はＢ＝“１”のとき、Ｖｆｇ＝Ｖｄｄ／２＞Ｖｉｎｖ１＿ｌｏｗであるから、Ｖｍ＝ＶＰ＝“０”となりＶｏｕｔ＝“１”となる．Ａ＝Ｂ＝“１”のときでは、Ｖｆｇ＝Ｖｄｄであるため、Ｖｍ＝ＶＱ＝“０”となり、Ｖｏｕｔ＝“１”となる。
２−４）ＡＮＤ
図２１に示す回路において、Ｔｒ１を平行磁化（βｐ１＝１０）、反平行磁化（βｎ２＝１）にすると，図２３（Ａ）に示すように論理閾値はＶｉｎｖ１＝Ｖｉｎｖ１＿ｈｉｇｈ＞Ｖｄｄ／２となる。Ａ＝Ｂ＝“０”のときでは、Ｖｆｇ＝０であるから，Ｖｍ＝ＶＯ＝“１”となり、Ｖｏｕｔ＝“０”となる。Ａ又はＢ＝“１”のときでは、Ｖｆｇ＝Ｖｄｄ／２＜Ｖｉｎｖ１＿ｌｏｗであることから、Ｖｍ＝ＶＲ＝“１”となり、Ｖｏｕｔ＝“０”である。Ａ＝Ｂ＝“１”のときでは、Ｖｆｇ＝Ｖｄｄとなることから、Ｖｍ＝ＶＱ＝“０”となり、Ｖｏｕｔ＝“１”となる。
３）ＡＮＤ／ＯＲ／ＸＮＯＲ
図２４にＡＮＤ／ＯＲ／ＸＮＯＲ回路を示す。動作原理は図１０の場合と同様である。ＸＮＯＲは、Ａ＝Ｂ＝“１”及びＡ又はＢ＝“１”のときの入出力関係はＡＮＤと同じで，Ａ＝Ｂ＝“０”のときのみＡＮＤと異なり、Ｖｏｕｔ＝“１”（Ｖｍ＝“０”）となれば良い。この機能はＴｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）で構成される回路を回路群Ｑに加えることによって実現される。Ｔｒ３、Ｔｒ４から成るインバータ（レベルシフタ）では、閾値Ｖｉｎｖ３がＶｄｄ／２より低く設計されている。このため、Ａ＝Ｂ＝“０”のときのみ、Ｖｉｎ＿ｎ＝“１”となり、Ｔｒ５がオンする。このＴｒ５の平行磁化と反平行磁化における電流駆動能力βｎ５の変化はＴｒ１、Ｔｒ２の場合に比べて大きく、βｎ５＝０．５（反平行磁化）又は５０（平行磁化）とする。平行磁化（βｎ５＝５０）であれば十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、反平行磁化（βｎ５＝０．５）であれば電流値（Ｉｄ＿ｌｏｗ）は非常に小さい（図２５の上下の図、参照）。
その詳細な動作について表５にまとめる。
３−１）ＡＮＤ／ＯＲ（図２６（Ａ）、（Ｂ）、図２７（Ａ）、（Ｂ）参照）
Ｔｒ５を反平行磁化（βｎ５＝０．５）に設定すれば、その電流Ｉｄ＿ｌｏｗを無視することができ、Ｔｒ５を開放とみなせるので図１８のＡＮＤ／ＯＲ回路と等価になる。
３−２）ＸＮＯＲ（図２９（Ａ）、（Ｂ）参照）
Ｔｒ５を平行磁化（βｎ５＝５０）に設定し、インバータ部分はＡＮＤと同じくＴｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）に設定する。Ａ＝Ｂ＝“１”、Ａ又はＢ＝“１“では、Ｔｒ５は開放と等価なのでＡＮＤと同じ動作を行う。Ａ＝Ｂ＝“０”のときはＴｒ５のＩｄ＿ｈｉｇｈによりＶｍが放電され、Ｖｍ＝ＶＳ＜Ｖｉｎｖ２となることからＶｏｕｔ＝“１”となる。尚、Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）、Ｔｒ５を平行磁化（βｎ５＝５０）にしておくと、全ての入力パターンに対してＶｏｕｔ＝“１”となる（図２８（Ａ）、（Ｂ）参照）。
図２４に示す回路の出力にインバータを加えることで、全２入力対称関数を実現できるが、回路群Ｐに新たに回路を加えることで全２入力対称関数を実現する方法を示す。
４）ＡＮＤ／ＯＲ／ＸＮＯＲ／ＸＯＲ
図３０に、ＡＮＤ／ＯＲ／ＸＮＯＲ／ＸＯＲ回路を示す。ＸＯＲは、Ａ＝Ｂ＝“１”及びＡ又はＢ＝“１”のときの入出力関係はＯＲと同じで、Ａ＝Ｂ＝“１”のときのみ異なり、Ｖｏｕｔ＝“０”となる。したがって，Ａ＝Ｂ＝“１”のときＶｏｕｔ＝“０”（Ｖｍ＝“１”）となるような回路を加えればよい。Ｔｒ６、Ｔｒ７、Ｔｒ８（ｐチャネル型スピンＭＯＳＦＥＴ）を、Ｔｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）と相補的に用いることでＸＯＲ機能が加わる。Ｔｒ６、Ｔｒ７から成るインバータは、閾値Ｖｉｎｖ４がＶｄｄ／２より高く設計されている。そのため、Ａ＝Ｂ＝“１”のときのみＶｉｎ＿ｐ＝“０”となり、Ｔｒ８がオンする（図３１）。
このＴｒ８の平行磁化と反平行磁化における電流駆動能力βｐ８の変化はＴｒ１、Ｔｒ２の場合に比べて大きく、反平行磁化の場合ではβｐ８＝０．５，平行磁化の場合では５０とする。平行磁化（βｐ８＝５０）であれば、十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、反平行磁化（βｐ８＝０．５）であれば電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。図３２（Ａ）、（Ｂ）及び図３３（Ａ）、（Ｂ）にＴｒ８が平行磁化（βｐ８＝５０）、Ｔｒ５が反平行磁化（βｎ５＝０．５）のときの動作点Ｖｍを示す。実線は、ＴＲ１とＴｒ８に流れる電流の和であり、破線はＴｒ２とＴｒ５に流れる電流の和である。尚、Ｉｄ＿ｌｏｗは無視した。
その動作の詳細を表６に示す。
４−１）ＡＮＤ／ＯＲ／ＸＮＯＲ
図３０の回路において、Ｔｒ８を反平行磁化（βｐ８＝０．５）にしておけば、Ｔｒ８に流れる電流を無視することができ、Ｔｒ８の部分は開放とみなせる。そのため図２４の回路と等価で、Ｔｒ１，Ｔｒ２，Ｔｒ５の磁化状態（電流駆動能力βｐ１、βｎ２、βｎ５）を変えることでＡＮＤ／ＯＲ／ＸＮＯＲ機能を持たせることができる。
４−２）ＸＯＲ（図３２（Ａ）、（Ｂ））
Ｔｒ８を平行磁化（βｐ８＝５０）にして，その他はＯＲの場合と同じくＴｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）、Ｔｒ５を反平行磁化（βｎ５＝０．５）に設定しておく。Ａ＝Ｂ＝“０”、Ａ又はＢ＝“１”では、ＴＲ８は開放でありＯＲと同じ動作をする。Ａ＝Ｂ＝“１”のときは、Ｔｒ８のＩｄ＿ｈｉｇｈによりＶｍが充電され、Ｖｍ＝ＶＴ＞Ｖｉｎｖ＿２となるから，Ｖｏｕｔ＝“０”となる。さらに、Ｔｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）、Ｔｒ５を反平行磁化（βｎ５＝０．５）、Ｔｒ８を平行磁化（βｐ８＝５０）にしておくと、全ての入力パターンに対してＶｏｕｔ＝“０”となる（図３３（Ａ）、（Ｂ））。
５）ＡＮＤ／ＯＲ／ＸＮＯＲ／ＸＯＲ／ＮＡＮＤ／ＮＯＲ
図１５の場合と同様に図２４の回路の出力にインバータをいれて構成することもできるが，図３０の回路を用いても実現できる．図３０におけるＴｒ５は、Ａ＝Ｂ＝“０”の場合のみ機能し、Ｖｍ＝“０”にする。また、Ｔｒ８は、Ａ＝Ｂ＝“１”のときのみ機能し、Ｖｍ＝“１”にする。これを考慮すると、ＮＡＮＤ／ＮＯＲは、図３０の回路で実現できる。
図３０に示す回路において、Ｔｒ５とＴｒ８をともに平行磁化（βｎ５＝βｐ８＝５０）の場合の動作点を図３３及び図３４に示す。その動作を表７にまとめる。
５−１）ＡＮＤ／ＯＲ
Ｔｒ５を反平行磁化（βｎ５＝０．５）、Ｔｒ８を反平行磁化（βｐ８＝０．５）とすると、Ｔｒ５、Ｔｒ８とも開放なので、図２８の回路と等価である。
５−２）ＸＮＯＲ
Ｔｒ５を平行磁化（βｎ５＝５０）、Ｔｒ８を反平行磁化（βｐ８＝０．５）とすると、Ｔｒ８が開放なので、図２４の回路と等価である。
５−３）ＸＯＲ
Ｔｒ５を反平行磁化（βｎ５＝０．５）、Ｔｒ８を平行磁化（βｐ８＝５０）とすると、図３２（Ａ）、（Ｂ）と等価でＸＯＲになる。
５−４）ＮＡＮＤ（図３４（Ａ）、（Ｂ）参照）
Ｔｒ１を反平行磁化（βｐ１＝１）、Ｔｒ２を平行磁化（βｎ２＝１０）、Ｔｒ５を平行磁化（βｎ５＝５０）、Ｔｒ８を平行磁化（βｐ８＝５０）とする。Ａ＝Ｂ＝“０”のとき、Ｔｒ５により放電されてＶｍ＝ＶＴ＜Ｖｉｎｖ２となり、Ｖｏｕｔ＝“１”となる．Ａ又はＢ＝“１”のときでは、Ｖｍ＝ＶＰ＜Ｖｉｎｖ２であるため、Ｖｏｕｔ＝“１”となる。Ａ＝Ｂ＝“１”のときでは、Ｔｒ８により充電されてＶｍ＝ＶＵ＞Ｖｉｎｖ２となるから、Ｖｏｕｔ＝“０”となる。
５−５）ＮＯＲ（図３５（Ａ）、（Ｂ）参照）
Ｔｒ１を平行磁化（βｐ１＝１０）、Ｔｒ２を反平行磁化（βｎ２＝１）、Ｔｒ５を平行磁化（βｎ５＝５０）、Ｔｒ８を平行磁化（βｐ８＝５０）とする。Ａ＝Ｂ＝“０”のとき、Ｔｒ５により放電されてＶｍ＝ＶＳ＜Ｖｉｎｖ２となるので、Ｖｏｕｔ＝“１”となる．Ａ又はＢ＝“１”のときでは、Ｖｍ＝ＶＲ＞Ｖｉｎｖ２なので、Ｖｏｕｔ＝“０”である。Ａ＝Ｂ＝“１”のとき、Ｔｒ８により充電されてＶｍ＝ＶＶ＞Ｖｉｎｖ２となるので、Ｖｏｕｔ＝“０”である。
図３０の回路では素子数は、ＭＯＳＦＥＴが１０、キャパシタが２である。この回路は、ＣＭＯＳ構成で実現できることから回路のレイアウトも非常にコンパクトにできる。
図３６はスピンＭＯＳＦＥＴを用いたＣＭＯＳ構成インバータを２段つなげた回路である。１段目と２段目のインバータは、それぞれνＭＯＳ構造による入力を持っている。入力ＡとＢに対しては等しい重み付けを設定する。２段目のインバータにもＡとＢを入力し、一段目の出力Ｖｍ１も２段目インバータに入力する．ただし、２段目のインバータでは入力ＡとＢに対する容量（ＣＡとＣＢ）の重み付けは等しいが，Ａ（およびＢ）とＶｍ１との容量の重み付けは異なる．例えば，Ｖｍ１による入力の容量をＣｍ１とすれば，３Ｃｍ１＝ＣＡ（＝ＣＢ）の関係が必要である．この論理回路ではＱ１、Ｑ２、Ｑ４の磁化状態を変えることによって論理機能を書き換えることができる。）Ｖｍ１ではＮＯＲとＮＡＮＤ、Ｖｍ２ではＸＮＯＲ、ＸＯＲ、ＡＮＤ、ＯＲ、ａｌｌ”１”、ａｌｌ”０”の論理機能を実現できる。ただし、Ｖｍ１Ｖｍ２では論理機能によって論理振幅が“０”レベルまたは“１”レベルからに達しない場合があるので、それぞれの出力にＣＭＯＳインバータなどを入れて信号を増幅することが好ましい。ただし、この場合では論理機能は反転する。また、Ｑ２にスピンＭＯＳＦＥＴを用いることもできる。
次に、参考例として第２のＣＭＯＳ構成の論理回路について図面を参照しつつ説明を行う。この論理回路においては、閾値可変インバータを出力段のインバータに用いて書き換え可能な論理回路を構成する。論理閾値Ｖｉｎｖは２値（これをＶｉｎｖ＿ｈｉｇｈ、Ｖｉｎｖ＿ｌｏｗとする）で十分であり、例えば、通常のｎＭＯＳとｐチャネル型スピンＭＯＳＦＥＴとを含むインバータを用いる。このインバータは、アナログ電圧（以下に述べる“１／２”）をディジタル論理レベル（“０”または“１”）まで増幅するＡ−Ｄコンバータとしての機能を有するが、しきい値も制御できる。図６に示したνＭＯＳを入力としたＥ／Ｅ、Ｅ／Ｄ、ＣＭＯＳインバータのスピンＭＯＳＦＥＴを通常のＭＯＳＦＥＴとして、出力のＡＤコンバータをこの論理しきい値可変インバータとすることで実現できる。ここでは、参考例として別の回路を示す。
１）ＮＡＮＤ／ＮＯＲ
図３７は、ＮＡＮＤ／ＮＯＲ回路の構成例を示す図である。図４８に示す回路との相違点は、Ｖｍの値をスピンＭＯＳＦＥＴによって変えるのではなく、インバータで論理レベルまで増幅する際の閾値を変えることである。すなわち、図３８に示すように、図３７に示す論理回路の負荷曲線（νＭＯＳの特性）は１本であり、動作点はＶＯ、ＶＰ、ＶＱのみであるが、論理閾値Ｖｉｎｖを、Ａ又はＢ＝“１”のときの動作点Ｐより上（Ｖｉｎｖ＿ｈｉｇｈ）にするか、ＶＰより下（Ｖｉｎｖ＿ｌｏｗ）にするかにより動作点を変えて機能を変更する。このＶｉｎｖ＿ｌｏｗとＶｉｎｖ＿ｈｉｇｈの間の領域を“１／２”とする。図３９に真理値表を、表８に上記回路の詳細な動作を示す。
Ａ＝Ｂ＝“０”の場合、Ｖｍ＝ＶＯ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｉｎｖ＿ｈｉｇｈであり、インバータによりＶｏｕｔ＝“１”となる。Ａ＝Ｂ＝“１”の場合には、Ｖｍ＝ＶＱ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｉｎｖ＿ｈｉｇｈであり、インバータによりＶｏｕｔ＝“０”となる。尚、以上の出力は、インバータの論理閾値Ｖｉｎｖに依存しない。Ａ又はＢ＝“１”の場合には、Ｖｉｎｖ＿ｌｏｗ＜ＶＰ＜Ｖｉｎｖ＿ｈｉｇｈであり、Ｖｉｎｖ＝Ｖｉｎｖ＿ｌｏｗであればＶｏｕｔ＝“０”であるためＮＯＲ回路に、Ｖｉｎｖ＝Ｖｉｎｖ＿ｈｉｇｈであれば、Ｖｏｕｔ＝“１”であるためＮＡＮＤ回路になる。
２）ＮＡＮＤ／ＮＯＲ／ＸＯＲ
図４０にＮＡＮＤ／ＮＯＲ＋ＸＮＯＲ回路を示す。図４１にその動作点を示す。この動作原理は図５０〜図５４と同様であり、ＮＯＲにおいて、Ａ＝Ｂ＝“１”のときＶｏｕｔ＝“１”（そのためにはＶｍ＝“０”）とする回路がＴｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）である。このＴｒ５は、駆動力の高い状態（βｎ５＝１０）と低い状態（βｎ５＝１）がある。その動作の詳細について表９に示す。
２−１）ＮＡＮＤ／ＮＯＲ（図４２（Ａ）、（Ｂ）参照）
図４０において、Ｔｒ５をβｎ５＝１の状態にすれば、そのドレイン電流Ｉｄ＿ｌｏｗを無視することができるため開放とみなせ、図３７のＮＡＮＤ／ＮＯＲ回路と等価になる。
２−２）ＸＮＯＲ（図４３（Ａ）、（Ｂ）参照）
図４５においてＴｒ５をβｎ５＝１０、インバータの閾値をＮＯＲと同じくＶｉｎｖ＿ｌｏｗとしておく。Ａ＝Ｂ＝“０”、Ａ又はＢ＝“１”では、上述のようにＴｒ５は開放と等価なのでＮＯＲと同じ動作をする。Ａ＝Ｂ＝“１”のときはＴｒ５のＩｄ＿ｈｉｇｈによりＶｍが放電されＶｍ＝ＶＲ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｏｕｔ＝“１”となる。
さらに、βｎ５＝１０、Ｖｉｎｖ＿ｈｉｇｈとしておくと、すべての入力に対してＶｏｕｔ＝“１”となる。
３）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ
ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ回路を図４４に示す。ＸＯＲは、Ａ＝Ｂ＝“１”及びＡ又はＢ＝“１”のときの入出力関係はＮＡＮＤと同じで、Ａ＝Ｂ＝“０”のときのみ異なり、Ｖｏｕｔ＝“０”である。Ａ＝Ｂ＝“０”のとき、Ｖｏｕｔ＝“０”（そのためにはＶｍ＝“１”）となるような回路を加えればよい。ｐチャネル型のＴｒ６、Ｔｒ７、Ｔｒ８（ｐチャネル型スピンＭＯＳＦＥＴ）を、ｎチャネル型のＴｒ３、Ｔｒ４、Ｔｒ５（ｎチャネル型スピンＭＯＳＦＥＴ）と相補的に用いることでＸＯＲ機能が加わる。このＴｒ８は、駆動力の高い状態（βｐ８＝１０）と低い状態（βｐ８＝１）とがある。Ｔｒ６、Ｔｒ７のソースフォロアは正のレベルシフタであり、Ａ＝Ｂ＝“０”の場合のみＴｒ８がオンする。
図４５は、Ｔｒ６とＴｒ７の動作特性を表しており、これからＶｉｎ＿ｐが決まる。Ａ＝Ｂ＝“１”の動作点ＶＯ、Ａ又はＢ＝“１”の動作点ＶＥは共にＴｒ８の閾値より大きいので電流は流れず、開放と等価である。Ａ＝Ｂ＝“０”のＶＦのときのみＴｒ８がオンする。（閾値がＶｄｄ／２より大きなｐチャネル型スピンＭＯＳＦＥＴが集積可能であればＴｒ６、Ｔｒ７は不必要で、Ｖｆｇノードを直接Ｔｒ８のゲートと接続すればよい。）βｐ８＝１０であれば、十分大きな電流Ｉｄ＿ｈｉｇｈが流れるが、βＰ８＝１であれば、電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。図４６にβｐ８＝１０、βｎ５＝１のときの動作点Ｖｍを示す。実線はＴｒ１とＴｒ８に流れる電流の和であり、図４６中Ｉｄ＿ｌｏｗは無視した。
その動作の詳細を表１０に示す。
３−１）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ
Ｔｒ８を、駆動力のない状態（βｐ８＝１）にしておけば、Ｔｒ８に流れる電流を無視でき、この部分は開放とみなせる。そのため図４０の回路と等価であり、βｎ５とＶｉｎｖのみ変えることでＮＡＮＤ／ＮＯＲ／ＸＯＲ機能を保つことができる。
３−２）ＸＯＲ
Ｔｒ８はβｐ８＝１０、インバータの閾値はＮＡＮＤと同じくＶｉｎｖ＿ｈｉｇｈ、Ｔｒ５は開放となるようβｎ５＝１としておく。Ａ＝Ｂ＝“１”、Ａ又はＢ＝“１”では上述のようにＴｒ８は開放であるためＮＡＮＤと同じ動作をする。Ａ＝Ｂ＝“０”のときはｐチャネル型スピンＭＯＳＦＥＴによりＶｍが充電され、Ｖｍ＝ＶＯ＞Ｖｉｎｖ＿ｈｉｇｈ、Ｖｏｕｔ＝“０”となる。さらに、βｐ８＝１０、Ｖｉｎｖ＿ｌｏｗとしておくと、全ての入力に対してＶｏｕｔ＝“０”となる。
４）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／ＸＯＲ／ＯＲ／ＡＮＤ
図４４の回路中、Ｔｒ５はＡ＝Ｂ＝“１”のときのみ機能し、Ｖｍ＝“０”とする。また、Ｔｒ８はＡ＝Ｂ＝“０”のときのみ機能し、Ｖｍ＝“１”とする。
これを考えると、ＯＲ／ＡＮＤは図４４の回路のままで実現できる。回路中のデバイス数はＭＯＳＦＥＴ１０と、キャパシタ２である。図４４の、βｎ５＝βｐ８＝１０の負荷曲線を図４０（Ａ）に示す。図３０の回路は駆動力の変化率が異なる２種類のスピンＭＯＳＦＥＴ（Ｔｒ１とＴｒ２では例えば１０倍、Ｔｒ５とＴｒ８では例えば１００倍程度の変化率）を集積する必要があったが、図４４の回路では１種類のスピンＭＯＳＦＥＴのみでよい。
その動作を表１１にまとめる。
４−１）ＮＡＮＤ／ＮＯＲ（図４６（Ａ）、（Ｂ））
βｎ５＝１、βｐ８＝１とすると、Ｔｒ５、Ｔｒ８とも開放なので、図３７の回路と等価であり、Ｖｉｎｖ＿ｌｏｗでＮＯＲ、Ｖｉｎｖ＿ｈｉｇｈでＮＡＮＤである。
４−２）ＸＮＯＲ
βｎ５＝１０、βｐ８＝１、Ｖｉｎｖ＿ｌｏｗとするとＴｒ８が開放なので、図４３の状態と等価でありＸＮＯＲとなる。
４−３）ＸＯＲ
βｎ５＝１、βｐ８＝１０、Ｖｉｎｖ＿ｈｉｇｈとすると、図９（Ｂ）の状態と等価でＸＮＯＲとなる。
４−４）ＡＮＤ／ＯＲ
図４４の回路でβｎ５＝１０、βｐ８＝１０とする（図４７（Ａ）、（Ｂ）参照）。
Ａ＝Ｂ＝“０”のとき、Ｔｒ８により充電されてＶ＝ＶＯ＞Ｖｉｎｖ＿ｌｏｗ、Ｖｉなので、Ｖｏｕｔ＝“０”Ａ＝Ｂ＝“１”のとき、Ｔｒ５により放電されてＶｍ＝ＶＱ＜Ｖｉｎｖ＿ｌｏｗ、Ｖｉｎｖ＿ｈｉｇｈなので、Ｖｏｕｔ＝“１”である。Ａ又はＢ＝“１”のとき、Ｔｒ５、Ｔｒ８とも開放なので、図３７と等価になる。Ｖｉｎｖ＿ｌｏｗ＜ＶＰ＜Ｖｉｎｖ＿ｈｉｇｈなので、Ｖｉｎｖ＝Ｖｉｎｖ＿ｌｏｗであればＶｏｕｔ＝“０”でＡＮＤ回路に、Ｖｉｎｖ＝Ｖｉｎｖ＿ｈｉｇｈであれば、Ｖｏｕｔ＝“１”でＯＲ回路になる。
尚、上記の回路の場合、各回路図におけるＴｒ１とＴｒ２は同じ導電型であればｎチャネル型又はｐチャネル型のいずれでも良い。
以下に、上記スピンＭＯＳＦＥＴを用いた再構成可能な回路の参考例について、論理回路を例として図面を参照しつつ説明を行う。この論理回路は、エンハンスメント型ＭＯＳＦＥＴ及びｎチャネル型スピンＭＯＳＦＥＴを用いた回路群を用いている。
１）ＮＡＮＤ／ＮＯＲ回路
図４８は、書き換え可能なＮＡＮＤ／ＮＯＲ回路の構成例を示す図である。図４８に示すように、書き換え可能なＮＡＮＤ／ＮＯＲ回路は、論理ゲート段とインバータ段とを有している。論理ゲート段はνＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）との直列接続構造を有している。νＭＯＳ（Ｔｒ１）は、２つの入力Ａ及びＢを有しており、これらの入力値によりフローティングゲートに印加される電圧Ｖｆｇが例えば（Ａ＋Ｂ）／２の式により求まる。このνＭＯＳ（Ｔｒ１）の電流増幅率をβｎ１で表す。Ａ、Ｂが入力、Ｖｏｕｔが出力であり、“０”（Ｌｏｗレベル、０Ｖ）または“１”（Ｈｉｇｈレベル、電源電圧Ｖｄｄ）である。上記νＭＯＳ（Ｔｒ１）は、“０”か“１”かのディジタル入力を、（０、Ｖｄｄ／２、Ｖｄｄ）のいずれかの電圧に変換するＤ−Ａコンバータとしての機能を有している。
Ｔｒ２がスピンＭＯＳＦＥＴ（ＭＯＳＦＥＴに矢印を加えることにより一般的なＭＯＳＦＥＴと識別している。）であり、一定バイアスＶｂが加えられている。その駆動力は、スピンＭＯＳＦＥＴ（Ｔｒ２）内に記憶されている磁化状態によって、βｎ２＝１又は１０の２通りをとることができると仮定する。
スピンＭＯＳＦＥＴ（Ｔｒ２）の静特性を図６に実線で示す。νＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）とでソースフォロア回路を構成しており、νＭＯＳ（Ｔｒ１）はＶｆｇに対応した駆動力で、νＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）との接続点であるＶｍノードを充電し、スピンＭＯＳＦＥＴ（Ｔｒ２）は、その磁化状態に対応した駆動力でＶｍノードを放電する。このνＭＯＳ（Ｔｒ１）とスピンＭＯＳＦＥＴ（Ｔｒ２）とで論理ゲートが構成される。νＭＯＳ（Ｔｒ１）による負荷曲線（破線で示す）と、この論理ゲートの動作点（ＶＯ〜ＶＳ）を図４９上に示してある。
これらの動作点（ＶＯ〜ＶＳ）で与えられるアナログ電圧Ｖｍが、図４９の下方の図に示される特性を有するインバータにより、Ｖｉｎｖを閾値としてディジタル論理レベル“０”又は“１”まで反転増幅され、出力端子Ｖｏｕｔに出力される。
表１２に、βｎ２と動作点、回路機能の関係を示す。
平行磁化状態におけるスピンＭＯＳＦＥＴ（Ｔｒ２）のβｎ２＝１０とする。この場合、Ａ＝Ｂ＝“０”では、ドレイン電流Ｉｄ＝０である。Ｖｍ＝ＶＯ＜Ｖｉｎｖであり、Ａ−Ｄコンバータの反転増幅を考慮すると、Ｖｏｕｔ＝“１”である。Ａ＝Ｂ＝“１”では、ドレイン電流Ｉｄは、Ｉｄ＝βｎ１（Ｖｄｄ−Ｖｍ−Ｖｔｈ）２／２で表される。Ｖｍ＝ＶＰ＞Ｖｉｎｖであり、Ｖｏｕｔ＝“０”となる。以上の出力は、スピンＭＯＳＦＥＴ（Ｔｒ２）の駆動力βｎ２に依存しない（平行磁化か反平行磁化かに依存しない）。Ａ又はＢ＝“１”の場合には、ドレイン電流Ｉｄは、Ｉｄ＝βｎ１（Ｖｄｄ／２−Ｖｍ−Ｖｔｈ）２で表される。入力のいずれか一方が“１”であり、ＶｍはＴｒ２によって放電され、Ｖｍ＝ＶＲ＜Ｖｉｎｖとなり、Ｖｏｕｔ＝“１”であるため、ＮＡＮＤ回路となる。
反平行磁化状態におけるスピンＭＯＳＦＥＴ（Ｔｒ２）のβｎ２＝１とする。Ａ＝Ｂ＝“０”の場合には、Ｖｍ＝ＶＯ＜Ｖｉｎｖであり、Ａ−Ｄコンバータの反転増幅を考慮すると、Ｖｏｕｔ＝“１”である。Ａ＝Ｂ＝“１”の場合には、Ｖｍ＝ＶＱ＞Ｖｉｎｖであり、Ｖｏｕｔ＝“０”となる。以上の出力はスピンＭＯＳＦＥＴ（Ｔｒ２）の駆動力βｎ２に依らない（平行磁化か反平行磁化かには依存しない）。Ａ又はＢ＝“１”の場合には、ＶｍはＴｒ１に充電されてＶｍ＝ＶＳ＞Ｖｉｎｖ、Ｖｏｕｔ＝“０”となりＮＯＲ回路として機能する。図５０は図４８の回路の真理値表である。
以上、表１２に示すように、スピンＭＯＳＦＥＴ内の磁化状態により異なる値を取ることができるβｎ２が１であるか或いは１０であるかに基づいて、入力Ａ、Ｂに対する出力ＶｏｕｔとしてＮＯＲ論理又はＮＡＮＤ論理のいずれかを任意に選択することができる。スピンＭＯＳＦＥＴの磁化状態は不揮発的に記憶されるため、１つの回路において、ＮＯＲ論理又はＮＡＮＤ論理のいずれかを選択して機能させることが可能である。同様の機能を有する回路を通常のＣＭＯＳディジタル回路により構成すると、ＭＯＳＦＥＴ１０個が必要であり、本参考例による回路では４個のＭＯＳＦＥＴのみにより同様の機能を実現することができるという利点がある。
２）ＮＡＮＤ／ＮＯＲ＋ＸＮＯＲ
図５１（Ａ）を参照しつつ、ＮＡＮＤ／ＮＯＲ＋ＸＮＯＲの書き換え可能な回路について説明する。ＸＮＯＲは、Ａ＝Ｂ＝“０”及びＡ又はＢ＝“１”の場合の入出力関係はＮＯＲと同じであり、Ａ＝Ｂ＝“１”の場合のみ異なり、Ｖｏｕｔ＝“１”である。そこで、Ａ＝Ｂ＝“１”のときＶｏｕｔ＝“１”（そのためにはＶｍ＝“０”）となるようにすれば良い。通常のｎＭＯＳＦＥＴを２つ（Ｔｒ３、Ｔｒ４）と、１つのｎチャネル型スピンＭＯＳＦＥＴ（Ｔｒ５）からなる回路を追加する。ｎチャネル型スピンＭＯＳＦＥＴ（Ｔｒ５）は、駆動力の高い状態（βｎ５＝１０）と低い状態（βｎ５＝１）を磁化の状態により切り替えられるＭＯＳＦＥＴである。
Ｔｒ３、Ｔｒ４のソースフォロアは負のレベルシフタであり、Ａ＝Ｂ＝“１”の場合のみＴｒ５がＯＮする。その動作を示す図５１（Ｂ）において、上の図は図８におけるＴｒ３とＴｒ４との動作特性を表しており、これからＶｉｎ＿ｎが決まる。実線がＴｒ４の静特性であり、破線がＴｒ３の負荷曲線である。Ａ＝Ｂ＝“０”の動作点ＶＣと、Ａ又はＢ＝“１”の動作点ＶＤとは、共にＴｒ５の閾値よりも小さいためにＴｒ５に電流は流れず、開放と等価である。Ａ＝Ｂ＝“１”の動作点ＶＥのときのみＴｒ５のゲート電圧はその閾値を超えているのでＴｒ５はオンする。尚、閾値がＶｄｄ／２より大きなｎチャネル型スピンＭＯＳＦＥＴが集積可能であれば、Ｔｒ３、Ｔｒ４を設けなくても良く、Ｖｆｇノードを直接Ｔｒ５のゲートと接続すればよい。このとき、図８（Ｂ）の下の図に示すように、βｎ５＝１０であれば十分大きな電流（Ｉｄ＿ｈｉｇｈ）が流れるが、βｎ５＝１であれば電流値（Ｉｄ＿ｌｏｗ）は非常に小さい。
図５２〜図５４までに、各βの場合の動作点Ｖｍを示す。実線はＴｒ２とＴｒ５とに流れる電流の和であり、Ｉｄ＿ｌｏｗは無視できるものとした。表１３にβｎ２、βｎ５と回路の機能との関係をまとめて示した。
図５２（Ａ）、（Ｂ）は、ＮＡＮＤ／ＮＯＲ機能について示す図である。Ｔｒ５を、駆動力のない状態（βｎ５＝１）にしておけば、流れる電流Ｉｄ＿ｌｏｗを無視することができ、Ｔｒ５（図５１）の部分は開放とみなせる。従って、ＮＡＮＤ／ＮＯＲ機能を保つことができる。
図５３（Ａ）、（Ｂ）は、ＸＮＯＲ機能について示す図である。Ｔｒ５の駆動力を高い状態（βｎ５＝１０）に、Ｔｒ２はＮＯＲと同じくβｎ２＝１にしておく。
Ａ＝Ｂ＝“０”、Ａ又はＢ＝“１”では、上述のようにＴｒ５は開放と等価なのでＮＯＲと同じ動作を行う。Ａ＝Ｂ＝“１”のときは、Ｔｒ５の電流Ｉｄ＿ｈｉｇｈによりＶｍが放電されてＶｍ＝ＶＵ＜Ｖｉｎｖ、Ｖｏｕｔ＝“１”となる。さらに、図１１（Ａ），（Ｂ）に示すように、βｎ５＝１０、βｎ２＝１０としておくと、全ての入力パターンに対してＶｏｕｔ＝“１”（ａｌｌ“１”）となる。
３）ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ＋ＡＮＤ／ＯＲ／ＸＯＲ機能
図５１の出力端Ｖｏｕｔに、さらに１段インバータを追加するとＶｏｕｔの反転が得られる。すなわち、図５５に示すように、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲに対してＡＮＤ／ＯＲ／ＸＯＲとなる。ＶｏｕｔとＶｏｕｔの反転との２つを出力とすることで、ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ＋ＡＮＤ／ＯＲ／ＸＯＲおよびａｌｌ“０”、“１”の全ての２入力対称関数が実現できる回路を構成することができる。この回路全体で必要な素子は、９個のＭＯＳＦＥＴと２つの容量である。必要であれば、出力端にＶｏｕｔとＶｏｕｔの反転とから必要な方を選択する回路（パストランジスタ）を加えると１出力となる。表１４は、図５５に示す回路の機能をまとめたものである。
以上、本発明の各実施の形態による論理回路は、不揮発に電流駆動力を可変できるスピントランジスタまたはスピンＭＯＳＦＥＴとνＭＯＳ構造を含み、少素子数かつ、不揮発に再構成可能な２入力対称関数を実現することができる。本回路ではさらに、チップ面積の縮小化が可能で、高速・低消費電力動作が期待できる。従って、短期間で開発を行うモバイル機器などの集積回路に応用できる。
以上、本発明の実施の形態又は参考例による論理回路について説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【産業上の利用可能性】
本発明の論理回路を用いると、少数の素子により構成された回路により、不揮発性の再構成可能な２入力の対称関数を実現することができる。本回路は不揮発に論理機能を保持できるため、論理機能を記憶するための不揮発性メモリを必要としないことから、チップサイズの縮小化化が可能である．また、少数の素子により構成された回路により高速・低消費電力動作が期待できる。従って、短期間で開発を行うモバイル機器などの集積回路に応用できる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【特許請求の範囲】
【請求項１】
伝導キャリアのスピンの向きに依存する伝達特性を有するスピントランジスタを含む回路であって、
前記伝導キャリアのスピンの向きを変えることにより変化する前記スピントランジスタの伝達特性に基づいて動作点を変化させて機能を再構成することができる回路。
【請求項２】
強磁性体層を少なくとも２層以上含み、前記強磁性体層の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記スピントランジスタの磁化状態を変化させることによって、動作点を変化させて機能を再構成することができる回路。
【請求項３】
前記スピントランジスタは、磁化の方向を独立に制御できる強磁性体（以下「フリー層」と称する。）と、磁化の方向を変化させない強磁性体（以下、「ピン層」と称する。）と、を少なくとも１つずつ有しており、前記フリー層と前記ピン層とが同じ方向の磁化を持つ第１の状態（以下「平行磁化」と称する。）と、互いに反対方向となる磁化を持つ第２の状態（以下「反平行磁化」と称する。）と、の２つの磁化状態に基づいて動作点を変化させて機能を再構成することを特徴とする請求の範囲第２項に記載の回路。
【請求項４】
前記動作点を生じる第１の端子を出力とし、前記第１の端子を充電するための第１の回路群と、前記第１の端子を放電するための第２の回路群とを有しており、前記第１の回路群と前記第２の回路群とのいずれか一方あるいは両方に前記スピントランジスタを含むことを特徴とする請求の範囲第１項から第３項までのいずれか１項に記載の回路。
【請求項５】
前記スピントランジスタのキャリアのスピンの向きまたは磁化状態に依存する伝達特性を制御することにより前記第１の端子の電位を決定することを特徴とする請求の範囲第４項に記載の回路。
【請求項６】
キャパシタによる静電容量によって重み付けされた複数の入力と、該入力を共通に接続するフローティングゲートと、を含んで構成されるニューロンＭＯＳ（以下、「νＭＯＳ」と称する。）構造を介して入力された信号に基づき信号を出力することを特徴とする請求の範囲第１項から第５項までのいずれか１項に記載の回路。
【請求項７】
前記複数の入力信号のそれぞれが略等しくなるように重み付けされていることを特徴とする請求の範囲第６項に記載の回路。
【請求項８】
前記第１の端子に生じる電位を“０”論理レベルと“１”論理レベルの出力とに切り分ける論理閾値を前記スピントランジスタの伝達特性の変化を反映して変化する前記動作点に対して設定することを特徴とする請求の範囲第４項から第７項までのいずれか１項に記載の回路。
【請求項９】
請求の範囲第１項から第８項までのいずれか１項に記載の回路の出力端子に、ある定められた論理閾値をもつＡ／Ｄコンバータが接続されていることを特徴とする回路。
【請求項１０】
前記スピントランジスタは、ＭＯＳ構造と強磁性体とを含んで構成されるソース及びドレインにより構成されるＭＯＳＦＥＴ型スピントランジスタ（以下「スピンＭＯＳＦＥＴ」と称する）であることを特徴とする請求の範囲第１項から第９項までのいずれか１項に記載の回路。
【請求項１１】
第１導電型のＭＯＳＦＥＴまたは第１導電型のスピンＭＯＳＦＥＴと、該第１導電型と同じ導電型のＭＯＳＦＥＴまたは該第１導電型と同じ導電型のスピンＭＯＳＦＥＴと、がそれぞれ前記第１の回路群および前記第２の回路群に含まれることを特徴とする請求の範囲第３項から９までのいずれか１項に記載の回路。
【請求項１２】
前記第１の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのソースと、前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのドレインと、を接続した構造と、この接続部に形成された第１の端子とを有することを特徴とするＥ／Ｅ構成回路を含むことを特徴とする請求の範囲第３項から第１１項までのいずれか１項に記載の回路。
【請求項１３】
前記Ｅ／Ｅ構成回路を構成する前記第１の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのドレインが該エンハンスメント型ＭＯＳＦＥＴまたは該エンハンスメント型スピンＭＯＳＦＥＴのゲートに接続されることを特徴とする請求の範囲第１２項に記載の回路。
【請求項１４】
前記Ｅ／Ｅ構成回路を構成する前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴは、νＭＯＳ構造を有することを特徴とする請求の範囲第１２項又は第１３項に記載の回路。
【請求項１５】
前記第１の回路群に含まれるデプレッション型ＭＯＳＦＥＴまたはデプレッション型スピンＭＯＳＦＥＴのソースと、前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのドレインと、を接続した構造と、この接続部に形成された第１の端子とを有するＥ／Ｄ構成回路を含むことを特徴とする請求の範囲第３項から第１１項までのいずれか１項に記載の回路。
【請求項１６】
前記Ｅ／Ｄ構成回路を構成する前記第１の回路群に含まれるデプレッション型ＭＯＳＦＥＴまたはデプレッション型スピンＭＯＳＦＥＴのソースが該デプレッション型ＭＯＳＦＥＴまたは該デプレッション型スピンＭＯＳＦＥＴのゲートに接続されることを特徴とする請求の範囲第１５項に記載の回路。
【請求項１７】
前記Ｅ／Ｄ構成回路を構成する前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴはνＭＯＳ構造を有することを特徴とする請求の範囲第１５項又は第１６項に記載の回路。
【請求項１８】
キャパシタによる静電容量によって重みづけられた２つの入力（以下、それぞれの入力をＡおよびＢとする。）を前記νＭＯＳ構造の入力とすることを特徴とする請求の範囲第１１項から第１７項のいずれか１項に記載の回路。
【請求項１９】
請求の範囲第４項から第１８項までのいずれか１項に記載された回路における前記第１の端子を入力とする前記Ａ／Ｄコンバータを含むことを特徴とするＮＡＮＤ／ＮＯＲ再構成可能論理回路又はＡＮＤ／ＯＲ再構成可能論理回路。
【請求項２０】
前記第１および前記第２の回路群または前記第１または前記第２の回路群は、
前記第１の端子に、前記スピンＭＯＳＦＥＴとは別のスピンＭＯＳＦＥＴのソースまたはドレインを接続し、該別のスピンＭＯＳＦＥＴのゲートに特定の入力の場合にのみ該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第１１項から第１９項までのいずれか１項に記載の回路。
【請求項２１】
前記第２の回路群は、
前記第１の端子に、ソース接地されたｎチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｎチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ“０”の場合にのみｎチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第１１項から第２０項までのいずれか１項に記載の回路。
【請求項２２】
前記第１の回路群は、
前記第１の端子に、ソースが電源電圧に接続されたｐチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｐチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝“１”の場合にのみｐチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第１１項から第２１項までのいずれか１項に記載の回路。
【請求項２３】
前記レベルシフト回路はＥ／Ｅ又はＥ／Ｄ又はＣＭＯＳ構成のインバータにより構成されることを特徴とする請求の範囲第２０項から第２３項までのいずれか１項に記載の回路。
【請求項２４】
請求の範囲第２０項から第２３項までのいずれか１項に記載された回路における前記第１の端子を入力とする前記Ａ／Ｄコンバータを有する再構成可能論理回路。
【請求項２５】
さらに、前記Ａ／Ｄコンバータの出力を入力とするインバータを有する請求の範囲第２０項又は第２４項に記載の全２入力対称関数を実現できる再構成可能論理回路。
【請求項２６】
第１導電型のＭＯＳＦＥＴまたは第１導電型のスピンＭＯＳＦＥＴと、前記第１導電型と異なる第２導電型のＭＯＳＦＥＴまたは第２導電型のスピンＭＯＳＦＥＴと、がそれぞれ前記第１の回路群および前記第２の回路群に含まれることを特徴とする請求の範囲第３項から第９項までのいずれか１項に記載の回路。
【請求項２７】
前記第１の回路群に含まれるｐチャネル型ＭＯＳＦＥＴまたはｐスチャネル型ピンＭＯＳＦＥＴと前記第２の回路群に含まれるｎチャネル型ＭＯＳＦＥＴまたはｎチャネル型スピンＭＯＳＦＥＴの互いのドレイン端子を共通にして接続した構造と、共通の前記ドレイン端子に形成された第１の端子とを有するＣＭＯＳ構成回路を含むことを特徴とする請求の範囲第２６項に記載の回路。
【請求項２８】
前記第１の回路群に含まれるｐチャネル型スピンＭＯＳＦＥＴと前記第２の回路群とに含まれるｎチャネル型スピンＭＯＳＦＥＴとで構成されたＣＭＯＳ構成回路を含むことを特徴とする請求の範囲第２６項に記載の回路。
【請求項２９】
前記ＣＭＯＳ回路を構成する前記ｐチャネル型ＭＯＳＦＥＴまたは前記ｐチャネル型スピンＭＯＳＦＥＴと前記ｎチャネル型ＭＯＳＦＥＴまたは前記ｎチャネル型スピンＭＯＳＦＥＴは、νＭＯＳ構造を構成する共通のフローティングゲートを有することを特徴とする請求の範囲第２６項から第２８項までのいずれか１項に記載の回路。
【請求項３０】
キャパシタによる静電容量によって重みづけられた２つの入力（以下、それぞれの入力をＡおよびＢとする）を前記νＭＯＳ構造の入力とすることを特徴とする請求の範囲第２９項に記載の回路。
【請求項３１】
請求の範囲第２６項から第３０項までのいずれか１項に記載された回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とするＡＮＤ／ＯＲ再構成可能論理回路またはＮＡＮＤ／ＮＯＲ再構成可能論理回路。
【請求項３２】
前記第１および前記第２の回路群、または、前記第１または前記第２の回路群は、前記第１の端子に、前記スピンＭＯＳＦＥＴとは異なる別のスピンＭＯＳＦＥＴのソースまたはドレインを接続し、該別のスピンＭＯＳＦＥＴのゲートに特定の入力の場合にのみ該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第２６項から第３１項までのいずれか１項に記載の回路。
【請求項３３】
前記第２の回路群は、
前記第１の端子に、ソース接地されたｎチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｎチャネル型の該別のスピントランジスタのゲートに入力Ａ＝Ｂ＝“０”の場合にのみｎチャネル型の該別のスピントランジスタをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第２６項から第３２項までのいずれか１項に記載の回路。
【請求項３４】
請求の範囲第２６項から第３３項までのいずれか１項に記載の回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とするＡＮＤ／ＯＲ／ＸＮＯＲ再構成可能論理回路またはＮＡＮＤ／ＮＯＲ／ＸＯＲ再構成可能論理回路。
【請求項３５】
前記第１の回路群は、
前記第１の端子に、ソースが電源電圧に接続されたｐチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｐチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝“１”の場合にのみｐチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第２６項から第３５項までのいずれか１項に記載の回路。
【請求項３６】
請求の範囲第２６項から第３５項までのいずれか１項に記載の回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とするＡＮＤ／ＯＲ／ＸＯＲ再構成可能論理回路またはＮＡＮＤ／ＮＯＲ／ＸＮＯＲ再構成可能論理回路。
【請求項３７】
さらに、前記Ａ／Ｄコンバータの出力を入力とするインバータを有する請求の範囲第２６項から第３６項までのいずれか１項に記載の全２入力対称関数を実現する論理回路。
【請求項３８】
前記第１の端子に、ソース接地されたｎチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｎチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝１の場合にのみｎチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御することを特徴とし、
前記第１の端子に、ソースが電源電圧に接続されたｐチャネル型の前記スピンＭＯＳＦＥＴとは異なる別のスピンＭＯＳＦＥＴのドレインを接続し、ｐチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝０の場合にのみｐチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御すること特徴とする回路群である請求の範囲第２６項または第３２項に記載の回路。
【請求項３９】
請求の範囲第３８項に記載の回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とする全２入力対称関数論理回路。
【請求項４０】
前記レベルシフト回路はＥ／Ｅ又はＥ／Ｄ又はＣＭＯＳインバータにより構成されることを特徴とする請求の範囲第３２項から第３９項までのいずれか１項に記載の回路。
【請求項４１】
ＣＭＯＳインバータから構成され、前記ＣＭＯＳインバータのｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴのいずれか一方、またはｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴの両方がスピンＭＯＳＦＥＴであることを特徴とするＡ／Ｄコンバータ。
【請求項４２】
前記スピンＭＯＳＦＥＴの磁化状態によって、論理閾値を可変できる請求の範囲第４１項に記載のＡ／Ｄコンバータ。
【請求項４３】
アナログ出力を有する回路の出力段に前記論理閾値を可変できるＡ／Ｄコンバータを接続し、論理機能を再構成できる論理回路。
【請求項４４】
伝達特性可変のトランジスタを含む回路であって、前記トランジスタの伝達特性を変化させることにより動作点を移動させて機能を再構成することができる回路。
【請求項４５】
請求の範囲第１項から第４４項までのいずれか１項に記載の回路を含む集積回路。
【請求項１】
伝導キャリアのスピンの向きに依存する伝達特性を有するスピントランジスタを含む回路であって、
前記伝導キャリアのスピンの向きを変えることにより変化する前記スピントランジスタの伝達特性に基づいて動作点を変化させて機能を再構成することができる回路。
【請求項２】
強磁性体層を少なくとも２層以上含み、前記強磁性体層の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記スピントランジスタの磁化状態を変化させることによって、動作点を変化させて機能を再構成することができる回路。
【請求項３】
前記スピントランジスタは、磁化の方向を独立に制御できる強磁性体（以下「フリー層」と称する。）と、磁化の方向を変化させない強磁性体（以下、「ピン層」と称する。）と、を少なくとも１つずつ有しており、前記フリー層と前記ピン層とが同じ方向の磁化を持つ第１の状態（以下「平行磁化」と称する。）と、互いに反対方向となる磁化を持つ第２の状態（以下「反平行磁化」と称する。）と、の２つの磁化状態に基づいて動作点を変化させて機能を再構成することを特徴とする請求の範囲第２項に記載の回路。
【請求項４】
前記動作点を生じる第１の端子を出力とし、前記第１の端子を充電するための第１の回路群と、前記第１の端子を放電するための第２の回路群とを有しており、前記第１の回路群と前記第２の回路群とのいずれか一方あるいは両方に前記スピントランジスタを含むことを特徴とする請求の範囲第１項から第３項までのいずれか１項に記載の回路。
【請求項５】
前記スピントランジスタのキャリアのスピンの向きまたは磁化状態に依存する伝達特性を制御することにより前記第１の端子の電位を決定することを特徴とする請求の範囲第４項に記載の回路。
【請求項６】
キャパシタによる静電容量によって重み付けされた複数の入力と、該入力を共通に接続するフローティングゲートと、を含んで構成されるニューロンＭＯＳ（以下、「νＭＯＳ」と称する。）構造を介して入力された信号に基づき信号を出力することを特徴とする請求の範囲第１項から第５項までのいずれか１項に記載の回路。
【請求項７】
前記複数の入力信号のそれぞれが略等しくなるように重み付けされていることを特徴とする請求の範囲第６項に記載の回路。
【請求項８】
前記第１の端子に生じる電位を“０”論理レベルと“１”論理レベルの出力とに切り分ける論理閾値を前記スピントランジスタの伝達特性の変化を反映して変化する前記動作点に対して設定することを特徴とする請求の範囲第４項から第７項までのいずれか１項に記載の回路。
【請求項９】
請求の範囲第１項から第８項までのいずれか１項に記載の回路の出力端子に、ある定められた論理閾値をもつＡ／Ｄコンバータが接続されていることを特徴とする回路。
【請求項１０】
前記スピントランジスタは、ＭＯＳ構造と強磁性体とを含んで構成されるソース及びドレインにより構成されるＭＯＳＦＥＴ型スピントランジスタ（以下「スピンＭＯＳＦＥＴ」と称する）であることを特徴とする請求の範囲第１項から第９項までのいずれか１項に記載の回路。
【請求項１１】
第１導電型のＭＯＳＦＥＴまたは第１導電型のスピンＭＯＳＦＥＴと、該第１導電型と同じ導電型のＭＯＳＦＥＴまたは該第１導電型と同じ導電型のスピンＭＯＳＦＥＴと、がそれぞれ前記第１の回路群および前記第２の回路群に含まれることを特徴とする請求の範囲第３項から９までのいずれか１項に記載の回路。
【請求項１２】
前記第１の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのソースと、前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのドレインと、を接続した構造と、この接続部に形成された第１の端子とを有することを特徴とするＥ／Ｅ構成回路を含むことを特徴とする請求の範囲第３項から第１１項までのいずれか１項に記載の回路。
【請求項１３】
前記Ｅ／Ｅ構成回路を構成する前記第１の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのドレインが該エンハンスメント型ＭＯＳＦＥＴまたは該エンハンスメント型スピンＭＯＳＦＥＴのゲートに接続されることを特徴とする請求の範囲第１２項に記載の回路。
【請求項１４】
前記Ｅ／Ｅ構成回路を構成する前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴは、νＭＯＳ構造を有することを特徴とする請求の範囲第１２項又は第１３項に記載の回路。
【請求項１５】
前記第１の回路群に含まれるデプレッション型ＭＯＳＦＥＴまたはデプレッション型スピンＭＯＳＦＥＴのソースと、前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴのドレインと、を接続した構造と、この接続部に形成された第１の端子とを有するＥ／Ｄ構成回路を含むことを特徴とする請求の範囲第３項から第１１項までのいずれか１項に記載の回路。
【請求項１６】
前記Ｅ／Ｄ構成回路を構成する前記第１の回路群に含まれるデプレッション型ＭＯＳＦＥＴまたはデプレッション型スピンＭＯＳＦＥＴのソースが該デプレッション型ＭＯＳＦＥＴまたは該デプレッション型スピンＭＯＳＦＥＴのゲートに接続されることを特徴とする請求の範囲第１５項に記載の回路。
【請求項１７】
前記Ｅ／Ｄ構成回路を構成する前記第２の回路群に含まれるエンハンスメント型ＭＯＳＦＥＴまたはエンハンスメント型スピンＭＯＳＦＥＴはνＭＯＳ構造を有することを特徴とする請求の範囲第１５項又は第１６項に記載の回路。
【請求項１８】
キャパシタによる静電容量によって重みづけられた２つの入力（以下、それぞれの入力をＡおよびＢとする。）を前記νＭＯＳ構造の入力とすることを特徴とする請求の範囲第１１項から第１７項のいずれか１項に記載の回路。
【請求項１９】
請求の範囲第４項から第１８項までのいずれか１項に記載された回路における前記第１の端子を入力とする前記Ａ／Ｄコンバータを含むことを特徴とするＮＡＮＤ／ＮＯＲ再構成可能論理回路又はＡＮＤ／ＯＲ再構成可能論理回路。
【請求項２０】
前記第１および前記第２の回路群または前記第１または前記第２の回路群は、
前記第１の端子に、前記スピンＭＯＳＦＥＴとは別のスピンＭＯＳＦＥＴのソースまたはドレインを接続し、該別のスピンＭＯＳＦＥＴのゲートに特定の入力の場合にのみ該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第１１項から第１９項までのいずれか１項に記載の回路。
【請求項２１】
前記第２の回路群は、
前記第１の端子に、ソース接地されたｎチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｎチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ“０”の場合にのみｎチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第１１項から第２０項までのいずれか１項に記載の回路。
【請求項２２】
前記第１の回路群は、
前記第１の端子に、ソースが電源電圧に接続されたｐチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｐチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝“１”の場合にのみｐチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第１１項から第２１項までのいずれか１項に記載の回路。
【請求項２３】
前記レベルシフト回路はＥ／Ｅ又はＥ／Ｄ又はＣＭＯＳ構成のインバータにより構成されることを特徴とする請求の範囲第２０項から第２３項までのいずれか１項に記載の回路。
【請求項２４】
請求の範囲第２０項から第２３項までのいずれか１項に記載された回路における前記第１の端子を入力とする前記Ａ／Ｄコンバータを有する再構成可能論理回路。
【請求項２５】
さらに、前記Ａ／Ｄコンバータの出力を入力とするインバータを有する請求の範囲第２０項又は第２４項に記載の全２入力対称関数を実現できる再構成可能論理回路。
【請求項２６】
第１導電型のＭＯＳＦＥＴまたは第１導電型のスピンＭＯＳＦＥＴと、前記第１導電型と異なる第２導電型のＭＯＳＦＥＴまたは第２導電型のスピンＭＯＳＦＥＴと、がそれぞれ前記第１の回路群および前記第２の回路群に含まれることを特徴とする請求の範囲第３項から第９項までのいずれか１項に記載の回路。
【請求項２７】
前記第１の回路群に含まれるｐチャネル型ＭＯＳＦＥＴまたはｐスチャネル型ピンＭＯＳＦＥＴと前記第２の回路群に含まれるｎチャネル型ＭＯＳＦＥＴまたはｎチャネル型スピンＭＯＳＦＥＴの互いのドレイン端子を共通にして接続した構造と、共通の前記ドレイン端子に形成された第１の端子とを有するＣＭＯＳ構成回路を含むことを特徴とする請求の範囲第２６項に記載の回路。
【請求項２８】
前記第１の回路群に含まれるｐチャネル型スピンＭＯＳＦＥＴと前記第２の回路群とに含まれるｎチャネル型スピンＭＯＳＦＥＴとで構成されたＣＭＯＳ構成回路を含むことを特徴とする請求の範囲第２６項に記載の回路。
【請求項２９】
前記ＣＭＯＳ回路を構成する前記ｐチャネル型ＭＯＳＦＥＴまたは前記ｐチャネル型スピンＭＯＳＦＥＴと前記ｎチャネル型ＭＯＳＦＥＴまたは前記ｎチャネル型スピンＭＯＳＦＥＴは、νＭＯＳ構造を構成する共通のフローティングゲートを有することを特徴とする請求の範囲第２６項から第２８項までのいずれか１項に記載の回路。
【請求項３０】
キャパシタによる静電容量によって重みづけられた２つの入力（以下、それぞれの入力をＡおよびＢとする）を前記νＭＯＳ構造の入力とすることを特徴とする請求の範囲第２９項に記載の回路。
【請求項３１】
請求の範囲第２６項から第３０項までのいずれか１項に記載された回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とするＡＮＤ／ＯＲ再構成可能論理回路またはＮＡＮＤ／ＮＯＲ再構成可能論理回路。
【請求項３２】
前記第１および前記第２の回路群、または、前記第１または前記第２の回路群は、前記第１の端子に、前記スピンＭＯＳＦＥＴとは異なる別のスピンＭＯＳＦＥＴのソースまたはドレインを接続し、該別のスピンＭＯＳＦＥＴのゲートに特定の入力の場合にのみ該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第２６項から第３１項までのいずれか１項に記載の回路。
【請求項３３】
前記第２の回路群は、
前記第１の端子に、ソース接地されたｎチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｎチャネル型の該別のスピントランジスタのゲートに入力Ａ＝Ｂ＝“０”の場合にのみｎチャネル型の該別のスピントランジスタをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第２６項から第３２項までのいずれか１項に記載の回路。
【請求項３４】
請求の範囲第２６項から第３３項までのいずれか１項に記載の回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とするＡＮＤ／ＯＲ／ＸＮＯＲ再構成可能論理回路またはＮＡＮＤ／ＮＯＲ／ＸＯＲ再構成可能論理回路。
【請求項３５】
前記第１の回路群は、
前記第１の端子に、ソースが電源電圧に接続されたｐチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｐチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝“１”の場合にのみｐチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御する回路を含むことを特徴とする請求の範囲第２６項から第３５項までのいずれか１項に記載の回路。
【請求項３６】
請求の範囲第２６項から第３５項までのいずれか１項に記載の回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とするＡＮＤ／ＯＲ／ＸＯＲ再構成可能論理回路またはＮＡＮＤ／ＮＯＲ／ＸＮＯＲ再構成可能論理回路。
【請求項３７】
さらに、前記Ａ／Ｄコンバータの出力を入力とするインバータを有する請求の範囲第２６項から第３６項までのいずれか１項に記載の全２入力対称関数を実現する論理回路。
【請求項３８】
前記第１の端子に、ソース接地されたｎチャネル型の前記別のスピンＭＯＳＦＥＴのドレインを接続し、ｎチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝１の場合にのみｎチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御することを特徴とし、
前記第１の端子に、ソースが電源電圧に接続されたｐチャネル型の前記スピンＭＯＳＦＥＴとは異なる別のスピンＭＯＳＦＥＴのドレインを接続し、ｐチャネル型の該別のスピンＭＯＳＦＥＴのゲートに入力Ａ＝Ｂ＝０の場合にのみｐチャネル型の該別のスピンＭＯＳＦＥＴをオンさせるレベルシフト回路を接続することにより前記第１の端子の電位を制御すること特徴とする回路群である請求の範囲第２６項または第３２項に記載の回路。
【請求項３９】
請求の範囲第３８項に記載の回路における前記第１の端子を入力とするＡ／Ｄコンバータを含むことを特徴とする全２入力対称関数論理回路。
【請求項４０】
前記レベルシフト回路はＥ／Ｅ又はＥ／Ｄ又はＣＭＯＳインバータにより構成されることを特徴とする請求の範囲第３２項から第３９項までのいずれか１項に記載の回路。
【請求項４１】
ＣＭＯＳインバータから構成され、前記ＣＭＯＳインバータのｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴのいずれか一方、またはｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴの両方がスピンＭＯＳＦＥＴであることを特徴とするＡ／Ｄコンバータ。
【請求項４２】
前記スピンＭＯＳＦＥＴの磁化状態によって、論理閾値を可変できる請求の範囲第４１項に記載のＡ／Ｄコンバータ。
【請求項４３】
アナログ出力を有する回路の出力段に前記論理閾値を可変できるＡ／Ｄコンバータを接続し、論理機能を再構成できる論理回路。
【請求項４４】
伝達特性可変のトランジスタを含む回路であって、前記トランジスタの伝達特性を変化させることにより動作点を移動させて機能を再構成することができる回路。
【請求項４５】
請求の範囲第１項から第４４項までのいずれか１項に記載の回路を含む集積回路。
【国際公開番号】ＷＯ２００４／０８６６２５
【国際公開日】平成１６年１０月７日（２００４．１０．７）
【発行日】平成１８年６月２９日（２００６．６．２９）
【国際特許分類】
【出願番号】特願２００５−５０４１３０（Ｐ２００５−５０４１３０）
【国際出願番号】ＰＣＴ／ＪＰ２００４／００４３７９
【国際出願日】平成１６年３月２６日（２００４．３．２６）
【出願人】（５０３３６０１１５）独立行政法人科学技術振興機構 (1,734)
【Ｆターム（参考）】
【国際公開日】平成１６年１０月７日（２００４．１０．７）
【発行日】平成１８年６月２９日（２００６．６．２９）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／００４３７９
【国際出願日】平成１６年３月２６日（２００４．３．２６）
【出願人】（５０３３６０１１５）独立行政法人科学技術振興機構 (1,734)
【Ｆターム（参考）】
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