【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】入力信号の状態が適正であるかを確認することができる、ラッチ回路、トリミング回路、システム、判定プログラム、確認方法、及び判定方法を提供する。
【解決手段】トリミング回路１４の読出回路２０から出力されるトリミング素子であるヒューズ素子Ｈ１の状態に応じた入力信号Ｉ１が入力されるラッチ回路２２を、ラッチ回路Ｌ１と、ラッチ回路Ｌ２と、一致確認回路２６と、で構成している。ラッチ回路Ｌ１は、入力信号Ｉ１の論理値をタイミングＴ１で保持して、保持した論理値に応じた出力信号Ｏ１をトリミング回路１４の外部に出力する。ラッチ回路Ｌ２は、タイミングＴ１よりも遅いタイミングＴ２で保持して、保持した論理値に応じた出力信号Ｏ２を出力する。一致確認回路２６は、排他的論理和回路３０により構成されており、出力信号Ｏ１と出力信号Ｏ２とが一致しているか否かを示す一致判定信号Ｘ１を外部の判定回路１８に出力する。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。
【解決手段】リコンフィギュラブルロジック装置において、ルックアップテーブル１１は、コンフィギュレーションデータを不揮発的に記憶する手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップＦＦを有する。コンフィギュレーションデータは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。 （もっと読む）

【課題】好適なＰＬＤを提供すること。
【解決手段】ＰＬＤと論理セルの中の一個とから成る装置であって、ＰＬＤはアレイの行と列とに配列された複数のＣＬＢとアレイのＣＬＢを互いに接続する複数のＣＬＢ間ラインを含み、複数のＣＬＢの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のＣＬＢの論理セルの第一スライスと論理セルの第二スライスは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、第一出力レジスタと、第二出力レジスタとを含み、論理セルによって生成される出力のセットは第一出力レジスタと第二出力レジスタの間に分割される、装置。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】本発明は、スイッチボックスを有する周辺接続ネットワークに外部接続され、プログラム可能な入出力ブロックに接続され、論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
【解決手段】論理セル［ｉ，ｊ］は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２）となるように配列され、第１及び第２入出力を含み、論理セルそれぞれの第１入出力は、接続ネットワークに接続され、論理セルそれぞれの第２入出力は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、ｗ＝２となる両列の間で、かつｄ＝２となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、論理関数の論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される。 （もっと読む）

【課題】論理回路のコンフィグレーションを効率よく行うことが出来るコンフィグレーション装置を提供する。
【解決手段】ＦＰＧＡ部２００に含まれる複数のＦＰＧＡの各々にテスト用の論理回路を構築するためのテスト用コンフィグレーションデータ１１１と、複数の正式用デバイスデータ１１２ａとからなる正式用コンフィグレーションデータ１１２を保持するデータ保持部１１０と、複数のＦＰＧＡに論理回路を構築するコンフィグレーション制御部１２０と、テスト用デバイスデータにより電子回路が構築された複数のＦＰＧＡ間の入出力特性を測定し、複数のテスト用デバイスデータから特定のデバイスデータを抽出するコンフィグレーション選択部１３０とを備え、コンフィグレーション制御部１２０が、抽出されたテスト用デバイスデータ１１１ａに対応づけられた正式用デバイスデータ１１２ａにより、複数のＦＰＧＡに論理回路を構築する。 （もっと読む）

【課題】本発明は、高速動作が可能な半導体メモリ装置のデータ整列回路を提供する。
【解決手段】本発明の半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含む。 （もっと読む）

【課題】伝播遅延時間の短縮を図り高速化に対応可能とした論理回路の提供。
【解決手段】論理信号をそれぞれ入力とする第１及び第２の入力端子Ａ、Ｂを有し、ソースがそれぞれに対応する第１及び第２の入力端子Ａ、Ｂに接続され、ゲートが、第２及び第１の入力端子Ｂ、Ａに交差接続された第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２を備え、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインが共通接続され、第１の電源ＶＤＤと、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインの共通ノードＮ１との間に接続され、リセット信号／ＲＥＳＥＴをゲートに受けリセット時に導通するＭＯＳトランジスタＰＭ１を備え、さらに共通ノードＮ１を入力端に接続してなるインバータＩＮＶを備えている。 （もっと読む）

ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。ＸＮＯＲ回路は、プルアップロジックが、第１及び第２の入力ノードの両方がハイときに出力ノードをハイに駆動するように接続されたプルダウンロジックに置換されることを除いて、ＸＯＲ回路と同様に画定される。
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【課題】従来のプログラマブルな半導体装置であるＦＰＧＡやＭＰＬＤはコストパフォーマンスが悪く、かつ長い信号線に対する配慮が不充分であった。
【解決手段】メモリと、アドレス−データ対を有する複数のＭＬＵＴから構成されるＭＬＵＴブロックにフリップフロップを内蔵した。また隣接するＭＬＵＴ間の近距離配線には交互配置配線を導入し、隣接していないＭＬＵＴ間の配線には専用の離間配線、更にはトーラス配線網を設けた。 （もっと読む）

【課題】 部品点数が少なく、簡単な回路で構成でき、複数の楽音信号を１本の信号経路で送信又は受信できる楽音信号送信装置及び楽音信号受信装置を提供する。
【解決手段】 １ビットＡ／Ｄ変換部１Ｌ及び１Ｒにより、電子楽器などから入力された複数のアナログ楽音信号は各々１ビットデジタル信号に変換され、重み付け部２Ｌ及び２Ｒによりこれらの各１ビットデジタル信号は重み付け加算されて、出力部３により出力されることになると共に、受信部４により受信された重み付け加算信号は、分離部５により各１ビットデジタル信号に分離変換され、さらにＤ／Ａ変換部６により、アナログ信号に復調されることになる。 （もっと読む）

【課題】消費電力の少ない電子回路を提供する。
【解決手段】第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第１ラッチ回路１１と、第１ラッチ回路１１に従属接続され、第１ラッチ回路１１と逆の動作特性により第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第２ラッチ回路１２とを有する第１ラッチ回路群１３と、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とを比較し、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を第１内部クロック信号ＣＬＫ１として出力し、異なる場合はクロック信号ＣＬＫを第１内部クロック信号ＣＬＫ１として出力する第１クロック制御手段１４とを具備している。 （もっと読む）

【課題】可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱う構成において可変論理に対する機能設定の負担を軽減する。
【解決手段】半導体装置はアクセス制御装置（２）の制御を受ける機能再構成メモリ装置（８）を有し、機能再構成メモリ装置はアクセス制御装置からのアクセス要求を受け、インタフェース制御回路に複数の機能再構成セル（２０）と機能再構成セルに一対一対応で設けられ機能再構成セルからの出力を受けて演算を行う可変演算セル(１０１)が接続される。機能再構成セルの制御回路は第１の動作モードで記憶回路の制御フィールドとデータフィールに初期設定された真理値データのようなデータを、第２の動作モードにおいて制御フィールドのデータに基づいて自律的に制御することによって論理動作を行う。可変演算セルは記憶回路の制御フィールドから出力される制御データなどに基づいて演算動作が可能にされる。 （もっと読む）

【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

【課題】フォルト検出回路において、回路規模を低減し、故障や誤動作がどの部分で起こっているのかを明らかにできるようにする。
【解決手段】論理回路２０を自己双対関数によって設計し、外部から同じ内容のデータを２回入力する。論理回路２０では、転送１回目のデータが反転されずに演算され、この結果が第４フリップフロップ３２に保持され、転送２回目のデータが反転されて演算され、この結果が第３フリップフロップ３１に保持される。これにより、出力側エラー検出回路３４によって、第４フリップフロップ３２に保持されたデータと、第３フリップフロップ３１に保持されたデータとが比較され、各データが異なるときにはエラーが出力される。 （もっと読む）

【課題】フリップフロップのソフトエラー耐性を向上することが可能な半導体集積回路を提供する。
【解決手段】制御回路が、クロック信号生成回路に第１のクロック信号および第２のクロック信号を制御させて、第１のデータ保持端子に保持されたデータの論理と第２のデータ保持端子に保持されたデータの論理とを同じにし、その状態で、スイッチ回路をオンする。その後、スイッチ回路をオンさせた状態のまま、エラー検出回路が、第１のデータ保持端子の論理と第２のデータ保持端子の論理とを検知する。 （もっと読む）