【課題】低消費電力で高周波動作可能な、分周器を実現する。
【解決手段】図１に示すように、分周器の単位要素となるラッチ回路を、負荷としてインダクタンスＬ１、Ｌ２が設けられたＥＣＬロジック回路で構成し、前記ラッチ回路の出力を、前記インダクタンスＬ１、Ｌ２との組み合わせで、使用周波数において回路出力のインピーダンス整合が最適となるように値を選択した、キャパシタＣ１、Ｃ２を介して次段回路に接続して分周器を構成する。分周器を構成する各ラッチ回路の段間インピーダンス整合をとることができるので、トランジスタの持っている性能が最大限に引き出され、従来のＥＣＬロジック分周器よりも少ない消費電流で高速分周動作をさせることが可能となる。 （もっと読む）

【課題】 位相同期の高速な収束動作を維持しつつ、低雑音となる位相同期ループ形周波数シンセサイザを得る。
【解決手段】 加算器７は、第１の電圧制御発振器４への制御信号として、局部発振源２０の設定信号を用いる。局部発振源２０は、第２の基準信号を生成する第２の基準発振源１１と、局部発振信号を生成する第２の電圧制御発振器１４と、局部発振信号を周波数分周し第２の同期信号を出力する第２の可変分周器１５と、第２の基準信号と第２の同期信号を入力とし、第２の位相比較信号を出力する第２の位相比較器１２と、第２の位相比較信号を平滑して第２の電圧制御発振器１４と加算器７に出力する第２のループフィルタ１３とで構成される。 （もっと読む）

【課題】ゼロクロスタイミングとリセット解除タイミングとの時間位置を一定にして周波数特性を良好にする。
【解決手段】コンパレータ２０７は、直線補間回路２０６の信号Ｓ１１がゼロ電圧をクロスしたときに、Ｈレベルの信号Ｓ１２をＰＬＬ回路１の位相比較器１０１に出力する。リセット制御部２０９は、リセット部２０８を制御して直線補間回路２０６をリセットする。Ｎ分周カウンタ１０４は、ＶＣＯ１０３のクロックVCO_CLKを分周し、パルス信号Ｐnをタイミング設定部１０５に供給する。同時に、Ｎ分周カウンタ１０４は、リセットを解除するためのパルス信号Ｐnをリセット制御部２０９に出力する。一方、タイミング設定部１０５は、リセット解除タイミングをゼロクロスタイミングより前に設定するため、予め設定された遅延時間経過後に、信号Ｓvを位相比較器１０１に出力する。 （もっと読む）

【課題】 ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路を内蔵した半導体集積回路およびクロック生成用電子部品（ＳＳＣＧモジュール）を提供する。
【解決手段】 周波数可変な発振器（１１６）を有し基準となる信号と発振器の出力発振信号を分周したフィードバック信号の位相を比較して前記発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路において、フィードバック経路上の分周回路（１１７）の分周比を切り替えて変調波形の大きな変化を決定するとともに、前記発振器の出力発振信号の位相をシフトした複数の信号を生成もしくは選択可能にしてフィードバックされる信号の位相を切り替えることで変調波形の細かな制御を行なうようにした。 （もっと読む）

【課題】 複数の発振帯域を有するＶＣＯ、又は異なる発信帯域を有する複数のＶＣＯを備えたＰＬＬ回路において、設定した発振周波数に最適なＶＣＯを選択完了するまでに要する時間を短縮すること。
【解決手段】 ＰＬＬ回路の各出力周波数に対応する最適なＶＣＯを予め記憶回路１１に記憶しておき、このデータを利用してＰＬＬ回路の出力周波数が変化した時に最初に選択するＶＣＯを決定する。また、各出力周波数に対応する最適なＶＣＯは、当該出力周波数の選択完了後に書き換えることができるようにする。また、当該出力周波数に対応するＶＣＯデータの代替として、前後の出力周波数のデータを利用する。また、コンパレータの出力を利用してＶＣＯの制御電圧の動きを観測することにより、選択しているＶＣＯの可否を判断するまでの時間を短縮する。 （もっと読む）

【課題】 発振回路と位相比較回路とチャージポンプ回路とループフィルタを含むＰＬＬ回路において、複数の容量素子を設けることなくつまり占有面積をそれほど増大させることなくＰＬＬの特性を抵抗素子や容量素子の製造ばらつきに応じて調整することができ、それによってループフィルタをオンチップ化できるようにする。
【解決手段】 ループフィルタ（１７）を構成する抵抗素子と容量素子を半導体チップに形成しこのうち抵抗素子は抵抗値の異なる複数の素子を設けてスイッチにより切り替えることで抵抗値を調整可能に構成し、またチャージポンプ回路（１６）の電流も調整可能に構成し、抵抗素子の抵抗値の切り替えに応じてチャージポンプ回路の電流を調整するようにした。 （もっと読む）

位相ノイズおよび内部発生器内のミスマッチによって発生するノイズを抑制して周波数ジェネレータのＳＮＲを向上させるシステム及び方法である。このノイズ抑制はスプリアスノイズ信号を発生器のループ帯域幅外にシフトする変調方式によって行われる。このシフトにより、例えば発生器の信号パス上のフィルタを使用して、ノイズ信号を完全に除去できるか又は所望の程度まで除去できる。一実施形態では、所望の程度のノイズ抑制を行うため、シグマデルタ変調器により、ＰＬＬ回路のフィードバックパス上のパルススワロ分周器の値が制御される。別の実施形態では、ＰＬＬ回路に入力されるレファレンス信号を変調することにより、ノイズが抑制される。別の実施形態では、所望の周波数シフトを行うため、前記の変調形式が組み合わされる。これら変調技術により、ロックタイムがより速くなるとともに、周波数ジェネレータのＳＮＲが大幅に向上する。
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【課題】 従来よりも回路規模の小さい簡単な回路構成で、ＶＣＯのゲインを高くせずに広い出力周波数帯域を有することによって外来ノイズの影響を受けにくいＰＬＬ回路を得る。
【解決手段】 所望の出力周波数Ｆｏの信号を第１ＶＣＯ１４から出力する主ＰＬＬ回路部２と、該主ＰＬＬ回路部２の第１ＶＣＯ１４の発振周波数を制御する第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２の内、第２制御電圧ＶＣＯＩＮ２を出力周波数Ｆｏに応じて自動調整する副ＰＬＬ回路部３といった２つのＰＬＬ回路を備えると共に、副ＰＬＬ回路部３の発振周波数を設定する第２プログラマブルカウンタ２１の分周比を、第１プログラマブルカウンタ１１に設定された分周比に応じて設定するようにした。 （もっと読む）