【課題】半導体集積回路装置において、オーバーヘッドを低減することができるクロック生成技術を提供する。
【解決手段】外部から入力されたクロックを逓倍するＰＬＬ回路１０９ａと、ＰＬＬ回路１０９ａで逓倍されたクロックを分周してシステムクロックを生成する分周回路１１０ａ及び選択回路１１１ｃと、外部から入力されたクロックを逓倍するＰＬＬ回路１０９ｂと、ＰＬＬ回路１０９ｂで逓倍されたクロックを分周して通信回路用クロックを生成する分周回路１１０ｂ及び選択回路１１１ｄとを有し、ＰＬＬ回路１０９ａは、リセット後、次のリセットまでに再設定可能であり、ＰＬＬ回路１０９ｂは、リセット後、次のリセットまでは再設定できない半導体集積回路装置。 （もっと読む）

【課題】相対的に長時間パワーダウンモードにとどまる場合、チップの温度等の様々な環境の変化によってロックフェイルが発生することを防止する遅延固定ループ装置を提供すること。
【解決手段】本発明の遅延固定ループ装置は、パワーダウンモードへの出入を決定する制御信号を生成するパワーダウンモード制御部と、制御信号によりノーマルモードで外部クロックをバッファリングし第１の内部クロック信号を生成する第１のクロックバッファと、制御信号によりパワーダウンモードで外部クロックをバッファリングし第２の内部クロック信号を生成する第２のクロックバッファと、制御信号によりノーマルモードでは第１の内部クロック信号を選択し、パワーダウンモードでは第２の内部クロック信号を選択して伝達するクロック選択部と、クロック選択部で選択された信号を使用して位相更新を行うことによりＤＬＬクロックを出力する位相更新部とを備える。 （もっと読む）

データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。
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【課題】 水晶発振器を用いながらも、その突発的な周波数変化を検知し、状況によっては補正することのできる周波数基準信号の発生装置および発生方法を提供する。
【解決手段】 ｎ個（ｎは３以上の整数）の例えば水晶発振器を用いた信号発生装置ＯＳＣ１〜ＯＳＣｎと、信号発生装置ＯＳＣ１の出力信号を基準信号として出力する出力信号切換手段ＳＷと、その基準信号を基準にして残りの信号発生装置の出力信号の周波数を検出するｎ−１個の周波数検出手段（ゲート信号作成回路ＧＳＧ、パルスカウンタＰＣ１〜ＰＣｎ−１）を備え、その周波数検出手段の出力は外部に出力される。そして、出力信号切換手段ＳＷは、周波数検出手段の出力に基づいて基準信号の周波数に突発的な変化があったと判断された場合に、制御信号に基づいて他の信号発生装置の出力信号を基準信号として出力するように切り換える。 （もっと読む）