【課題】専用のテスト端子を設けずにパッケージング後のテストを実施可能とする。
【解決手段】半導体記憶装置１は、メモリバンク１１と、メモリバンク２１と、メモリバンク１１用のコントローラ１２と、メモリバンク２１用のコントローラ２２と、を有し、コントローラ１２は、メモリバンク１１のテストモード時に、メモリバンク１１用のテスト端子としてメモリバンク２１用の外部端子ＳＣＬ２を流用し、コントローラ２２は、メモリバンク２１のテストモード時に、メモリバンク２１用のテスト端子としてメモリバンク１１用の外部端子ＳＣＬ１を流用する。 （もっと読む）

【課題】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、メモリ部（１００）と、前記メモリ部（１００）に接
続されるコントローラ部（２００）と、前記コントローラ部（２００）に接続される第１
入出力部（３００）と、前記メモリ部（１００）と前記コントローラ部（２００）の間の
ノードに電気的に接続され、前記第１入出力部（３００）とは異なる第２入出力部（４０
０）とを備える。 （もっと読む）

【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】メモリへの連続アクセス回数を増やしても使用するスキャンチェーン数を増加させることなく試験を行うことができる集積回路装置の提供を図る。
【解決手段】メモリＭＥＭと、該メモリに接続される複数のロジック回路Ｌと、前記メモリおよび前記ロジック回路の試験を行うスキャンチェーンＳＣＩ，ＳＣIIと、を含む集積回路装置であって、前記メモリの前段の第１スキャンチェーンＳＣＩにおいて、前記メモリに対して出力端子が繋がっている少なくとも２つの第１および第２フリップフロップＦＦ１０７，ＦＦ１０８を有し、前記第２フリップフロップＦＦ１０８の前記出力端子と、前記第１フリップフロップＦＦ１０７のスキャン入力端子の間に、少なくとも１つの第１挿入フリップフロップＦＦ１０５，ＦＦ１０１を挿入して、前記スキャンチェーンの接続を規定する。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、各前記回路ブロック毎に電源電圧を供給し、前記電源電圧を電圧調整回路により切り替える電圧供給回路を有し、前記電圧調整回路を切り替える電圧制御信号を記憶する電源電圧制御メモリを有する電圧設定回路を有し、前記半導体装置の回路の複数箇所に回路の電圧を検出する電圧検出スイッチを有し、前記電圧検出スイッチを指定することで電圧を検出する回路の位置を切り替え、且つ、前記電源電圧制御メモリにアドレスを指定して値を書き込む制御を行う回路スイッチ制御回路を有する半導体装置を用いる。 （もっと読む）

【課題】データの入出力用端子のうち、一部の端子にテスト用ピンを接続することで、全ての入出力用回路の検査を可能にした半導体装置を提供する。
【解決手段】複数の外部端子と、複数のメモリセルを含むメモリセルアレイと、複数の外部端子のそれぞれに対応して、外部端子とメモリセルアレイとの間に並列に設けられた入力回路および出力回路と、検査対象の外部端子に対応して設けられた入力回路に所定のメモリセルから出力回路および外部端子を介してデータが入力されると、データに基づく信号を、検査対象の外部端子とは異なる所定の外部端子に出力する検出部とを有する。 （もっと読む）

【課題】動作テストに係る時間を短縮することが可能な相変化メモリを提供する。
【解決手段】ライト回路１０は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクＢＡＮＫ０〜７に順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクＢＡＮＫ０〜７に同時に書き込む。半導体装置は、複数の相変化メモリバンクと、第１の論理レベルを示す入力データ信号をリセット動作にて各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号をセット動作にて各メモリバンクに同時に書き込むライト回路と、を備える。テスト方法は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む。 （もっと読む）

【課題】フラッシュメモリとその周辺回路との接続性試験を上位アドレス線を含めて適確に行なう。
【解決手段】コマンドデコーダ６０３は、外部ピンからの入力信号が特定のアドレスに対する特定の値の書き込みであることを検出する。ステートデコーダ６０２は、ステートマシン３０７の状態が所定のモードであるＣＦＩクエリモードであるかを判定する。判定回路６０４は、ステートデコーダ６０２がＣＦＩクエリモード配下でコマンドデコーダ６０３の検出出力とに基づいてテストモードになったことを判定する。データ保持回路６０５は、判定回路６０４の判定出力をセットし、テストモードになったことを示すテストモード表示信号４０３を保持する。テストモードにおいては、例えばアドレス線の上位側をデータ線に出力する。 （もっと読む）

【課題】 不良検出率を向上させた半導体メモリ装置のテスト回路及びリペア効率性を向上させた半導体メモリ装置を提供する。
【解決手段】 第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第２の不良検出部と、複数の第１及び第２のテストデータ信号を共通的に組み合わせて第１及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、第１及び第２の不良検出部の不良検出結果に応じて、第１及び第２の不良検出部の不良検出結果または共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備える。 （もっと読む）

【課題】簡単な構成により、用途が異なるパッドを同一のパッドで兼用することができる半導体装置および半導体装置の制御方法を提供する。
【解決手段】半導体装置１００は、共用パッド１２０と、電源電位を生成する内部発生電源部１１０と、共用パッド１２０と内部発生電源１１０との間を接続状態または非接続状態にするＮＭＯＳスイッチ１４０と、共用パッド１２０に電源電位と異なる特定電位が供給された場合には、ＮＭＯＳスイッチ１４０を非接続状態にするとともに、特定機能を指示する特定指示信号を出力し、共用パッド１２０に特定電位が供給されない場合には、ＮＭＯＳスイッチ１４０を接続状態にする制御部１３０と、を含む。 （もっと読む）

【課題】同一構成の記憶装置を複数同時にテストする際、異なる記憶装置のテスト結果を互いに異なる出力端子から出力させる。
【解決手段】期待値比較回路１２０は、メモリ１１０から読み出された３２ビットデータと予め設定された期待値とを比較して、１ビット毎に一致しているか否かの比較結果を出力する。第１圧縮回路１３０は、期待値比較回路１２０による比較結果を８ビットの暫定圧縮データに圧縮する。第２圧縮回路１４０は暫定圧縮データをさらに１ビットの圧縮データに圧縮する。出力端子指定部１６０は、切替回路１５０が第２圧縮回路１４０による圧縮データを出力する際に、複数のプローブパッド１７０またはマイクロバンプパッド１９０のうち何れに切り替えて出力を行うべきかを指定する。 （もっと読む）

【課題】内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体を集積した内部回路と、接地電圧が印加される接地端子と、通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備える。 （もっと読む）

【課題】大規模な半導体集積回路（ＤＭＡ−ＴＥＧ等）における不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定を高速で行うことができる、半導体集積回路評価方法を提供する
【解決手段】本発明の半導体集積回路評価方法においては、評価セルアレイ中の被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、５σ（σは標準偏差）以内の分布から外れたものを選別する。そして、閾値Ｖｔｈの電圧が５σ（σは標準偏差）以内の分布から外れた被評価トランジスタに対して、トランジスタ特性の測定を行う。 （もっと読む）

【課題】通常動作モード時には、複数の端子に入力されたパラレルデータを受け付け、テストモード時には、特定端子でシリアルデータを受け付ける半導体装置において、テストモード時に、任意のデータパターンを複数の駆動部に出力することを可能にする。
【解決手段】半導体装置１Ａは、複数の端子ＤＱ０〜ＤＱ３と、複数の駆動部ＳＡ０〜ＳＡ３と、データ制御部４と、を含む。データ制御部４は、通常動作モードでは、複数の端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、複数の駆動部ＳＡ０〜ＳＡ３に出力し、テストモードでは、端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、複数の駆動部ＳＡ０〜ＳＡ３に出力する。 （もっと読む）

【課題】複数の入出力端子へ縮退データを入出力できる半導体装置を提供する。
【解決手段】半導体装置１００は、第１の組に属する入出力パッド２Ａと第２の組に属する入出力パッド２Ｂを備えている。また、入出力パッド２Ａ、２Ｂには、それぞれインバータ回路３Ａ、３Ｂが接続されている。テストモードにおける読み出し動作において、インバータ回路３Ａに接続される信号線ＯＵＴ０Ｕ／Ｄと、インバータ回路３Ｂに接続される信号線ＯＵＴ１Ｕ／Ｄとに、互いに排他的な論理レベルの信号が入力されるテスト回路を有することを特徴とする。 （もっと読む）

【課題】システム起動時の待ち時間を短縮することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０及び情報記憶回路２０と、主記憶回路１０及び情報記憶回路２０の複数のビット線のうちの対応ビット線の電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０と、情報記憶回路２０から情報を読み出すための読み出し回路４０と、主記憶回路１０にデータを書き込み又は読み出すための入出力回路８０とを含み、第１のモードでは選択トランジスターがオフ状態となり、情報記憶回路２０からの情報が読み出し回路４０により読み出され、主記憶回路１０のデータの書き込み又は読み出しが入出力回路８０を介して行われる。 （もっと読む）

【課題】汎用ポートをＪＴＡＧポートとして利用できるメモリチップを提供することである。
【解決手段】マルチピンポートをＪＴＡＧポートとして利用するメモリチップはＪＴＡＧコントローラ、少なくとも１つの内部ブロック及び構成ユニットを備え、構成ユニットにより、そのチップのマルチピンポートの１つの４ピンが選択的に構成され、ＪＴＡＧデータがＪＴＡＧコントローラに或いは非ＪＴＡＧデータが少なくとも１つの内部ブロックに伝送される。構成ユニットは一般に永続的に、或いは変更可能に構成することができる。例えば変更可能な構成ユニットは、揮発性メモリ（ＶＭ）構成ユニットであるか、或いはプログラム可能論理デバイス（ＰＬＤ）の積項出力部であることができる。 （もっと読む）

【課題】多Ｉ／Ｏの半導体メモリを効率的に試験する試験方法を提供する。
【解決手段】それぞれのメモリＩ／Ｏからの出力データが同一出力レベルであるかどうかを判定し、その出力を良否判定出力として半導体メモリの良否を判定する。さらに、入出力回路の出力バッファの前段に設けられた排他的論理和ゲートと、ラッチ回路とを備え、データ書き込み時に、前記ラッチ回路がテスタＩ／Ｏピンから入力されるデータを期待値としてラッチし、データ読み出し時に、前記排他的論理和ゲートが入力される半導体メモリ内部からの読み出しデータと前記ラッチ回路からの期待値とが一致するかどうかを比較判定し、その判定結果を前記出力バッファから出力する。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）

【課題】 試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、半導体メモリを正しく試験する。
【解決手段】 半導体メモリは、メモリセルアレイと、メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路とを備えている。入力回路は、テストモード信号の活性化に基づいて入力信号が供給されるグリッチ除去回路を備えている。試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、グリッチ除去回路によりノイズを除去することにより、半導体メモリを正しく試験できる。複数の半導体メモリを同時に試験するときに、正常に動作しない半導体メモリの動作が他の半導体メモリの試験に影響することを防止できる。 （もっと読む）