【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。メモリブロックＭＢ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍと書き込みスイッチと複数のメモリセルを有する。サブビット線ＳＢＬ＿ｎ＿ｍと隣接するサブビット線ＳＢＬ＿ｎ＋１＿ｍは２つのインバータと２つの選択スイッチよりなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍに接続し、増幅回路は選択スイッチによりその回路構成を変更できる。また、増幅回路は読み出しスイッチを介してビット線ＢＬ＿ｍに接続する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供する。
【解決手段】半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート
電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第
２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジ
スタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトラ
ンジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】同一ワード線上の各メモリセルの電位を一括で確定する事で、書き込み動作を短縮させることを可能とした半導体メモリ装置を提供する。
【解決手段】１つの電位制御回路に、複数のスイッチング特性を有するトランジスタを接続することで、書き込み電位を一括で確定する。電位を段階的に変化（上昇又は下降）させ続け、推移させながら所望の書き込み電位を確定し、書き込まれたデータに対する読み出しの結果のデータの正誤を常に監視することで、高精度な書き込み動作と高精度な読み出し動作を実現する。また酸化物半導体を用いたトランジスタの良好なスイッチング特性と高い保持特性を利用する。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。 （もっと読む）

【課題】エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。
【解決手段】メモリセル配列を含むメモリセル・ブロックと、一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備する。 （もっと読む）

【課題】センスアンプに用いられる相補のトランジスタの特性変動を均一化させる。
【解決手段】データを記憶するメモリセルＭＣと、メモリセルＭＣからの読み出し信号と参照信号との比較結果に基づいて相補的な状態を維持するセンスアンプとが設けられた半導体記憶装置において、センスアンプに入力される読み出し信号と参照信号とをセンスアンプのノードＮＡ、ＮＢ間で互いに入れ替える。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】ビット線及びセンスアンプが階層化された構成においてメモリセルの読み出し時にリークの温度依存性に起因するセンス動作の不具合を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、複数のメモリセルＭＣを含むメモリセルアレイ１０と、選択されたメモリセルＭＣの保持情報を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの信号電圧を増幅して出力電流に変換するシングルエンド型の第１のセンスアンプ２０と、第１のセンスアンプ２０を介して第１のビット線ＬＢＬと選択的に接続される第２のビット線ＧＢＬと、第２のビット線ＧＢＬの信号電圧のレベルを判定する第２のセンスアンプ２１と、温度の検知結果に応じて各センスアンプ２０、２１の活性化期間を制御するセンスアンプ制御回路（１４、１５）を備えて構成される。これにより、メモリセルＭＣのリークの温度依存性に起因するセンス動作の不具合を防止可能となる。 （もっと読む）

【課題】センスアンプを用いる半導体装置において、オーバードライブ電圧を生成する昇圧回路を設けたことによる消費電力の増加を低減する。
【解決手段】センスアンプを有し外部電源電圧が供給される半導体装置は、センスアンプに接続する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第１の電圧を生成する昇圧回路と、外部電源電圧を降圧して第２の電圧を生成する降圧回路と、を有する。外部アクセスを伴う通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第１の電圧を駆動信号配線に印加しその後は第２の電圧を駆動信号配線に印加し、その一方で、外部アクセスを伴わないリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第２の電圧を駆動信号配線に印加するようにする。 （もっと読む）

【課題】選択信号を印加せずに、メモリセルからデータを読出す。
【解決手段】第１データを保持し第１ワード線により選択される第１素子と、第２データを保持し第１ワード線により選択される第２素子と、第３データを保持し第２ワード線により選択される第３素子と、第４データを保持し第２ワード線により選択される第４素子と、行アドレスを保持する行アドレス保持部を有し、第１行アドレスと行アドレス保持部が出力する第２行アドレスが一致する場合に制御信号を出力する比較部と、行アドレスをデコードして第１又は第２ワード線に選択信号を出力し、制御信号が入力される場合には選択信号の出力を抑止する行アドレスデコーダと、選択信号により第１データ又は第３データを保持する第１の読出保持部と、選択信号により第２データ又は第４データを保持する第２の読出保持部を有する半導体記憶装置が提供される。 （もっと読む）

【課題】データ入出力回路内でリードデータとモード信号との衝突が生じない半導体記憶装置を提供する。
【解決手段】モード信号が設定されるモードレジスタ５４と、メモリセルアレイ７０から読み出されたリードデータを増幅するデータアンプ６４と、データアンプによって増幅されたリードデータが伝送されるデータバス６５と、データバス６５上の信号を外部に出力するデータ入出力回路１００と、モードレジスタ６４に設定されたモード信号をデータバス６５に送出するモード信号出力回路２００とを備える。本発明によれば、モード信号をデータ入出力回路の途中に割り込ませるのではなく、データアンプとデータ入出力回路とを接続するデータバス上に供給していることから、データ入出力回路内でリードデータとモード信号とが衝突することがない。 （もっと読む）

【課題】誤動作がなく、かつ、高速動作を可能とする電流センス型センスアンプの制御回路を提供する。
【解決手段】ＳＥＢ信号の電圧レベルを上げる充電回路（初期電圧設定回路）１と、ＳＥＢ信号の電圧レベルを下げる放電回路（制御信号レベル調整回路）２と、ＳＥＢ信号の電圧レベルを下げる速度を調整する放電調整回路（調整回路）３を備えている。放電調整回路３により、ＳＥＢ信号の電圧レベルを３段階で下げるようにしたため、電流センス期間と電圧センス期間の双方を最適化することができ、センスアンプの誤動作を防止しつつ、高速動作を実現できる。 （もっと読む）

【課題】少ない付加回路面積、少ない制御信号で、効果的にセンスアンプオフセットを縮小する。
【解決手段】第１入力信号電圧（ＢＴ）と第２入力信号電圧（ＢＢ）との差に応じて増幅信号を生成する差動増幅回路（２）と、差動増幅回路（２）に接続され、増幅信号を受ける出力回路（３）と、差動増幅回路（２）に接続される負荷（４）とを具備するセンスアンプ（１）を構成する。差動増幅回路（２）は、増幅信号を出力回路に供給する第１出力ノード（Ｎ１）と、第１出力ノード（Ｎ１）と対称な位置に設けられ、負荷（４）に接続される第２出力ノード（Ｎ２）とを備えていることが好ましい。また、出力回路（３）は、増幅信号に基づいて生成される出力信号を出力する出力端を備えていることが好ましい。 （もっと読む）

【課題】シングルエンド型の複数のセンスアンプ回路を流れる電流を測定し、そのしきい値電圧のばらつきを容易に判別可能な半導体記憶装置とそのテスト方法を提供する。
【解決手段】本発明の半導体記憶装置は、選択されたメモリセルＭＣから読み出された信号を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの信号電圧を増幅して出力電流に変換する増幅素子Ｑ１を含むシングルエンド型の第１のセンスアンプ回路２１と、第１のセンスアンプ回路を流れる電流（独立の接地電位ＶＳＳＬを経由する電流）を、他の回路部分を流れる電流とは独立に測定するテスト動作を制御する制御回路とを備えている。 （もっと読む）

【課題】ＭＯＳトランジスタの閾値電圧の製造プロセスの変動や温度依存性によるシングルエンドセンスアンプの特性変動をキャンセルすることができ、以って、センスアンプの動作マージンを向上させることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置において、メモリセルはローカルビット線及びグローバルビット線を介してローカルセンスアンプとグローバルセンスアンプに接続される。ローカルセンスアンプは、メモリセルのデータの読出・書込時に変動するローカルビット線の電位を検出する単一のＭＯＳトランジスタを含むシングルエンド型センスアンプである。ＭＯＳトランジスタの閾値電圧はモニタして高レベル書込電圧と低レベル書込電圧を生成し、これらはモニタ結果に基づいて補正・シフトされ、以って、グローバルセンスアンプによるメモリセルの再書込動作を適正に実行する。 （もっと読む）

【課題】 新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なＤＲＡＭを提供することである。さらには、本選択方式は、その他のＤＲＡＭセル、あるいはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の高性能化にも寄与する。
【解決手段】 アレーを構成する行線Ｘと列線Ｙの交点にメモリセルＭＣが接続され、該１個のメモリセルは行線Ｘと列線Ｙで制御され、行線Ｘと列線Ｙのそれぞれにパルス電圧が印加されることによって該メモリセルＭＣが選択されてデータ線ＤＬと信号の授受を行う。 （もっと読む）

【課題】ディスターブを抑制し “１”と “０”との信号差を大きくした半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセル、ビット線、ワード線、ワード線に沿って延伸するソース線を備え、データ“１”を書き込むサイクルにおいて、センスアンプはビット線に第１の電位を印加し、ドライバは選択ワード線および選択ソース線に第２および第３の電位を印加し、第２および第３の電位は第１の電位を基準として多数キャリアと同極性であり、メモリセルへデータ“０”を書き込むサイクルにおいて、センスアンプは選択ビット線に第４の電位を印加し、ドライバは選択ワード線および選択ソース線に第５および第６の電位を印加し、第６の電位は第２および第３の電位よりも第１の電位に近い電位であり、第５の電位は第６の電位を基準として多数キャリアの極性と同極性であり、第４の電位は第６の電位を基準として多数キャリアの極性に対して逆極性である。 （もっと読む）