【課題】論理的・物理的規模の増大を最小限とし、データ処理速度を向上する。
【解決手段】命令中のディスプレースメント（基準アドレス）と、汎用レジスタ（ＥＲ０〜ＥＲ７）に割当てられるインデックスレジスタが保有する情報とから実効アドレスを計算するアドレッシングモードを設ける。メモリをアクセスするサイズに応じて、バイトであればインデックスレジスタの値を×１とし、ワードであれば×２というようにシフトする。実効アドレスの計算に、前記拡張およびシフトを含むことにより、命令数を削減し、実行ステート数も短縮できる。配列の大きさは、アドレス空間の大きさより小さいから、汎用レジスタの上位を、別のデータレジスタとして使用し、汎用レジスタに配置できるデータの量を増加でき、メモリとのリードライトの回数を削減することによって、命令数を更に削減し、プログラム容量を削減することができる。 （もっと読む）

ある実施例によれば、評価ユニットが、単一命令複数データ（ＳＩＭＤ）実行エンジンのフラグレジスタのために提供され得る。例えば、水平評価ユニットは、前記ＳＩＭＤ実行エンジンによって複数のベクトルに渡って処理される評価オペレーションを実行し得る。ある実施例によれば、垂直評価ユニットは、複数のフラグレジスタに渡って評価オペレーションを実行し得る。 （もっと読む）

【目的】 ＤＳＰプログラムの実行に必要な命令数を減少させ、フレキシビリティを増す。
【構成】 ＤＳＰ１１００は、実行装置、コンディション・コード・レジスタ（ｃｃｒ）、および命令復号器を含んでいる。各命令語は実行装置により実行されるデータ処理操作を指定する少なくとも１つのフィールドを有し、また、所定の条件を指定し、実行装置によりデータ処理操作が実行された時にｃｃｒを更新すべきかどうか指定するコンディション・コード・フィールド（ＣＣ）を有する。実行装置はコンディション・コード・フラグを生成するための手段を含む。命令復号器は、ＣＣを復号し、その値にしたがってｃｃｒによる現行コンディション・コード・フラグの格納をイネーブルあるいはディスエーブルとする制御信号を生成するコンディション・コード・復号器回路を含む。 （もっと読む）

【目的】 この発明は、メモリアクセスならびにプログラムステップ数をともに削減し、セマフォを実行する処理の高速化を達成し得るマイクロプロセッサを提供することを目的とする。
【構成】 この発明は、条件オペランド書込み演算命令をデコードした際に条件オペランド書込み信号を出力する命令デコーダ２と、前記命令デコーダ２における命令のデコード結果にしたがってオペランドデータを演算する演算器４と、前記演算器４における演算結果の条件フラグが設定されるフラグレジスタ５と、前記フラグレジスタ５に設定された条件フラグの内容と前記デコーダ２から出力される条件オペランド書込み信号に基づいて演算結果のオペランドデータ書込みを禁止する禁止信号を出力するＡＮＤゲート６と、前記ＡＮＤゲート６から出力される禁止信号にしたがって演算結果のオペランドデータ書込みを禁止制御するオペランド書込み制御ユニット７とからなる。 （もっと読む）