【目的】トランジスタの動作が安定しており、従来のＤＲＡＭのような大容量のキャパシタを必要とせず、情報の書き込み／読み出しを確実に行うことができ、短チャネル化することができ、あるいはセル面積を小さくすることができ、あるいは又ＡＳＩＣ対応の半導体メモリセルを提供する。
【構成】半導体チャネル層Ｃｈ₁、第１及び第２の導電ゲートＧ₁，Ｇ₂、第１及び第２の導電層Ｌ₁，Ｌ₂とから成る情報蓄積用トランジスタＴＲ₁、及び、半導体チャネル形成領域Ｃｈ₂、第３の導電ゲートＧ₃、第３及び第４の導電層Ｌ₃，Ｌ₄から成るスイッチ用トランジスタＴＲ₂、から成り、第４の導電層Ｌ₄は第２の導電ゲートＧ₂に接続され、第１の導電ゲートＧ₁及び第３の導電ゲートＧ₃はメモリセル選択用の第１の配線に接続され、第１の導電層Ｌ₁及び第３の導電層Ｌ₃はメモリセル選択用の第２の配線に接続され、第２の導電層Ｌ₂は所定の電位に接続され、半導体チャネル形成領域Ｃｈ₂は、書き込み／読み出し選択用配線に接続されていることを特徴とする。 （もっと読む）