ＴＴＬ入力信号レベルを変換するためのＣＭＯＳレシーバ回路
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ論理回路に関し、より詳しくは低電力ＴＴＬ／ＣＭＯＳレシーバ回路に関する。
【０００２】
【従来の技術】ＴＴＬ回路は多くの汎用電子回路で広く使用されているが、複雑な論理／メモリ機能を半導体チップで実施するために、ＣＭＯＳ技術が利用されることがますます多くなっている。このＣＭＯＳ技術を利用した場合の主な問題点は、ＴＴＬ回路における高電圧レベルと低電圧レベルがＣＭＯＳ回路のものとは異なることである。たとえば、典型的なＴＴＬ回路はそれぞれ約２．２ボルト及び０．８ボルトの標準の高電圧と低電圧で動作するが、典型的なＣＭＯＳ回路は、それぞれ約５ボルト及び０ボルトの高電圧と低電圧で動作する。その結果、ＴＴＬ回路の出力をＣＭＯＳ回路の入力に結合するために、一般に変換回路を使って論理レベルを変化させている。ＴＴＬレベルからＣＭＯＳレベルへの変換は、通常はＣＭＯＳオンチップ・レシーバを用いて実現されている。
【０００３】図１に従来型のＴＴＬ／ＣＭＯＳレシーバ回路１０を示す。図１において、第１段はインバータＩＯからなり、入力端子１１で受け取った論理入力信号Ｖ'ｉｎを増幅する。増幅された信号は、ラッチ１２中でラッチされる。ラッチ１２は、直列に接続された２つのインバータＩ１とＩ２から構成され、これらのインバータの入力と出力がそれぞれ相互接続されている。ノードＡ及びＢで補信号位相が生成され、強制的にフルスイング・レベルにされる。最後に、緩衝された真出力信号Ｖ'outと補出力信号バーＶ'outが、それぞれ反転バッファＩ３及びＩ４を介して出力端子１３及び１４に伝えられる。上記のインバータ及びバッファはすべて、図１に示すように従来通り１対の相補形ＦＥＴデバイスから構成される。それらはすべて、第１の供給電圧ＶＨ、通常はＶＨ＝５ボルトと第２の供給電圧、通常はアース（ＧＮＤ）の間でバイアスされている。
【０００４】この従来型のＴＴＬ／ＣＭＯＳレシーバ回路において、入力ＴＴＬ信号が高レベルのとき、高ＤＣ電流が入力ブランチ中を流れてしまうという問題がある。すなわち、図１において、入力信号Ｖ'inがＴＴＬ高レベル、すなわち約２．２ボルトであって、インバータＩＯのＰＦＥＴ Ｐ'Ｏを完全にオフにするほど高くないが、ＮＦＥＴ Ｎ'Ｏは飽和される場合、ゲート・ソース電圧Ｖｇｓ（Ｐ'Ｏ）は約２．８Ｖとなる。その結果、静止状態で数ｍＡのＤＣ電流が発生し、それがこの２つのＦＥＴデバイス中を流れてしまうという問題がある。
【０００５】さらに、図１の従来の回路では、入力信号と出力信号の間で大きな遅延の変動または分散が発生し、その結果、入力信号の立上りと立下りのどちらの場合にも出力信号の２つの位相間の信号対称性が悪くなるという問題がある。
【０００６】
【発明が解決しようとする課題】本発明の主目的は、静止状態でほとんどＤＣ電流を消費しない、低電力ＴＴＬ／ＣＭＯＳレシーバ回路を提供することにある。
【０００７】本発明の他の目的は、入力信号と出力信号の間での遅延の変動が最小の、低電力ＴＴＬ／ＣＭＯＳレシーバ回路を提供することにある。
【０００８】
【課題を解決するための手段】本明細書で開示するＴＴＬ／ＣＭＯＳレシーバ回路は、フィードバック・ループを使用して、入力信号が高レベルのときにレシーバ回路の入力段を流れるＤＣ電流を減少させる。さらに、交流消費量も改善するが、その程度はそれほどではない。最後に、入力信号と出力信号の間の遅延の変動を減少させ、したがって、出力信号の真位相と補位相の間の対称性を改善する。
【０００９】この新規なＴＴＬ／ＣＭＯＳレシーバ回路は、第１の供給電圧と第２の供給電圧の間でバイアスされる。このレシーバ回路はまず、２つの相補形ＦＥＴ回路から形成され、その間に中間ＮＦＥＴが結合され、それによって第１及び第２の共通ノードを定義する、標準のインバータからなる第１の入力段を含む。第２段は、直列に接続されたＮＦＥＴとＰＦＥＴから形成され、その間に第３の共通出力ノードが結合され、そのＮＦＥＴとＰＦＥＴのゲート電極がそれぞれ第１及び第２の共通ノードの電位によって駆動される。上記第３の共通ノードは、プルダウンＮＦＥＴと直列に取り付けられたプルアップＰＦＥＴのゲート電極に接続され、したがってこのＮＦＥＴとＰＦＥＴの間に第４の共通ノードを定義し、この第４の共通ノードは、第１のフィードバック・ループ接続によって入力段中の上記中間ＮＦＥＴのゲート電極に接続されている。上記プルダウンＮＦＥＴのゲートは、第１段の上記インバータの共通ゲートに接続されている。フィードバックＰＦＥＴデバイスは、上記第３の共通ノードと上記第１の供給電源の間に接続され、そのゲート電極は上記第４の共通ノードに接続されている。このプルアップＰＦＥＴ、プルダウンＮＦＥＴ、フィードバックＰＦＥＴデバイスが第３段を構成する。
【００１０】このレシーバ回路はさらに、直接に接続された２つの能動相補形ＦＥＴデバイスからなり、その間に結合された第５の共通ノードを定義する、プルアップ回路を含んでいる。能動ＮＦＥＴは、抵抗接続されたＰＦＥＴによって負荷される。そのゲート電極は、第２のフィードバック・ループを介して上記第３の共通ノードに接続されている。一方、能動ＰＦＥＴデバイスは、そのドレイン領域が上記第１の共通ノードに接続されている。この３個のＦＥＴデバイスが、ＴＴＬ／ＣＭＯＳレシーバ回路の第４段を構成する。入力端子で受け取った入力信号は、上記の能動ＰＦＥＴのゲート電極と、第１段の上記インバータの共通ゲート電極とに印加される。
【００１１】最後に、反転バッファを、標準通り上記第３の共通ノード及び第４の共通ノードに接続して、それぞれの出力端子で緩衝された補出力信号と真出力信号を伝えるようにすることが好ましい。
【００１２】本発明の特徴であると考えられる新規な諸特徴は、頭記の特許請求の範囲に記載されている。しかし、本発明自体ならびにその他の目的及び利点は、下記の例として示した好ましい実施例の詳しい記載を添付の図面と併せ参照すれば最もよく理解できよう。
【００１３】
【実施例】図２に本発明の新規なＴＴＬ／ＣＭＯＳレシーバ回路１５の概略図を示す。このレシーバ回路は、第１の供給電圧ＶＨと第２の供給電圧ＧＮＤの間でバイアスされている。入力段１６は、３個のＦＥＴデバイスＰ１、Ｎ１、Ｎ２からなる。ＦＥＴデバイスＰ１とＮ１はインバータを形成し、その間にＮＦＥＴ Ｎ２が結合され、それによって２つの共通ノードＣとＤを定義している。入力端子１７で受け取った入力信号Ｖｉｎが、上記インバータの共通ゲート電極に印加される。
【００１４】図２の第２段１８は、直列に接続された２個のＦＥＴデバイスＰ２とＮ４からなり、その間に共通ノードＥが結合されている。ＦＥＴデバイスＮ４とＰ２のゲート電極は、それぞれ上記ノードＣ及びＤに接続されている。
【００１５】図２の第３段１９は、ＦＥＴデバイスＰ３、Ｐ４、Ｎ５からなる。プルアップＦＥＴデバイスＰ３とプルダウンＦＥＴデバイスＮ５が直列に接続され、その間に共通ノードＦが結合されている。ノードＦの電位が第１のフィードバック・ループ接続２０を介してＮＦＥＴ Ｎ２を制御し、ＮＦＥＴ Ｎ５のゲート電極は入力端子１７に接続されている。フィードバックＰＦＥＴ Ｐ４がノードＥとＶＨの間に接続され、そのゲート電極がノードＦに結合されている。
【００１６】図２のレシーバ回路１５はさらに、プルアップ回路２１を含んでいる。このプルアップ回路２１はレシーバ回路の第４段を形成し、直列と接続されたＦＥＴデバイスＰ５、Ｐ６、Ｎ６からなる。ＮＦＥＴ Ｎ６は抵抗装着されたＰＦＥＴＰ６によって負荷され、そのゲート電極が第２のフィードバック・ループ接続２２を介してノードＥの電位によって駆動される。ＦＥＴデバイスＮ６とＰ５の間の共通ノードはＧである。
【００１７】ノードＦとＥで発生した信号が、２個の従来型ＣＭＯＳインバータＩ６とＩ５を駆動し、これらのインバータはそれぞれ出力端子２３と２４で出力信号の緩衝された真位相Ｖｏｕｔと補位相バーＶｏｕｔを伝える。
【００１８】次に、図２に示した本発明のＴＴＬ／ＣＭＯＳレシーバ回路の静止状態における動作について説明する。
【００１９】入力信号Ｖｉｎが低のとき、ＮＦＥＴ Ｎ１とＮ５はオフされるが、ＰＦＥＴＰ１とＰ５は完全にオンになる。ＮＦＥＴ Ｎ５がオフされるため、ノードＦの電位は高であり、それによってＮＦＥＴ Ｎ２がフィードバック・ループ２０を介してオンになり、ＮＦＥＴ Ｎ４を導通させる。その結果、ノードＥの電位は低になる。ノードＥの低電位によって、フィードバック・ループ２２を介してＮＦＥＴ Ｎ６がオフされる。したがって、ノードＣの電位は、ノードＤの電位と等しく、すなわちＶＨ（ＰＦＥＴ Ｐ１がオン）からＮＦＥＴ Ｎ２中へのＶＴ降下を引いた差に等しいので、高となる。ＰＦＥＴ Ｐ５が導通しているので、ノードＧの電位はノードＣの電位に等しい。ノードＤの電位によってＰＦＥＴＰ２はオフされ、ＮＦＥＴ Ｎ４はノードＥをＧＮＤにクランプする。その結果、ＮＦＥＴ Ｎ６がオフになり、同時にＰＦＥＴ Ｐ３がオンになり、ノードＦの電位が高になる。
【００２０】次に、入力信号Ｖｉｎが高のときは、ＮＦＥＴ Ｎ１とＮ５がオンになる。したがってノードＣとＦはＧＮＤに結合される。この時、ＰＦＥＴ Ｐ４がオンになり、ノードＥを高レベルＶＨに保持する。ＮＦＥＴ Ｎ６がフィードバック・ループ２２を介してオンになり、ＮＦＥＴ Ｎ２がフィードバック・ループ２０を介してオフになる。したがって、入力段１６のインバータはそのノードＣとＤが遮断される。ＰＦＥＴ Ｐ１は、入力信号Ｖｉｎがそれを完全にオフにするほど高くないため導通している。したがって、ノードＤはＰＦＥＴ Ｐ１を介してＶＨに保持される。第４段２１では、各ＦＥＴデバイスが導通しているが、ＰＦＥＴ Ｐ５はＶｉｎからノードＧの電位を引いた差に等しい低Ｖｇｓしかもたず、したがって入力段１６中のＤＣ電流を制限する。
【００２１】図２の回路１５の動的動作は、図３及び図４R>４に示す波形を参照すればよりよく理解できよう。図３及び図４は、それぞれ入力信号Ｖｉｎの立上り及び立下りの際の様々な内部ノード／端子における電位／信号を示したものである。
【００２２】図３において、入力信号の立上りが発生したとき、ＮＦＥＴ Ｎ１がオンになり、またＰＦＥＴ Ｐ１は、入力信号の立上り状態においてはそれを完全にオフにするほど入力信号が高くないため導通しているので、ノードＣとＤの電位は低下する。ＰＦＥＴ Ｐ３がオンであるため、ノードＦの電位はノードＣとＤの電位よりもゆっくりと低下する。ノードＣとＤの電位が十分に低くなったとき、ノードＥの電位が上昇して、ＮＦＥＴ Ｎ６をオンにする。ノードＧの電位は、ＰＦＥＴ Ｐ５とＮＦＥＴ Ｎ１を介してゆっくり下降し始めていたが、ＮＦＥＴＮ６のオンにより、Ｐ６およびＮ６を介して約３．５ボルトに保持される。その結果、入力信号が高のときは、ＰＦＥＴ Ｐ５のＶｇｓ電圧（図３中のノ−ドＧ電位とＶｉｎとの差）が低となり、それによって第１段のＮＦＥＴ Ｎ１中を流れるＤＣ電流が減少する。
【００２３】ノードＥの電位がＶＨ−ＶＴ（Ｐ３）に達したとき、第３段のＰＦＥＴ Ｐ３がオフになり、それによってＮＦＥＴ Ｎ５を介するノードＦの電位は急速に下降し、入力段のＮＦＥＴ Ｎ２をオフする。その結果、ノードＤの電位は下降を停止し、ＰＦＥＴ Ｐ１を介してＶＨ電位になる。したがって、立上りの終わりに、ＦＥＴデバイスＰ２とＮ４はオフになり、ＰＦＥＴ Ｐ４はオンであり、それによってノードＥの電位が高になる。立上りの終わりに、ノードＣとＦの電位は低であり、ノードＤとＥの電位は高である。ＰＦＥＴ Ｐ５はＶＨ−１．５ＶとＧＮＤにあるノードＣとの間でバイアスされ、その結果、Ｖｇｓ（Ｐ５）＝１．３Ｖとなる。これは、上述した従来型のＴＴＬ／ＣＭＯＳレシーバ回路のＶｇｓ（Ｐ'Ｏ）＝２．８Ｖに比べて十分に小さいことに留意されたい。
【００２４】次に、図４を参照しながら入力信号の立下りの場合について説明する。入力信号の立下りが発生したとき、まずＮＦＥＴデバイスＮ１とＮ５がオフになり、その間ＰＦＥＴ Ｐ５はゆっくりとオンになって、ノードＣの電位の上昇を助ける。ノードＣの電位が十分に高くなると、ＰＦＥＴ Ｐ４はノードＥの電位を高レベルに維持するのに十分な働きをしないので、ノードＥの電位がＮＦＥＴ Ｎ４を介して下降する。ノードＥの電位が十分に低くなったとき、ＰＦＥＴ Ｐ３がオンになり、それによってノードＦがＶＨに向けてプルアップされ、その結果ＰＦＥＴ Ｐ４をオフし、それによってノードＥの電位の下降が加速される。ノードＦの電位上昇によってＮＦＥＴ Ｎ２もオンになり、ＰＦＥＴ Ｐ１を介するノードＣの電位の上昇を助ける。ノードＤの電位は、少し低電位に下がり過ぎた後、ＮＦＥＴ Ｎ２がオンになったことにより、ＰＦＥＴ Ｐ１によって高に保持される。ノードＧの電位はＰＦＥＴ Ｐ５を介してノードＣの電位に等しくなる。立下りの終わりにおいて、ノードＣ、Ｄ、Ｆの電位は高であり、ノードＥの電位は低である。
【００２５】次に、図１の従来型回路と図２の本願発明の回路との性能を比較した結果について説明する。
【００２６】図２のレシーバ回路１５は、ＣＭＯＳ独立型スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）チップ用に設計されている。標準のモデルを使ったシミュレーションを行って、先端ＣＭＯＳ技術で実施した図１と図２のレシーバ回路の性能を比較した。性能比較にあたって、各ＦＥＴデバイスについて、寄生ドレイン−基板キャパシタンスと寄生ソース−基板キャパシタンスを加えた。また、出力端子には同じＲＣ構造で負荷をかけた。ＤＣ電流消費量、ＡＣ電流消費量、及び入力信号と出力信号の間の遅延に関する比較の結果を、下記に示す。公称のケースに加えて、最善のケース及び最悪のケースについても比較した。というのは、後者のケースの方が前者（公称）のケースよりも改善が著しいことがあるためである。
【００２７】それぞれ最善のケース、公称のケース、最悪のケースのパラメータに関して定義された、下記の動作条件を採用した。
最善のケース：ＶＨ＝５．５ボルト、温度＝１５℃公称のケース：ＶＨ＝５．０ボルト、温度＝５０℃最悪のケース：ＶＨ＝４．５ボルト、温度＝８５℃
【００２８】(１）直流消費量と交流消費量の比較下記の表１に、従来型のレシーバ回路１０及び本発明による新規なレシーバ回路１５に関する、ＡＣ電流ＩａｃとＤＣ電流Ｉｄｃ（単位ｍ／ｇ）を示す。レシーバ回路が消費するＤＣ電流Ｉｄｃを、最善のケース、公称のケース、最悪のケースで、高レベル（すなわちＶｉｎ＝２．２Ｖ）の入力信号について測定した。ＡＣ電流Ｉａｃは、その振幅がＴＴＬ標準の低レベル（０．８Ｖ）と高レベル（２．２Ｖ）の間で変動する、４０ＭＨｚの信号を用いて測定した。
【表１】
Ｉｄｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース回路１０ １．８５ ０．９７ ０．４６回路１５ ０．２９ ０．０９ ０．００５Ｉａｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース回路１０ １．５６ ０．９７ ０．６３回路１５ ０．９１ ０．６０ ０．４５
【００２９】表１から、最善のケースの条件で、本願発明のレシーバ回路１５が最大ＤＣ電流を従来の回路１０の約１／６に減らすことができることを示している。この値は、公称のケース及び最悪のケースの条件ではさらに大きくなっている。また、本願発明のレシーバ回路１５はＡＣ電流の消費量も約３０〜４０％減らすことができる。
【００３０】入力信号Ｖｉｎが低レベル（Ｖｉｎ＝０．８Ｖ）のときは、２つのレシーバ回路１０及び１５のＤＣ電流は同じ程度の大きさ、すなわち４０〜８０μＡであり、無視できる。
【００３１】(２）遅延変動及び信号対称性の比較下記の表２に、図１の回路１０と図２の回路１５の遅延及び信号対称性の比較結果を示す。
【００３２】表２には、入力信号Ｖｉｎの立上り（０．８Ｖから２．２Ｖへ）時の遅延Ｄｅｌａｙ↑と立下り（２．２Ｖから０．８Ｖへ）時の遅延Ｄｅｌａｙ↓を示す。遅延は、入力中間スイング（１．５Ｖ）と、真出力信号Ｖｏｕｔと補出力信号バーＶｏｕｔの交点との間で測定した。２つのレシーバ回路１０と１５の違いを強調するため、交点での電圧の値を立上りと立下りについても示した。表２ではこれらをそれぞれＶ（Ｘｐｏｉｎｔ↑）及びＶ（Ｘｐｏｉｎｔ↓）で示してある。
【表２】
図１の回路１０ 最善のケース 公称のケース 最悪のケースＤｅｌａｙ↑ ２．７３ ｎｓ ２．７０ ｎｓ ２．８１ ｎｓＤｅｌａｙ↓ １．６１ ｎｓ ２．３３ ｎｓ ３．４３ ｎｓＶ（Ｘｐｏｉｎｔ↑） ４．２６ Ｖ ３．８２ Ｖ ３．４１ ＶＶ（Ｘｐｏｉｎｔ↓） １．８８ Ｖ １．５８ Ｖ １．３７ Ｖ図２の回路１５ 最善のケース 公称のケース 最悪のケースＤｅｌａｙ↑ ２．３５ ｎｓ ２．７２ ｎｓ ３．２７ ｎｓＤｅｌａｙ↓ １．５８ ｎｓ ２．１２ ｎｓ ３．３１ ｎｓＶ（Ｘｐｏｉｎｔ↑） １．８８ Ｖ ２．０２ Ｖ ２．１４ ＶＶ（Ｘｐｏｉｎｔ↓） １．７６ Ｖ ２．６５ Ｖ ２．８２ Ｖ
【００３３】表２から明らかな通り、レシーバ回路１５は、レシーバ回路１０に比べて立上り遅延と立下り遅延の間の変動または分散が小さい。レシーバ回路１５は、遅延の変動が減少し、その最大値が少し改善されている。たとえば、レシーバ回路１０では、最大遅延変動値は約１．１２ナノ秒であり、レシーバ回路１５では０．７７ナノ秒である（どちらも最善のケースの条件）。
【００３４】また、表２から明らかな通り、レシーバ回路１５は、出力位相の対称性も高い。図１の従来型のレシーバ回路は、真出力信号と補出力信号の不整合から、交点での電圧が異なる。最大の差値は、レシーバ回路１０では最善のケースの条件で２．３６Ｖであり、レシーバ回路１５では最悪のケースの条件で０．６８Ｖである。交点での電圧値が高いことは、出力信号がオーバーラップしていることを示唆し、たとえば、ＳＲＡＭチップにおけるデコーダの選択が多岐にわたって可能となる。表２の値から、図３及び４に示すように遷移のタイプ（立上りか立下りか）にかかわらず、出力信号の両方の位相の良好な対称性が確認される。
【００３５】(３）ヒステリシス及びＤＣノイズ・マージンの比較２つのレシーバ回路１０及び１５はどちらも、同じようなヒステリシス値（約５００ｍＶ）及びＤＣノイズ・マージン（外部条件と入力電圧値に応じて７００〜１２００ｍＶ）を示す。図２のレシーバ回路１５は、電圧消費量の低いことが求められる、メモリ・チップ、ＡＳＩＣチップ、またはカスタム・チップにおいて、従来型のＴＴＬ−ＣＭＯＳレシーバの代わりに使用することが有効である。特に、低電力の応用例でますます使用されることが多くなってきているＳＲＡＭチップでは、図２のレシーバ回路１５を利用して、チップの全ＤＣ電流を減少させることができる。
【図面の簡単な説明】
【図１】ＴＴＬレベルの入力信号からＣＭＯＳレベルの真出力信号と補出力信号を生成する、従来型のＴＴＬ／ＣＭＯＳレシーバ回路を示す図である。
【図２】ＴＴＬレベルの入力信号からＣＭＯＳレベルの真出力信号と補出力信号を生成する、本発明の新規なＴＴＬ／ＣＭＯＳレシーバ回路を示す図である。
【図３】ＴＴＬ入力信号の入力立上りに関する、図２の新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／端子における信号波形を示す図である。
【図４】ＴＴＬ入力信号の入力立下りに関する、図２の新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／端子における信号波形を示す図である。
【符号の説明】
１５ ＴＴＬ／ＣＭＯＳレシーバ回路
１６ 第１段（入力段）
１７ 入力端子
１８ 第２段
１９ 第３段
２０ 第１フィードバック・ループ
２１ プルアップ回路
２２ 第２フィードバック・ループ
２３ 出力端子
２４ 出力端子
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ論理回路に関し、より詳しくは低電力ＴＴＬ／ＣＭＯＳレシーバ回路に関する。
【０００２】
【従来の技術】ＴＴＬ回路は多くの汎用電子回路で広く使用されているが、複雑な論理／メモリ機能を半導体チップで実施するために、ＣＭＯＳ技術が利用されることがますます多くなっている。このＣＭＯＳ技術を利用した場合の主な問題点は、ＴＴＬ回路における高電圧レベルと低電圧レベルがＣＭＯＳ回路のものとは異なることである。たとえば、典型的なＴＴＬ回路はそれぞれ約２．２ボルト及び０．８ボルトの標準の高電圧と低電圧で動作するが、典型的なＣＭＯＳ回路は、それぞれ約５ボルト及び０ボルトの高電圧と低電圧で動作する。その結果、ＴＴＬ回路の出力をＣＭＯＳ回路の入力に結合するために、一般に変換回路を使って論理レベルを変化させている。ＴＴＬレベルからＣＭＯＳレベルへの変換は、通常はＣＭＯＳオンチップ・レシーバを用いて実現されている。
【０００３】図１に従来型のＴＴＬ／ＣＭＯＳレシーバ回路１０を示す。図１において、第１段はインバータＩＯからなり、入力端子１１で受け取った論理入力信号Ｖ'ｉｎを増幅する。増幅された信号は、ラッチ１２中でラッチされる。ラッチ１２は、直列に接続された２つのインバータＩ１とＩ２から構成され、これらのインバータの入力と出力がそれぞれ相互接続されている。ノードＡ及びＢで補信号位相が生成され、強制的にフルスイング・レベルにされる。最後に、緩衝された真出力信号Ｖ'outと補出力信号バーＶ'outが、それぞれ反転バッファＩ３及びＩ４を介して出力端子１３及び１４に伝えられる。上記のインバータ及びバッファはすべて、図１に示すように従来通り１対の相補形ＦＥＴデバイスから構成される。それらはすべて、第１の供給電圧ＶＨ、通常はＶＨ＝５ボルトと第２の供給電圧、通常はアース（ＧＮＤ）の間でバイアスされている。
【０００４】この従来型のＴＴＬ／ＣＭＯＳレシーバ回路において、入力ＴＴＬ信号が高レベルのとき、高ＤＣ電流が入力ブランチ中を流れてしまうという問題がある。すなわち、図１において、入力信号Ｖ'inがＴＴＬ高レベル、すなわち約２．２ボルトであって、インバータＩＯのＰＦＥＴ Ｐ'Ｏを完全にオフにするほど高くないが、ＮＦＥＴ Ｎ'Ｏは飽和される場合、ゲート・ソース電圧Ｖｇｓ（Ｐ'Ｏ）は約２．８Ｖとなる。その結果、静止状態で数ｍＡのＤＣ電流が発生し、それがこの２つのＦＥＴデバイス中を流れてしまうという問題がある。
【０００５】さらに、図１の従来の回路では、入力信号と出力信号の間で大きな遅延の変動または分散が発生し、その結果、入力信号の立上りと立下りのどちらの場合にも出力信号の２つの位相間の信号対称性が悪くなるという問題がある。
【０００６】
【発明が解決しようとする課題】本発明の主目的は、静止状態でほとんどＤＣ電流を消費しない、低電力ＴＴＬ／ＣＭＯＳレシーバ回路を提供することにある。
【０００７】本発明の他の目的は、入力信号と出力信号の間での遅延の変動が最小の、低電力ＴＴＬ／ＣＭＯＳレシーバ回路を提供することにある。
【０００８】
【課題を解決するための手段】本明細書で開示するＴＴＬ／ＣＭＯＳレシーバ回路は、フィードバック・ループを使用して、入力信号が高レベルのときにレシーバ回路の入力段を流れるＤＣ電流を減少させる。さらに、交流消費量も改善するが、その程度はそれほどではない。最後に、入力信号と出力信号の間の遅延の変動を減少させ、したがって、出力信号の真位相と補位相の間の対称性を改善する。
【０００９】この新規なＴＴＬ／ＣＭＯＳレシーバ回路は、第１の供給電圧と第２の供給電圧の間でバイアスされる。このレシーバ回路はまず、２つの相補形ＦＥＴ回路から形成され、その間に中間ＮＦＥＴが結合され、それによって第１及び第２の共通ノードを定義する、標準のインバータからなる第１の入力段を含む。第２段は、直列に接続されたＮＦＥＴとＰＦＥＴから形成され、その間に第３の共通出力ノードが結合され、そのＮＦＥＴとＰＦＥＴのゲート電極がそれぞれ第１及び第２の共通ノードの電位によって駆動される。上記第３の共通ノードは、プルダウンＮＦＥＴと直列に取り付けられたプルアップＰＦＥＴのゲート電極に接続され、したがってこのＮＦＥＴとＰＦＥＴの間に第４の共通ノードを定義し、この第４の共通ノードは、第１のフィードバック・ループ接続によって入力段中の上記中間ＮＦＥＴのゲート電極に接続されている。上記プルダウンＮＦＥＴのゲートは、第１段の上記インバータの共通ゲートに接続されている。フィードバックＰＦＥＴデバイスは、上記第３の共通ノードと上記第１の供給電源の間に接続され、そのゲート電極は上記第４の共通ノードに接続されている。このプルアップＰＦＥＴ、プルダウンＮＦＥＴ、フィードバックＰＦＥＴデバイスが第３段を構成する。
【００１０】このレシーバ回路はさらに、直接に接続された２つの能動相補形ＦＥＴデバイスからなり、その間に結合された第５の共通ノードを定義する、プルアップ回路を含んでいる。能動ＮＦＥＴは、抵抗接続されたＰＦＥＴによって負荷される。そのゲート電極は、第２のフィードバック・ループを介して上記第３の共通ノードに接続されている。一方、能動ＰＦＥＴデバイスは、そのドレイン領域が上記第１の共通ノードに接続されている。この３個のＦＥＴデバイスが、ＴＴＬ／ＣＭＯＳレシーバ回路の第４段を構成する。入力端子で受け取った入力信号は、上記の能動ＰＦＥＴのゲート電極と、第１段の上記インバータの共通ゲート電極とに印加される。
【００１１】最後に、反転バッファを、標準通り上記第３の共通ノード及び第４の共通ノードに接続して、それぞれの出力端子で緩衝された補出力信号と真出力信号を伝えるようにすることが好ましい。
【００１２】本発明の特徴であると考えられる新規な諸特徴は、頭記の特許請求の範囲に記載されている。しかし、本発明自体ならびにその他の目的及び利点は、下記の例として示した好ましい実施例の詳しい記載を添付の図面と併せ参照すれば最もよく理解できよう。
【００１３】
【実施例】図２に本発明の新規なＴＴＬ／ＣＭＯＳレシーバ回路１５の概略図を示す。このレシーバ回路は、第１の供給電圧ＶＨと第２の供給電圧ＧＮＤの間でバイアスされている。入力段１６は、３個のＦＥＴデバイスＰ１、Ｎ１、Ｎ２からなる。ＦＥＴデバイスＰ１とＮ１はインバータを形成し、その間にＮＦＥＴ Ｎ２が結合され、それによって２つの共通ノードＣとＤを定義している。入力端子１７で受け取った入力信号Ｖｉｎが、上記インバータの共通ゲート電極に印加される。
【００１４】図２の第２段１８は、直列に接続された２個のＦＥＴデバイスＰ２とＮ４からなり、その間に共通ノードＥが結合されている。ＦＥＴデバイスＮ４とＰ２のゲート電極は、それぞれ上記ノードＣ及びＤに接続されている。
【００１５】図２の第３段１９は、ＦＥＴデバイスＰ３、Ｐ４、Ｎ５からなる。プルアップＦＥＴデバイスＰ３とプルダウンＦＥＴデバイスＮ５が直列に接続され、その間に共通ノードＦが結合されている。ノードＦの電位が第１のフィードバック・ループ接続２０を介してＮＦＥＴ Ｎ２を制御し、ＮＦＥＴ Ｎ５のゲート電極は入力端子１７に接続されている。フィードバックＰＦＥＴ Ｐ４がノードＥとＶＨの間に接続され、そのゲート電極がノードＦに結合されている。
【００１６】図２のレシーバ回路１５はさらに、プルアップ回路２１を含んでいる。このプルアップ回路２１はレシーバ回路の第４段を形成し、直列と接続されたＦＥＴデバイスＰ５、Ｐ６、Ｎ６からなる。ＮＦＥＴ Ｎ６は抵抗装着されたＰＦＥＴＰ６によって負荷され、そのゲート電極が第２のフィードバック・ループ接続２２を介してノードＥの電位によって駆動される。ＦＥＴデバイスＮ６とＰ５の間の共通ノードはＧである。
【００１７】ノードＦとＥで発生した信号が、２個の従来型ＣＭＯＳインバータＩ６とＩ５を駆動し、これらのインバータはそれぞれ出力端子２３と２４で出力信号の緩衝された真位相Ｖｏｕｔと補位相バーＶｏｕｔを伝える。
【００１８】次に、図２に示した本発明のＴＴＬ／ＣＭＯＳレシーバ回路の静止状態における動作について説明する。
【００１９】入力信号Ｖｉｎが低のとき、ＮＦＥＴ Ｎ１とＮ５はオフされるが、ＰＦＥＴＰ１とＰ５は完全にオンになる。ＮＦＥＴ Ｎ５がオフされるため、ノードＦの電位は高であり、それによってＮＦＥＴ Ｎ２がフィードバック・ループ２０を介してオンになり、ＮＦＥＴ Ｎ４を導通させる。その結果、ノードＥの電位は低になる。ノードＥの低電位によって、フィードバック・ループ２２を介してＮＦＥＴ Ｎ６がオフされる。したがって、ノードＣの電位は、ノードＤの電位と等しく、すなわちＶＨ（ＰＦＥＴ Ｐ１がオン）からＮＦＥＴ Ｎ２中へのＶＴ降下を引いた差に等しいので、高となる。ＰＦＥＴ Ｐ５が導通しているので、ノードＧの電位はノードＣの電位に等しい。ノードＤの電位によってＰＦＥＴＰ２はオフされ、ＮＦＥＴ Ｎ４はノードＥをＧＮＤにクランプする。その結果、ＮＦＥＴ Ｎ６がオフになり、同時にＰＦＥＴ Ｐ３がオンになり、ノードＦの電位が高になる。
【００２０】次に、入力信号Ｖｉｎが高のときは、ＮＦＥＴ Ｎ１とＮ５がオンになる。したがってノードＣとＦはＧＮＤに結合される。この時、ＰＦＥＴ Ｐ４がオンになり、ノードＥを高レベルＶＨに保持する。ＮＦＥＴ Ｎ６がフィードバック・ループ２２を介してオンになり、ＮＦＥＴ Ｎ２がフィードバック・ループ２０を介してオフになる。したがって、入力段１６のインバータはそのノードＣとＤが遮断される。ＰＦＥＴ Ｐ１は、入力信号Ｖｉｎがそれを完全にオフにするほど高くないため導通している。したがって、ノードＤはＰＦＥＴ Ｐ１を介してＶＨに保持される。第４段２１では、各ＦＥＴデバイスが導通しているが、ＰＦＥＴ Ｐ５はＶｉｎからノードＧの電位を引いた差に等しい低Ｖｇｓしかもたず、したがって入力段１６中のＤＣ電流を制限する。
【００２１】図２の回路１５の動的動作は、図３及び図４R>４に示す波形を参照すればよりよく理解できよう。図３及び図４は、それぞれ入力信号Ｖｉｎの立上り及び立下りの際の様々な内部ノード／端子における電位／信号を示したものである。
【００２２】図３において、入力信号の立上りが発生したとき、ＮＦＥＴ Ｎ１がオンになり、またＰＦＥＴ Ｐ１は、入力信号の立上り状態においてはそれを完全にオフにするほど入力信号が高くないため導通しているので、ノードＣとＤの電位は低下する。ＰＦＥＴ Ｐ３がオンであるため、ノードＦの電位はノードＣとＤの電位よりもゆっくりと低下する。ノードＣとＤの電位が十分に低くなったとき、ノードＥの電位が上昇して、ＮＦＥＴ Ｎ６をオンにする。ノードＧの電位は、ＰＦＥＴ Ｐ５とＮＦＥＴ Ｎ１を介してゆっくり下降し始めていたが、ＮＦＥＴＮ６のオンにより、Ｐ６およびＮ６を介して約３．５ボルトに保持される。その結果、入力信号が高のときは、ＰＦＥＴ Ｐ５のＶｇｓ電圧（図３中のノ−ドＧ電位とＶｉｎとの差）が低となり、それによって第１段のＮＦＥＴ Ｎ１中を流れるＤＣ電流が減少する。
【００２３】ノードＥの電位がＶＨ−ＶＴ（Ｐ３）に達したとき、第３段のＰＦＥＴ Ｐ３がオフになり、それによってＮＦＥＴ Ｎ５を介するノードＦの電位は急速に下降し、入力段のＮＦＥＴ Ｎ２をオフする。その結果、ノードＤの電位は下降を停止し、ＰＦＥＴ Ｐ１を介してＶＨ電位になる。したがって、立上りの終わりに、ＦＥＴデバイスＰ２とＮ４はオフになり、ＰＦＥＴ Ｐ４はオンであり、それによってノードＥの電位が高になる。立上りの終わりに、ノードＣとＦの電位は低であり、ノードＤとＥの電位は高である。ＰＦＥＴ Ｐ５はＶＨ−１．５ＶとＧＮＤにあるノードＣとの間でバイアスされ、その結果、Ｖｇｓ（Ｐ５）＝１．３Ｖとなる。これは、上述した従来型のＴＴＬ／ＣＭＯＳレシーバ回路のＶｇｓ（Ｐ'Ｏ）＝２．８Ｖに比べて十分に小さいことに留意されたい。
【００２４】次に、図４を参照しながら入力信号の立下りの場合について説明する。入力信号の立下りが発生したとき、まずＮＦＥＴデバイスＮ１とＮ５がオフになり、その間ＰＦＥＴ Ｐ５はゆっくりとオンになって、ノードＣの電位の上昇を助ける。ノードＣの電位が十分に高くなると、ＰＦＥＴ Ｐ４はノードＥの電位を高レベルに維持するのに十分な働きをしないので、ノードＥの電位がＮＦＥＴ Ｎ４を介して下降する。ノードＥの電位が十分に低くなったとき、ＰＦＥＴ Ｐ３がオンになり、それによってノードＦがＶＨに向けてプルアップされ、その結果ＰＦＥＴ Ｐ４をオフし、それによってノードＥの電位の下降が加速される。ノードＦの電位上昇によってＮＦＥＴ Ｎ２もオンになり、ＰＦＥＴ Ｐ１を介するノードＣの電位の上昇を助ける。ノードＤの電位は、少し低電位に下がり過ぎた後、ＮＦＥＴ Ｎ２がオンになったことにより、ＰＦＥＴ Ｐ１によって高に保持される。ノードＧの電位はＰＦＥＴ Ｐ５を介してノードＣの電位に等しくなる。立下りの終わりにおいて、ノードＣ、Ｄ、Ｆの電位は高であり、ノードＥの電位は低である。
【００２５】次に、図１の従来型回路と図２の本願発明の回路との性能を比較した結果について説明する。
【００２６】図２のレシーバ回路１５は、ＣＭＯＳ独立型スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）チップ用に設計されている。標準のモデルを使ったシミュレーションを行って、先端ＣＭＯＳ技術で実施した図１と図２のレシーバ回路の性能を比較した。性能比較にあたって、各ＦＥＴデバイスについて、寄生ドレイン−基板キャパシタンスと寄生ソース−基板キャパシタンスを加えた。また、出力端子には同じＲＣ構造で負荷をかけた。ＤＣ電流消費量、ＡＣ電流消費量、及び入力信号と出力信号の間の遅延に関する比較の結果を、下記に示す。公称のケースに加えて、最善のケース及び最悪のケースについても比較した。というのは、後者のケースの方が前者（公称）のケースよりも改善が著しいことがあるためである。
【００２７】それぞれ最善のケース、公称のケース、最悪のケースのパラメータに関して定義された、下記の動作条件を採用した。
最善のケース：ＶＨ＝５．５ボルト、温度＝１５℃公称のケース：ＶＨ＝５．０ボルト、温度＝５０℃最悪のケース：ＶＨ＝４．５ボルト、温度＝８５℃
【００２８】(１）直流消費量と交流消費量の比較下記の表１に、従来型のレシーバ回路１０及び本発明による新規なレシーバ回路１５に関する、ＡＣ電流ＩａｃとＤＣ電流Ｉｄｃ（単位ｍ／ｇ）を示す。レシーバ回路が消費するＤＣ電流Ｉｄｃを、最善のケース、公称のケース、最悪のケースで、高レベル（すなわちＶｉｎ＝２．２Ｖ）の入力信号について測定した。ＡＣ電流Ｉａｃは、その振幅がＴＴＬ標準の低レベル（０．８Ｖ）と高レベル（２．２Ｖ）の間で変動する、４０ＭＨｚの信号を用いて測定した。
【表１】
Ｉｄｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース回路１０ １．８５ ０．９７ ０．４６回路１５ ０．２９ ０．０９ ０．００５Ｉａｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース回路１０ １．５６ ０．９７ ０．６３回路１５ ０．９１ ０．６０ ０．４５
【００２９】表１から、最善のケースの条件で、本願発明のレシーバ回路１５が最大ＤＣ電流を従来の回路１０の約１／６に減らすことができることを示している。この値は、公称のケース及び最悪のケースの条件ではさらに大きくなっている。また、本願発明のレシーバ回路１５はＡＣ電流の消費量も約３０〜４０％減らすことができる。
【００３０】入力信号Ｖｉｎが低レベル（Ｖｉｎ＝０．８Ｖ）のときは、２つのレシーバ回路１０及び１５のＤＣ電流は同じ程度の大きさ、すなわち４０〜８０μＡであり、無視できる。
【００３１】(２）遅延変動及び信号対称性の比較下記の表２に、図１の回路１０と図２の回路１５の遅延及び信号対称性の比較結果を示す。
【００３２】表２には、入力信号Ｖｉｎの立上り（０．８Ｖから２．２Ｖへ）時の遅延Ｄｅｌａｙ↑と立下り（２．２Ｖから０．８Ｖへ）時の遅延Ｄｅｌａｙ↓を示す。遅延は、入力中間スイング（１．５Ｖ）と、真出力信号Ｖｏｕｔと補出力信号バーＶｏｕｔの交点との間で測定した。２つのレシーバ回路１０と１５の違いを強調するため、交点での電圧の値を立上りと立下りについても示した。表２ではこれらをそれぞれＶ（Ｘｐｏｉｎｔ↑）及びＶ（Ｘｐｏｉｎｔ↓）で示してある。
【表２】
図１の回路１０ 最善のケース 公称のケース 最悪のケースＤｅｌａｙ↑ ２．７３ ｎｓ ２．７０ ｎｓ ２．８１ ｎｓＤｅｌａｙ↓ １．６１ ｎｓ ２．３３ ｎｓ ３．４３ ｎｓＶ（Ｘｐｏｉｎｔ↑） ４．２６ Ｖ ３．８２ Ｖ ３．４１ ＶＶ（Ｘｐｏｉｎｔ↓） １．８８ Ｖ １．５８ Ｖ １．３７ Ｖ図２の回路１５ 最善のケース 公称のケース 最悪のケースＤｅｌａｙ↑ ２．３５ ｎｓ ２．７２ ｎｓ ３．２７ ｎｓＤｅｌａｙ↓ １．５８ ｎｓ ２．１２ ｎｓ ３．３１ ｎｓＶ（Ｘｐｏｉｎｔ↑） １．８８ Ｖ ２．０２ Ｖ ２．１４ ＶＶ（Ｘｐｏｉｎｔ↓） １．７６ Ｖ ２．６５ Ｖ ２．８２ Ｖ
【００３３】表２から明らかな通り、レシーバ回路１５は、レシーバ回路１０に比べて立上り遅延と立下り遅延の間の変動または分散が小さい。レシーバ回路１５は、遅延の変動が減少し、その最大値が少し改善されている。たとえば、レシーバ回路１０では、最大遅延変動値は約１．１２ナノ秒であり、レシーバ回路１５では０．７７ナノ秒である（どちらも最善のケースの条件）。
【００３４】また、表２から明らかな通り、レシーバ回路１５は、出力位相の対称性も高い。図１の従来型のレシーバ回路は、真出力信号と補出力信号の不整合から、交点での電圧が異なる。最大の差値は、レシーバ回路１０では最善のケースの条件で２．３６Ｖであり、レシーバ回路１５では最悪のケースの条件で０．６８Ｖである。交点での電圧値が高いことは、出力信号がオーバーラップしていることを示唆し、たとえば、ＳＲＡＭチップにおけるデコーダの選択が多岐にわたって可能となる。表２の値から、図３及び４に示すように遷移のタイプ（立上りか立下りか）にかかわらず、出力信号の両方の位相の良好な対称性が確認される。
【００３５】(３）ヒステリシス及びＤＣノイズ・マージンの比較２つのレシーバ回路１０及び１５はどちらも、同じようなヒステリシス値（約５００ｍＶ）及びＤＣノイズ・マージン（外部条件と入力電圧値に応じて７００〜１２００ｍＶ）を示す。図２のレシーバ回路１５は、電圧消費量の低いことが求められる、メモリ・チップ、ＡＳＩＣチップ、またはカスタム・チップにおいて、従来型のＴＴＬ−ＣＭＯＳレシーバの代わりに使用することが有効である。特に、低電力の応用例でますます使用されることが多くなってきているＳＲＡＭチップでは、図２のレシーバ回路１５を利用して、チップの全ＤＣ電流を減少させることができる。
【図面の簡単な説明】
【図１】ＴＴＬレベルの入力信号からＣＭＯＳレベルの真出力信号と補出力信号を生成する、従来型のＴＴＬ／ＣＭＯＳレシーバ回路を示す図である。
【図２】ＴＴＬレベルの入力信号からＣＭＯＳレベルの真出力信号と補出力信号を生成する、本発明の新規なＴＴＬ／ＣＭＯＳレシーバ回路を示す図である。
【図３】ＴＴＬ入力信号の入力立上りに関する、図２の新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／端子における信号波形を示す図である。
【図４】ＴＴＬ入力信号の入力立下りに関する、図２の新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／端子における信号波形を示す図である。
【符号の説明】
１５ ＴＴＬ／ＣＭＯＳレシーバ回路
１６ 第１段（入力段）
１７ 入力端子
１８ 第２段
１９ 第３段
２０ 第１フィードバック・ループ
２１ プルアップ回路
２２ 第２フィードバック・ループ
２３ 出力端子
２４ 出力端子
【特許請求の範囲】
【請求項１】ＴＴＬ入力信号レベルを変換するために第１供給電圧と第２供給電圧の間でバイアスされたＣＭＯＳレシーバ回路であって、共通のゲート電極を有する２個の相補形ＦＥＴデバイス（Ｎ１，Ｐ１）と、その間の中間ＮＦＥＴ（Ｎ２）と、これら間に形成された第１共通ノード及び第２共通ノード（Ｃ，Ｄ）を有する、インバータからなる第１の入力段（１６）と、直列に接続されたＮＦＥＴ（Ｎ４）とＰＦＥＴ（Ｐ２）から形成され、その間に第３の共通ノード（Ｅ）が結合され、上記ＮＦＥＴ及びＰＦＥＴのゲート電極がそれぞれ上記第１及び第２共通ノードの電位によって駆動される、第２段（１８）と、ＮＦＥＴ（Ｎ５）と直列に接続されたＰＦＥＴ（Ｐ３）を備え、その間に第４の共通ノード（Ｆ）が結合され、上記第４の共通ノードは第１のフィードバック・ループ接続によって、上記第１の入力段中の上記中間ＮＦＥＴ（Ｎ２）のゲート電極に接続され、上記ＮＦＥＴ（Ｎ５）のゲートは上記インバータの共通ゲートに接続され、上記第３の共通ノードは上記ＰＦＥＴ（Ｐ３）のゲート電極に接続され、さらに上記第３の共通ノードと上記第１の供給電圧の間に接続されたＰＦＥＴ（Ｐ４）を備え、そのゲート電極が上記第４の共通ノードに接続された、第３段（１９）と、直列に接続され、第５の共通ノード（Ｇ）を形成する２つの能動相補形ＦＥＴデバイス（Ｐ５，Ｎ６）から構成され、能動ＮＦＥＴ（Ｎ６）は抵抗接続されたＰＦＥＴ（Ｐ６）によって負荷され、そのゲート電極が第２のフィードバック・ループされて上記第３の共通ノードに接続され、能動ＰＦＥＴデバイス（Ｐ５）のドレイン／ソース領域が上記第１の共通ノードに接続され、またそのゲート電極が上記インバータの共通ゲート電極に接続された、第４段（２１）と、上記インバータの共通ゲート電極に接続された、入力信号を受け取る入力端子（１７）と、を含むＣＭＯＳレシーバ回路。
【請求項２】さらに、上記第３の共通ノード又は第４の共通ノードに接続されて、それぞれの出力端子で補出力信号又は真出力信号を伝える、反転バッファー（１５，１６）を含む、請求項１に記載のＣＭＯＳレシーバ回路。
【請求項１】ＴＴＬ入力信号レベルを変換するために第１供給電圧と第２供給電圧の間でバイアスされたＣＭＯＳレシーバ回路であって、共通のゲート電極を有する２個の相補形ＦＥＴデバイス（Ｎ１，Ｐ１）と、その間の中間ＮＦＥＴ（Ｎ２）と、これら間に形成された第１共通ノード及び第２共通ノード（Ｃ，Ｄ）を有する、インバータからなる第１の入力段（１６）と、直列に接続されたＮＦＥＴ（Ｎ４）とＰＦＥＴ（Ｐ２）から形成され、その間に第３の共通ノード（Ｅ）が結合され、上記ＮＦＥＴ及びＰＦＥＴのゲート電極がそれぞれ上記第１及び第２共通ノードの電位によって駆動される、第２段（１８）と、ＮＦＥＴ（Ｎ５）と直列に接続されたＰＦＥＴ（Ｐ３）を備え、その間に第４の共通ノード（Ｆ）が結合され、上記第４の共通ノードは第１のフィードバック・ループ接続によって、上記第１の入力段中の上記中間ＮＦＥＴ（Ｎ２）のゲート電極に接続され、上記ＮＦＥＴ（Ｎ５）のゲートは上記インバータの共通ゲートに接続され、上記第３の共通ノードは上記ＰＦＥＴ（Ｐ３）のゲート電極に接続され、さらに上記第３の共通ノードと上記第１の供給電圧の間に接続されたＰＦＥＴ（Ｐ４）を備え、そのゲート電極が上記第４の共通ノードに接続された、第３段（１９）と、直列に接続され、第５の共通ノード（Ｇ）を形成する２つの能動相補形ＦＥＴデバイス（Ｐ５，Ｎ６）から構成され、能動ＮＦＥＴ（Ｎ６）は抵抗接続されたＰＦＥＴ（Ｐ６）によって負荷され、そのゲート電極が第２のフィードバック・ループされて上記第３の共通ノードに接続され、能動ＰＦＥＴデバイス（Ｐ５）のドレイン／ソース領域が上記第１の共通ノードに接続され、またそのゲート電極が上記インバータの共通ゲート電極に接続された、第４段（２１）と、上記インバータの共通ゲート電極に接続された、入力信号を受け取る入力端子（１７）と、を含むＣＭＯＳレシーバ回路。
【請求項２】さらに、上記第３の共通ノード又は第４の共通ノードに接続されて、それぞれの出力端子で補出力信号又は真出力信号を伝える、反転バッファー（１５，１６）を含む、請求項１に記載のＣＭＯＳレシーバ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【特許番号】第２６０１９７８号
【登録日】平成９年（１９９７）１月２９日
【発行日】平成９年（１９９７）４月２３日
【国際特許分類】
【出願番号】特願平５−５５１０
【出願日】平成５年（１９９３）１月１８日
【公開番号】特開平６−８５６５６
【公開日】平成６年（１９９４）３月２５日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【登録日】平成９年（１９９７）１月２９日
【発行日】平成９年（１９９７）４月２３日
【国際特許分類】
【出願日】平成５年（１９９３）１月１８日
【公開番号】特開平６−８５６５６
【公開日】平成６年（１９９４）３月２５日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
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