半導体装置
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特にシリコン基板を覆う絶縁層上に形成された薄膜トランジスタ（以下、ＴＦＴという）を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】ＴＦＴは絶縁体上に形成されたシリコン薄膜を基体領域として有する。一導電型の基体領域に対し反対導電型のソース，ドレイン領域が選択的に形成され、これら領域間の基体領域上にゲート絶縁膜を介してゲート電極が形成されている。
【０００３】近年、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルの負荷素子としてＴＦＴを用いる等、シリコン基板の一部を基体領域とするＭＩＳトランジスタとともにＴＦＴを同一のシリコン基板上に有する集積回路装置が提案され、研究開発が進められている。
【０００４】
【発明が解決しようとする課題】ＴＦＴをＭＩＳトランジスタとともに単一のシリコン基板上に集積化して所望の特性を得るためには、ＴＦＴの特性をＭＩＳトランジスタ並みに向上させる必要がある。ＴＦＴが劣っている特性の一つはリーク電流が大きいことである。リーク電流を低下させる手段として、基体領域を非常に薄く、例えば５００オングストローム以下に形成することが知られている。
【０００５】しかしながら、基体領域を薄く形成することは、ソース，ドレイン領域の抵抗が増大することを意味する。そこで、金属のような低抵抗の導電膜で供電したり配線を施したりする必要があり、製造工程の増大をまねく。特に、ＳＲＡＭセルの負荷素子としてＴＦＴを用いると、ＴＦＴとＭＩＳトランジスタとを結線するために付加導電層を必要とし、記憶容量の向上は望めない。
【０００６】したがって、本発明の目的は、改良されたＴＦＴを有する半導体装置を提供することにある。
【０００７】本発明の他の目的は、ソース，ドレインの抵抗を増大することなくリーク電流が小さいＴＦＴを備えた半導体装置を提供することにある。
【０００８】本発明のさらに他の目的は、ＭＩＳトランジスタの負荷素子として用いるに適したＴＦＴを有する半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置は、絶縁体上に形成されたシリコン薄膜と、このシリコン薄膜の少なくとも一部を基体領域として当該領域にチャンネルを形成すべく設けられたゲート電極と、上記シリコン薄膜との間にショットキーバリアを形成する金属シリサイド膜とを有する薄膜トランジスタを含み、このトランジスタのソースおよびドレインの少なくとも一方と上記チャンネルが形成される基体領域との間の接合を上記ショットキーバリアで構成することを特徴としている。
【００１０】すなわち、本発明は、ソースおよびドレインを共にＰＮ接合で区画するのに対し、それらの少なくとも一方をショットキーバリアで区画している。ショトキーバリアを形成するための金属シリサイド膜はシリコン薄膜に対し良好なダイオード特性を有しかつその抵抗も充分に小さいので、同膜をそのまま配線として使用することができ、リーク電流低減のためにシリコン薄膜を薄く形成しても他に付加導電層を必要としない。
【００１１】本発明の好ましい一実施例では、ソースおよびドレインが共にシリサイド膜で形成されている。すなわち、ソースおよびドレインが共にショットキーバリアで区画されている。
【００１２】リーク電流のみに着目すれば、シリコン薄膜を薄くしかつショットキーバリアよりもＰＮ接合を用いた方が好ましい。しかしながら、薄いシリコン膜は前述のように異積度を低下させる。そこで、本発明の他の実施例では、ソース・ドレインの一方（好ましくはソース）のみがシリサイド膜で形成されていてショットキーバリアで区画され、ソース・ドレインの他方（好ましくはドレイン）はシリコン薄膜の中に同膜と反対導電型をもって選択的に形成された不純物領域で構成されてＰＮ接合で区画され、さらに当該不純物領域に接してシリサイド層が形成されている。このシリサイド層は不純物領域との間にショットキーバリアを形成しない。
【００１３】かくして、本発明によれば、リーク電流が小さくかつソース，ドレインの抵抗も小さいＴＦＴを有する半導体装置が提供される。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳述する。各実施例において同一構成部は同一番号で示し説明の重複を避ける。また、各実施例における不純物導電型や材料等を適宜変更できることは無論である。
【００１５】図１は本発明の第１実施例を示す断面図である。Ｐ型シリコン基板１０の表面に厚さ０．５μｍ程度のフィールドシリコン酸化膜１１が形成されている。酸化膜１１の表面には、ＴＦＴの基体としてのＮ型多結晶シリコン膜１２が膜厚４００オングストロームで約１×１０15ｃｍ-3程度の不純物濃度で形成されている。多結晶シリコン膜１２は、酸化膜１１上にまず非晶質シリコン膜を形成し同膜のその後の熱処理による多結晶化により形成される。本発明に従って、ソースおよびドレイン領域としてチタンシリサイド膜１５および１６が多結晶シリコン膜１２にこれとの間にショットキーバリア１８および１９をそれぞれ形成して選択的に設けられている。チタンシリサイド膜１５，１６はチタン層を多結晶シリコン膜１２に選択的に形成し、その後熱処理することによって形成される。かくして、ソース１５およびドレイン１６はショットキーバリア１８，１９によりそれぞれ区画される。ソース１５とドレイン１６間の多結晶シリコン層１２上には、約３００オングストローム厚のゲート酸化膜１３を介して１×１０20ｃｍ-3程度の不純物濃度を有するＮ型多結晶シリコンゲート電極１４が形成されている。ゲート電極１４上にはこれとオーミック接触を提供するチタンシリサイド膜１７が形成されている。
【００１６】かかる構成によれば、シリサイド膜１５，１６をそれぞれソース，ドレインとしてＴＦＴが構成される。ソース１５，ドレイン１６のショットキーバリア１８，１９は良好なダイオード特性を有し、また、ＴＦＴの基体領域としてのシリコン膜１４が薄く形成されているので、充分に小さいリーク電流特性を得ることができる。しかも、チタンシリサイド膜１５，１６の層抵抗は５Ω／□程度であって充分に小さいので、そのまま電圧、信号供給用の配線として使用できる。
【００１７】シリサイド膜１５，１６，１７のためのチタン以外に、白金，タングステン，モリブデン等シリコンとショットキーバリアを形成する金属を用いることができる。
【００１８】ＴＦＴのリーク電流はＰＮ接合の利用によりさらに小さくできる。すなわち、図２に本発明の第２実施例と示すように、ドレイン側にＰ型領域２０が形成され、基体領域１２との間にＰＮ接合２２が形成されている。かくして、本実施例ではドレインが不純物領域２０として形成されている。この領域２０は１×１０13ｃｍ2 のドーズ量をもってイオン注入で形成されるので、高ドーズ量注入に比してはるかに制御性，作業性が向上される。ドレイン領域２０の表面部にはチタンシリサイド膜２１が形成され、領域２０との間にオーミック接触している。
【００１９】リーク電流の低減はショットキーバリアの面積を小さくすることによっても達成できる。すなわち、図３に第３実施例として示すように、ソース，ドレインとしてのチタンシリサイド膜３０，３１はフィールド酸化膜１１に到達するように形成されている。したがって、基体領域１２はゲート電極１４の直下のみとなり、ショットキーバリア３５，３６の面積が小さくなってリーク電流が低減される。
【００２０】図７および図８に本実施例によるＴＦＴのドレイン電流特性およびリーク電流特性を示す。チャンネル長Ｌおよび幅Ｗはそれぞれ１．０μｍ，０．８μｍである。ドレイン電流のオン／オフ化は５桁を示し、リーク電流は１０-13 （Ａ）程度という優れた特性が実現された。
【００２１】図４に第４実施例を示す。本実施例は、図２R>２と図３によるリーク電流低減のための構成を合わせもったものである。すなわち、図３のシリサイド膜３１の代わりにＰ型領域４０が形成されていて基体領域１２と間にＰＮ接合を形成している。さらに、Ｐ型領域４０とオーミック接触４３を形成してチタンシリサイド膜４２が形成されている。この構成では、リーク電流はさらに小さくなり、前述と同一条件下で５×１０-14 （Ａ）のリーク電流が実現できた。
【００２２】以上の実施例では所謂トップゲートとしてゲート電極１４を基体領域１２の上部に形成しているが、ボトムゲート構造も実現できる。すなわち、図５に第５実施例と示すように、フィールド酸化膜１１上にＮ型多結晶シリコンゲート電極６０が選択的に形成され、その表面はゲート酸化膜６１で覆われている。Ｎ型多結晶シリコン膜による基体領域１２はゲート酸化膜６１上に形成され、ショットキーバリア６７，６８をもってソースとしてチタンシリサイド膜６５，ドレインとしてのチタンシリサイド膜６６がそれぞれ形成されている。本実施例においても、図７，図８とほぼ同一の特性が得らえた。
【００２３】図６は第６実施例を示し、図４の実施例の構成をボトムゲートに適用したものである。すなわち、基体領域１２との間でＰＮ接合７１を形成してＰ型領域７０が形成されている。チタンシリサイド層７２はＰ型領域７０とオーミック接触７３を構成する。これによって、リーク電流はさらに低減する。
【００２４】図９を参照すると、Ｎチャンネル型ＭＩＳトランジスタＱＭ１とＰチャンネル型ＴＦＴＱＴ１によるインバータが第７実施例として示されている。本実施例で用いたＴＦＴは図１の第１実施例のものと同一であるので、その説明は省略する。ただし、ＴＦＴの基体領域としての多結晶シリコン層１２はフィールド酸化膜１１上を延在形成されてトランジスタＱＭ１のドレイン領域９０に接触している。また、ドレインとしてのチタンシリサイド層１６もシリコン層１２とショットキーバリアを形成して延在形成され、ドレイン領域９０に接触している。ドレイン領域９０は高濃度であるので、シリサイド層１６はオーミック接触を形成する。チタンシリサイド層１６は、さらに本インバータの出力配線として、図示しない他の論理ゲートに接続されるように延在形成されている。ＴＦＴＱＴ１のソースとしてのシリサイド層１５には、本実施例ではアルミニウム配線９７により、供電されているが、シリサイド層１５を直接供電ラインとてもよい。
【００２５】トランジスタＱＭ１のドレイン領域９０およびソース領域９１はシリコン基板１０に選択的に形成され、それらの間の基板上にはゲート酸化膜９２を介してＮ型多結晶シリコンゲート電極９３が形成されている。その上にはチタンシリサイド層９４がオーミック接触している。ソース領域９５の表面にもチタンシリサイド層９５がオーミック接触して形成され、アルミニウム配線により接地電位が与えられている。なお、９８は層間絶縁層としてのＢＰＳＧである。
【００２６】ＴＦＴＱＴ１のゲート電極１４とトランジスタＱＭ１のゲート電極９３とは共通接続され、反転すべき入力信号が供給される。かくして、本インバータは、両方ともがＭＩＳトランジスタとして形成された通常のＣＭＯＳインバータと同等に動作する。
【００２７】ＴＦＴＱ１として図１で示したもの以外に図２から図６に示したＴＦＴのいずれも用いることができる。例として図５に示したＴＦＴを用いたインバータを第８実施例として図１０に示す。すなわち、図５のＴＦＴＱＴ２のドレインシリサイド膜６６はフィールド酸化膜１１を延在形成されてＭＩＳトランジスタＱＭ２のドレイン領域１０１にオーミック接触をもって接続されている。シリサイド膜６６はさらにインバータの出力配線として導出されている。トランジスタＱＭ２のドレイン領域１０１とソース領域１０２との間の基板１０上にはゲート酸化膜１０５を介してＮ型多結晶シリコンゲート電極１０４が形成され、同電極１０４はＴＦＴＱＴ２のゲート電極６０に共通接続され反転すべき信号を受ける。本実施例では、接地用配線９６はソース領域１０２に直接接続されているが、シリサイド層を介在してもよい。
【００２８】このように、図９，図１０のインバータでは、シリサイド層１６をＴＦＴのドレインとするとともに、その層抵抗が小さいことからＭＩＳトランジスタのドレインへの配線としても使用しており、低リーク電流特性であって占有面積が非常に小さい相補型インバータが提供される。
【００２９】ところで、ＳＲＡＭセルは、図１１（Ａ）に示すように、夫々がＰおよびＮチャンネルトランジスタでなる二つのインバータ（ＱＴ１１，ＱＭ１１），（ＱＴ１２，ＱＭ１２）と二つのトランスファゲートトランジスタＱＭ１３，ＱＭ１４とで構成される。したがって、図９，図１０に示したインバータを用いてＳＲＡＭセルを構成することができる。しかしながら、これらの構成では、ＴＦＴとＭＩＳトランジスタとが平面的に離されて形成されているので、セル面積の縮少化に関し改良の余地がある。
【００３０】そこで、セル面積をより小さくしたＳＲＡＭセルを第９実施例として図１１に示す。なお、図１１（Ｂ）はセルの平面図であり、（Ｃ）は（Ｂ）のＩ−Ｉ′線に沿った断面図である。
【００３１】本ＳＲＡＭセルでは、ＰチャンネルトランジスタＱＴ１１，ＱＴ１２をＴＦＴで構成し、ＮチャンネルトランジスタＱＭ１１−ＱＭ１４をＭＩＳトランジスタで構成している。さらに、ＴＦＴとして、図５のボトムゲート型を用いることにより、ＴＦＴＱＴ１１，ＱＴ１２のゲートをそれぞれトランジスタＱＭ１１，ＱＭ１２のゲートと兼ねている。すなわち、図１１（Ｃ）からわかるように、トランジスタＱＭ１２は、ソース領域１２２およびドレイン領域１２１間の基板１０上にゲート酸化膜１２３を介してゲート電極１２６を有する。ゲート電極１２６はＮ型多結晶シリコン層１２４とその上に形成された、タングステンシリサイド層１２５とを有する。ゲート電極１２６上にシリコン酸化膜１３０を介してＴＦＴＱＴ１２の基体領域１２７が形成されており、同領域との間でショッキバリアを形成してソース用チタンシリサイド膜１２８およびドレイン用チタンシリサイド膜１２９が設けられている。シリサイド膜１２８は、電源線１１５として電源を受けるとともに、ＴＦＴＱＴ１１のソースとしても働くように延在形成されている。ドレインシリサイド１２９はトランジスタＱＭ１１のゲート電極１３３（ＱＭ１２のゲート電極１２６と同様に多結晶シリコン１３１およびタングステンシリサイド１３２からなる）に接続され、ゲート電極１３３はトランジスタＱＭ１２のドレイン領域１２１に接続されている。ゲート電極１３３はさらにトランスファゲートトランジスタＱＭ１４に接続されている（図１１Ｂ参照）。トランジスタＱＭ１２のソース領域１２２はグランド配線用チタンシリサイド層１１６に接続されており、トランジスタＱＭ１１のソース領域１３８もシリサイド層１１６に接続されている。トランジスタＱＭ１１，ＴＦＴＱＴ１１の構造は図１１（Ｃ）と同様であるので省略する。
【００３２】このように、本実施例によるＳＲＡＭセルは、ＴＦＴを負荷素子と使用するもリーク電流が小さくて良好なデータ保持特性を有し、しかもセル面積が非常に小さくて高記憶容量をもったＳＲＡＭが提供される。
【００３３】
【発明の効果】以上のとおり、本発明によれば、リーク電流が小さくかつソース，ドレインの抵抗も小さいＴＦＴが小さな素子面積をもって提供され、同ＴＦＴを用いた集積回路装置の特性を向上するとともに集積密度も向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】本発明の第３実施例を示す断面図である。
【図４】本発明の第４実施例を示す断面図である。
【図５】本発明の第５実施例を示す断面図である。
【図６】本発明の第６実施例を示す断面図である。
【図７】第３，第５実施例によるＴＦＴのドレイン電流特性グラフである。
【図８】第３，第５実施例によるＴＦＴのリーク電流特性グラフである。
【図９】本発明の第７実施例を示す断面図である。
【図１０】本発明の第８実施例を示す断面図である。
【図１１】本発明の第９実施例を示すＳＲＡＭセルであり、（Ａ）はその等価回路図、（Ｂ）は平面図、そして（Ｃ）は（Ｂ）のＩ−Ｉ′線に沿った断面図である。
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特にシリコン基板を覆う絶縁層上に形成された薄膜トランジスタ（以下、ＴＦＴという）を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】ＴＦＴは絶縁体上に形成されたシリコン薄膜を基体領域として有する。一導電型の基体領域に対し反対導電型のソース，ドレイン領域が選択的に形成され、これら領域間の基体領域上にゲート絶縁膜を介してゲート電極が形成されている。
【０００３】近年、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルの負荷素子としてＴＦＴを用いる等、シリコン基板の一部を基体領域とするＭＩＳトランジスタとともにＴＦＴを同一のシリコン基板上に有する集積回路装置が提案され、研究開発が進められている。
【０００４】
【発明が解決しようとする課題】ＴＦＴをＭＩＳトランジスタとともに単一のシリコン基板上に集積化して所望の特性を得るためには、ＴＦＴの特性をＭＩＳトランジスタ並みに向上させる必要がある。ＴＦＴが劣っている特性の一つはリーク電流が大きいことである。リーク電流を低下させる手段として、基体領域を非常に薄く、例えば５００オングストローム以下に形成することが知られている。
【０００５】しかしながら、基体領域を薄く形成することは、ソース，ドレイン領域の抵抗が増大することを意味する。そこで、金属のような低抵抗の導電膜で供電したり配線を施したりする必要があり、製造工程の増大をまねく。特に、ＳＲＡＭセルの負荷素子としてＴＦＴを用いると、ＴＦＴとＭＩＳトランジスタとを結線するために付加導電層を必要とし、記憶容量の向上は望めない。
【０００６】したがって、本発明の目的は、改良されたＴＦＴを有する半導体装置を提供することにある。
【０００７】本発明の他の目的は、ソース，ドレインの抵抗を増大することなくリーク電流が小さいＴＦＴを備えた半導体装置を提供することにある。
【０００８】本発明のさらに他の目的は、ＭＩＳトランジスタの負荷素子として用いるに適したＴＦＴを有する半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置は、絶縁体上に形成されたシリコン薄膜と、このシリコン薄膜の少なくとも一部を基体領域として当該領域にチャンネルを形成すべく設けられたゲート電極と、上記シリコン薄膜との間にショットキーバリアを形成する金属シリサイド膜とを有する薄膜トランジスタを含み、このトランジスタのソースおよびドレインの少なくとも一方と上記チャンネルが形成される基体領域との間の接合を上記ショットキーバリアで構成することを特徴としている。
【００１０】すなわち、本発明は、ソースおよびドレインを共にＰＮ接合で区画するのに対し、それらの少なくとも一方をショットキーバリアで区画している。ショトキーバリアを形成するための金属シリサイド膜はシリコン薄膜に対し良好なダイオード特性を有しかつその抵抗も充分に小さいので、同膜をそのまま配線として使用することができ、リーク電流低減のためにシリコン薄膜を薄く形成しても他に付加導電層を必要としない。
【００１１】本発明の好ましい一実施例では、ソースおよびドレインが共にシリサイド膜で形成されている。すなわち、ソースおよびドレインが共にショットキーバリアで区画されている。
【００１２】リーク電流のみに着目すれば、シリコン薄膜を薄くしかつショットキーバリアよりもＰＮ接合を用いた方が好ましい。しかしながら、薄いシリコン膜は前述のように異積度を低下させる。そこで、本発明の他の実施例では、ソース・ドレインの一方（好ましくはソース）のみがシリサイド膜で形成されていてショットキーバリアで区画され、ソース・ドレインの他方（好ましくはドレイン）はシリコン薄膜の中に同膜と反対導電型をもって選択的に形成された不純物領域で構成されてＰＮ接合で区画され、さらに当該不純物領域に接してシリサイド層が形成されている。このシリサイド層は不純物領域との間にショットキーバリアを形成しない。
【００１３】かくして、本発明によれば、リーク電流が小さくかつソース，ドレインの抵抗も小さいＴＦＴを有する半導体装置が提供される。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳述する。各実施例において同一構成部は同一番号で示し説明の重複を避ける。また、各実施例における不純物導電型や材料等を適宜変更できることは無論である。
【００１５】図１は本発明の第１実施例を示す断面図である。Ｐ型シリコン基板１０の表面に厚さ０．５μｍ程度のフィールドシリコン酸化膜１１が形成されている。酸化膜１１の表面には、ＴＦＴの基体としてのＮ型多結晶シリコン膜１２が膜厚４００オングストロームで約１×１０15ｃｍ-3程度の不純物濃度で形成されている。多結晶シリコン膜１２は、酸化膜１１上にまず非晶質シリコン膜を形成し同膜のその後の熱処理による多結晶化により形成される。本発明に従って、ソースおよびドレイン領域としてチタンシリサイド膜１５および１６が多結晶シリコン膜１２にこれとの間にショットキーバリア１８および１９をそれぞれ形成して選択的に設けられている。チタンシリサイド膜１５，１６はチタン層を多結晶シリコン膜１２に選択的に形成し、その後熱処理することによって形成される。かくして、ソース１５およびドレイン１６はショットキーバリア１８，１９によりそれぞれ区画される。ソース１５とドレイン１６間の多結晶シリコン層１２上には、約３００オングストローム厚のゲート酸化膜１３を介して１×１０20ｃｍ-3程度の不純物濃度を有するＮ型多結晶シリコンゲート電極１４が形成されている。ゲート電極１４上にはこれとオーミック接触を提供するチタンシリサイド膜１７が形成されている。
【００１６】かかる構成によれば、シリサイド膜１５，１６をそれぞれソース，ドレインとしてＴＦＴが構成される。ソース１５，ドレイン１６のショットキーバリア１８，１９は良好なダイオード特性を有し、また、ＴＦＴの基体領域としてのシリコン膜１４が薄く形成されているので、充分に小さいリーク電流特性を得ることができる。しかも、チタンシリサイド膜１５，１６の層抵抗は５Ω／□程度であって充分に小さいので、そのまま電圧、信号供給用の配線として使用できる。
【００１７】シリサイド膜１５，１６，１７のためのチタン以外に、白金，タングステン，モリブデン等シリコンとショットキーバリアを形成する金属を用いることができる。
【００１８】ＴＦＴのリーク電流はＰＮ接合の利用によりさらに小さくできる。すなわち、図２に本発明の第２実施例と示すように、ドレイン側にＰ型領域２０が形成され、基体領域１２との間にＰＮ接合２２が形成されている。かくして、本実施例ではドレインが不純物領域２０として形成されている。この領域２０は１×１０13ｃｍ2 のドーズ量をもってイオン注入で形成されるので、高ドーズ量注入に比してはるかに制御性，作業性が向上される。ドレイン領域２０の表面部にはチタンシリサイド膜２１が形成され、領域２０との間にオーミック接触している。
【００１９】リーク電流の低減はショットキーバリアの面積を小さくすることによっても達成できる。すなわち、図３に第３実施例として示すように、ソース，ドレインとしてのチタンシリサイド膜３０，３１はフィールド酸化膜１１に到達するように形成されている。したがって、基体領域１２はゲート電極１４の直下のみとなり、ショットキーバリア３５，３６の面積が小さくなってリーク電流が低減される。
【００２０】図７および図８に本実施例によるＴＦＴのドレイン電流特性およびリーク電流特性を示す。チャンネル長Ｌおよび幅Ｗはそれぞれ１．０μｍ，０．８μｍである。ドレイン電流のオン／オフ化は５桁を示し、リーク電流は１０-13 （Ａ）程度という優れた特性が実現された。
【００２１】図４に第４実施例を示す。本実施例は、図２R>２と図３によるリーク電流低減のための構成を合わせもったものである。すなわち、図３のシリサイド膜３１の代わりにＰ型領域４０が形成されていて基体領域１２と間にＰＮ接合を形成している。さらに、Ｐ型領域４０とオーミック接触４３を形成してチタンシリサイド膜４２が形成されている。この構成では、リーク電流はさらに小さくなり、前述と同一条件下で５×１０-14 （Ａ）のリーク電流が実現できた。
【００２２】以上の実施例では所謂トップゲートとしてゲート電極１４を基体領域１２の上部に形成しているが、ボトムゲート構造も実現できる。すなわち、図５に第５実施例と示すように、フィールド酸化膜１１上にＮ型多結晶シリコンゲート電極６０が選択的に形成され、その表面はゲート酸化膜６１で覆われている。Ｎ型多結晶シリコン膜による基体領域１２はゲート酸化膜６１上に形成され、ショットキーバリア６７，６８をもってソースとしてチタンシリサイド膜６５，ドレインとしてのチタンシリサイド膜６６がそれぞれ形成されている。本実施例においても、図７，図８とほぼ同一の特性が得らえた。
【００２３】図６は第６実施例を示し、図４の実施例の構成をボトムゲートに適用したものである。すなわち、基体領域１２との間でＰＮ接合７１を形成してＰ型領域７０が形成されている。チタンシリサイド層７２はＰ型領域７０とオーミック接触７３を構成する。これによって、リーク電流はさらに低減する。
【００２４】図９を参照すると、Ｎチャンネル型ＭＩＳトランジスタＱＭ１とＰチャンネル型ＴＦＴＱＴ１によるインバータが第７実施例として示されている。本実施例で用いたＴＦＴは図１の第１実施例のものと同一であるので、その説明は省略する。ただし、ＴＦＴの基体領域としての多結晶シリコン層１２はフィールド酸化膜１１上を延在形成されてトランジスタＱＭ１のドレイン領域９０に接触している。また、ドレインとしてのチタンシリサイド層１６もシリコン層１２とショットキーバリアを形成して延在形成され、ドレイン領域９０に接触している。ドレイン領域９０は高濃度であるので、シリサイド層１６はオーミック接触を形成する。チタンシリサイド層１６は、さらに本インバータの出力配線として、図示しない他の論理ゲートに接続されるように延在形成されている。ＴＦＴＱＴ１のソースとしてのシリサイド層１５には、本実施例ではアルミニウム配線９７により、供電されているが、シリサイド層１５を直接供電ラインとてもよい。
【００２５】トランジスタＱＭ１のドレイン領域９０およびソース領域９１はシリコン基板１０に選択的に形成され、それらの間の基板上にはゲート酸化膜９２を介してＮ型多結晶シリコンゲート電極９３が形成されている。その上にはチタンシリサイド層９４がオーミック接触している。ソース領域９５の表面にもチタンシリサイド層９５がオーミック接触して形成され、アルミニウム配線により接地電位が与えられている。なお、９８は層間絶縁層としてのＢＰＳＧである。
【００２６】ＴＦＴＱＴ１のゲート電極１４とトランジスタＱＭ１のゲート電極９３とは共通接続され、反転すべき入力信号が供給される。かくして、本インバータは、両方ともがＭＩＳトランジスタとして形成された通常のＣＭＯＳインバータと同等に動作する。
【００２７】ＴＦＴＱ１として図１で示したもの以外に図２から図６に示したＴＦＴのいずれも用いることができる。例として図５に示したＴＦＴを用いたインバータを第８実施例として図１０に示す。すなわち、図５のＴＦＴＱＴ２のドレインシリサイド膜６６はフィールド酸化膜１１を延在形成されてＭＩＳトランジスタＱＭ２のドレイン領域１０１にオーミック接触をもって接続されている。シリサイド膜６６はさらにインバータの出力配線として導出されている。トランジスタＱＭ２のドレイン領域１０１とソース領域１０２との間の基板１０上にはゲート酸化膜１０５を介してＮ型多結晶シリコンゲート電極１０４が形成され、同電極１０４はＴＦＴＱＴ２のゲート電極６０に共通接続され反転すべき信号を受ける。本実施例では、接地用配線９６はソース領域１０２に直接接続されているが、シリサイド層を介在してもよい。
【００２８】このように、図９，図１０のインバータでは、シリサイド層１６をＴＦＴのドレインとするとともに、その層抵抗が小さいことからＭＩＳトランジスタのドレインへの配線としても使用しており、低リーク電流特性であって占有面積が非常に小さい相補型インバータが提供される。
【００２９】ところで、ＳＲＡＭセルは、図１１（Ａ）に示すように、夫々がＰおよびＮチャンネルトランジスタでなる二つのインバータ（ＱＴ１１，ＱＭ１１），（ＱＴ１２，ＱＭ１２）と二つのトランスファゲートトランジスタＱＭ１３，ＱＭ１４とで構成される。したがって、図９，図１０に示したインバータを用いてＳＲＡＭセルを構成することができる。しかしながら、これらの構成では、ＴＦＴとＭＩＳトランジスタとが平面的に離されて形成されているので、セル面積の縮少化に関し改良の余地がある。
【００３０】そこで、セル面積をより小さくしたＳＲＡＭセルを第９実施例として図１１に示す。なお、図１１（Ｂ）はセルの平面図であり、（Ｃ）は（Ｂ）のＩ−Ｉ′線に沿った断面図である。
【００３１】本ＳＲＡＭセルでは、ＰチャンネルトランジスタＱＴ１１，ＱＴ１２をＴＦＴで構成し、ＮチャンネルトランジスタＱＭ１１−ＱＭ１４をＭＩＳトランジスタで構成している。さらに、ＴＦＴとして、図５のボトムゲート型を用いることにより、ＴＦＴＱＴ１１，ＱＴ１２のゲートをそれぞれトランジスタＱＭ１１，ＱＭ１２のゲートと兼ねている。すなわち、図１１（Ｃ）からわかるように、トランジスタＱＭ１２は、ソース領域１２２およびドレイン領域１２１間の基板１０上にゲート酸化膜１２３を介してゲート電極１２６を有する。ゲート電極１２６はＮ型多結晶シリコン層１２４とその上に形成された、タングステンシリサイド層１２５とを有する。ゲート電極１２６上にシリコン酸化膜１３０を介してＴＦＴＱＴ１２の基体領域１２７が形成されており、同領域との間でショッキバリアを形成してソース用チタンシリサイド膜１２８およびドレイン用チタンシリサイド膜１２９が設けられている。シリサイド膜１２８は、電源線１１５として電源を受けるとともに、ＴＦＴＱＴ１１のソースとしても働くように延在形成されている。ドレインシリサイド１２９はトランジスタＱＭ１１のゲート電極１３３（ＱＭ１２のゲート電極１２６と同様に多結晶シリコン１３１およびタングステンシリサイド１３２からなる）に接続され、ゲート電極１３３はトランジスタＱＭ１２のドレイン領域１２１に接続されている。ゲート電極１３３はさらにトランスファゲートトランジスタＱＭ１４に接続されている（図１１Ｂ参照）。トランジスタＱＭ１２のソース領域１２２はグランド配線用チタンシリサイド層１１６に接続されており、トランジスタＱＭ１１のソース領域１３８もシリサイド層１１６に接続されている。トランジスタＱＭ１１，ＴＦＴＱＴ１１の構造は図１１（Ｃ）と同様であるので省略する。
【００３２】このように、本実施例によるＳＲＡＭセルは、ＴＦＴを負荷素子と使用するもリーク電流が小さくて良好なデータ保持特性を有し、しかもセル面積が非常に小さくて高記憶容量をもったＳＲＡＭが提供される。
【００３３】
【発明の効果】以上のとおり、本発明によれば、リーク電流が小さくかつソース，ドレインの抵抗も小さいＴＦＴが小さな素子面積をもって提供され、同ＴＦＴを用いた集積回路装置の特性を向上するとともに集積密度も向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】本発明の第３実施例を示す断面図である。
【図４】本発明の第４実施例を示す断面図である。
【図５】本発明の第５実施例を示す断面図である。
【図６】本発明の第６実施例を示す断面図である。
【図７】第３，第５実施例によるＴＦＴのドレイン電流特性グラフである。
【図８】第３，第５実施例によるＴＦＴのリーク電流特性グラフである。
【図９】本発明の第７実施例を示す断面図である。
【図１０】本発明の第８実施例を示す断面図である。
【図１１】本発明の第９実施例を示すＳＲＡＭセルであり、（Ａ）はその等価回路図、（Ｂ）は平面図、そして（Ｃ）は（Ｂ）のＩ−Ｉ′線に沿った断面図である。
【特許請求の範囲】
【請求項１】 絶縁層上に形成されたシリコン薄膜と、このシリコン薄膜の少なくとも一部を基体領域として当該基体領域にチャネルを形成すべく設けられたゲートと、前記シリコン薄膜との間にショットキーバリアを形成するシリサイド膜とを有する薄膜トランジスタを含み、前記薄膜トランジスタのソースおよびドレインの少なくとも一方と前記基体領域との間の接合を前記ショットキーバリアで構成し、前記ショットキーバリアは、前記絶縁層に達していることを特徴とする半導体装置。
【請求項２】 請求項１記載の半導体装置において、前記ソースおよびドレインは両方とも前記基体領域との間に前記ショットキーバリアを形成することを特徴とする半導体装置。
【請求項３】絶縁層上に形成されたシリコン薄膜と、このシリコン薄膜の少なくとも一部を基体領域として当該基体領域にチャネルを形成すべく設けられたゲートと、前記シリコン薄膜との間にショットキーバリアを形成するシリサイド膜と前記基体領域との間でＰＮ接合を形成する不純物領域と当該不純物領域にオーミック接触する他のシリサイド膜とを有する薄膜トランジスタを含み、前記薄膜トランジスタのソースおよびドレインの一方は前記基体領域との間に前記ショットキーバリアを形成し、前記ソースおよびドレインの他方は前記不純物領域を含んで前記基体領域との間に前記ＰＮ接合を形成し、且つ前記ショットキーバリア及び前記ＰＮ接合は共に前記絶縁層に達していることを特徴とする半導体装置。
【請求項４】同一の半導体基板上に形成された薄膜トランジスタと絶縁ゲートトランジスタとを含み、前記薄膜トランジスタは、前記半導体基板を覆う絶縁層上に形成されたシリコン薄膜の少なくとも一部を基体領域として当該基体領域にチャネルを形成すべく設けられたゲートと、前記シリコン薄膜との間にショットキーバリアを形成する第１のシリサイド膜でなるソースと、第２のシリサイド膜を有するドレインとを備え、前記絶縁ゲートトランジスタは、前記半導体基板に選択的に形成された不純物領域でなるソースおよびドレインとこれらソースおよびドレイン間の基板上にゲート絶縁膜を介して形成されたゲートとを備え、前記薄膜トランジスタの前記ドレインは前記基体領域との間にＰＮ接合を形成する半導体領域をさらに有し、前記第２のシリサイド膜は前記半導体領域にオーミック接触すると共に延在形成されて前記絶縁ゲートトランジスタの前記不純物領域にオーミック接触していることを特徴とする半導体装置。
【請求項１】 絶縁層上に形成されたシリコン薄膜と、このシリコン薄膜の少なくとも一部を基体領域として当該基体領域にチャネルを形成すべく設けられたゲートと、前記シリコン薄膜との間にショットキーバリアを形成するシリサイド膜とを有する薄膜トランジスタを含み、前記薄膜トランジスタのソースおよびドレインの少なくとも一方と前記基体領域との間の接合を前記ショットキーバリアで構成し、前記ショットキーバリアは、前記絶縁層に達していることを特徴とする半導体装置。
【請求項２】 請求項１記載の半導体装置において、前記ソースおよびドレインは両方とも前記基体領域との間に前記ショットキーバリアを形成することを特徴とする半導体装置。
【請求項３】絶縁層上に形成されたシリコン薄膜と、このシリコン薄膜の少なくとも一部を基体領域として当該基体領域にチャネルを形成すべく設けられたゲートと、前記シリコン薄膜との間にショットキーバリアを形成するシリサイド膜と前記基体領域との間でＰＮ接合を形成する不純物領域と当該不純物領域にオーミック接触する他のシリサイド膜とを有する薄膜トランジスタを含み、前記薄膜トランジスタのソースおよびドレインの一方は前記基体領域との間に前記ショットキーバリアを形成し、前記ソースおよびドレインの他方は前記不純物領域を含んで前記基体領域との間に前記ＰＮ接合を形成し、且つ前記ショットキーバリア及び前記ＰＮ接合は共に前記絶縁層に達していることを特徴とする半導体装置。
【請求項４】同一の半導体基板上に形成された薄膜トランジスタと絶縁ゲートトランジスタとを含み、前記薄膜トランジスタは、前記半導体基板を覆う絶縁層上に形成されたシリコン薄膜の少なくとも一部を基体領域として当該基体領域にチャネルを形成すべく設けられたゲートと、前記シリコン薄膜との間にショットキーバリアを形成する第１のシリサイド膜でなるソースと、第２のシリサイド膜を有するドレインとを備え、前記絶縁ゲートトランジスタは、前記半導体基板に選択的に形成された不純物領域でなるソースおよびドレインとこれらソースおよびドレイン間の基板上にゲート絶縁膜を介して形成されたゲートとを備え、前記薄膜トランジスタの前記ドレインは前記基体領域との間にＰＮ接合を形成する半導体領域をさらに有し、前記第２のシリサイド膜は前記半導体領域にオーミック接触すると共に延在形成されて前記絶縁ゲートトランジスタの前記不純物領域にオーミック接触していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【特許番号】第２７５１６５８号
【登録日】平成１０年（１９９８）２月２７日
【発行日】平成１０年（１９９８）５月１８日
【国際特許分類】
【出願番号】特願平３−９５２７８
【出願日】平成３年（１９９１）４月２５日
【公開番号】特開平４−２２６０８１
【公開日】平成４年（１９９２）８月１４日
【審査請求日】平成７年（１９９５）７月３日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 昭６３−７０５７６（ＪＰ，Ａ）
【文献】特開 昭５９−１８１６６９（ＪＰ，Ａ）
【文献】特開 平１−２４８５５５（ＪＰ，Ａ）
【文献】特開 昭６１−１２９８５２（ＪＰ，Ａ）
【文献】特開 平４−９１４８０（ＪＰ，Ａ）
【登録日】平成１０年（１９９８）２月２７日
【発行日】平成１０年（１９９８）５月１８日
【国際特許分類】
【出願日】平成３年（１９９１）４月２５日
【公開番号】特開平４−２２６０８１
【公開日】平成４年（１９９２）８月１４日
【審査請求日】平成７年（１９９５）７月３日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 昭６３−７０５７６（ＪＰ，Ａ）
【文献】特開 昭５９−１８１６６９（ＪＰ，Ａ）
【文献】特開 平１−２４８５５５（ＪＰ，Ａ）
【文献】特開 昭６１−１２９８５２（ＪＰ，Ａ）
【文献】特開 平４−９１４８０（ＪＰ，Ａ）
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