【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。 （もっと読む）

【課題】電流消耗を減少させることができる内部コマンド生成回路を提供する。
【解決手段】本発明の内部コマンド生成回路は、読出しまたは書込み動作のためのコマンドを受信して、所定の周期で発生する複数のパルスを含む第１バーストパルスを生成するバーストパルス発生部と、前記第１バーストパルスをシフトして内部コマンドを生成するパルスシフト部と、を含み、前記内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる。 （もっと読む）

【課題】不要波成分を確実に抑圧することのできる周波数シンセサイザを得る。
【解決手段】クロック信号源１と、クロック信号Ｃのクロック周波数において互いに９０度位相差となる第１および第２のクロック信号Ｃ_１、Ｃ_２に電力分配する９０度電力分配回路１２と、クロック信号Ｃに同期して、外部からの制御信号ｋに応じた第１および第２のデジタル信号Ａ_１、Ａ_１を生成するデジタル振幅データ生成回路５０と、第１のクロック信号Ｃ_１に同期して、第１のデジタル信号Ａ_１に応じた第１のアナログ信号Ｂ_１を生成するＤＡＣ１０と、第２のクロック信号Ｃ_２に同期して、第２のデジタル信号Ａ_２に応じた第２のアナログ信号Ｂ_２を生成するＤＡＣ１１と、第１および第２のアナログ信号Ｂ_１、Ｂ_２を合成する合成回路１３とを備えている。 （もっと読む）

【課題】電源電圧の変動しやすい容量の小さい電源である環境下でも、安定したパルス信号を生成できるようにする。
【解決手段】タイミング制御回路１−１，１−２と論理回路２−１とを設ける。タイミング制御回路１−１，１−２は、放電制御端子Ｓ１₁，Ｓ２₁と充電制御端子Ｓ１₂，Ｓ２₂，と信号出力端子Ｔ１，Ｔ２を有し、内部に時定数素子を備えている。先ず、充電制御端子Ｓ１₂，Ｓ２₂へ充電の開始を指示し、端子Ｔ１，Ｔ２から出力される電圧ＶＴ１，ＶＴ２を「Ｈ」レベルとする。次に、放電制御端子Ｓ１₁へ放電の開始を指示し、遅延時間τ１経過後に電圧ＶＴ１を「Ｌ」レベルとし、タイミング制御回路１−２での放電を開始させ、遅延時間τ２経過後に電圧ＶＴ２を「Ｌ」レベルとする。このタイミング制御回路１−１，１−２からの電圧ＶＴ１，ＶＴ２を論理回路２−１へ与え、論理回路２−１よりタイミング制御回路１−２での遅延時間τ２をパルス幅とするパルス信号ＰＳ１を得る。 （もっと読む）

【課題】任意のワード長の並列データを生成できるようにする。
【解決手段】波形メモリ６６は、Ｍビット並列データから構成されるデータ列を記憶する。シーケンス・メモリ６０は、シーケンス情報と、データ列中の最後のデータからいくつのデータを破棄するかを示すデータ破棄情報とを記憶する。シーケンス６２と波形メモリ制御回路６４は、シーケンス情報を用いて波形メモリ６６からデータ列を読み出す。バレル・シフタ６８は、データ破棄情報に基づくデータ廃棄又はデータ・シフトによってデータ列の最後の並列データの有効なビット数がＭ−Ｊとなる場合に、そのデータ列の次のデータ列中のデータをＪビットだけシフトする。データ・シフト制御回路は、データ・シフト及びデータ破棄情報に基づいてデータ列中のデータの有効又は無効を示すデータ・イネーブルを生成する。結合回路７２は、データ・イネーブルを用いて、データ列の有効なデータを結合する。 （もっと読む）

【課題】少ない実装面積で構成する回路であっても出力電力を確保できるパルス発生器、パルス送信器、パルス通信装置、パルス通信システム及び半導体装置を提供する。
【解決手段】パルス発生部１１２は、設定されたタイミングを示すパルス送出指示に応じて位相の揃ったパルス信号を発生する。複数のカプラ部１１３は、パルス発生部１１２に対応して設けられ、パルス発生部１１２に接続される１次側回路に対して絶縁される２次側回路が直列に接続される。タイミング発生部１１１は、パルス送出指示を複数のパルス発生部１１２に供給する。パルス発生器１１は、複数のパルス発生部１１２から出力されるパルス信号を合成し、合成されたパルス信号の振幅を増大させる。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置１００を、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んだ構成とし、遅延回路１０を、Ｍ（Ｍは３以上の整数）個のインバーターＩ１〜ＩＭを縦続接続した構成とし、バッファー回路２０を、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファーＢ１〜ＢＭを含み、バッファーＢ１〜ＢＭによって遅延回路１０からの遅延信号をバッファリングする構成とし、パルス発生回路３０を、Ｎ（Ｎは１≦Ｎ＜Ｍの整数）個の単位パルス発生回路３１＿１〜３１＿Ｎを含んだ構成とし、各単位パルス発生回路において、バッファー回路２０を介して入力される複数の遅延信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち２以上の単位パルス信号を発生するようにした。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を
提供する。
【解決手段】パルス発生装置１００を、ＣＬＫ信号の入力に応じて起動開始信号Ｄ０と、
Ｄ０を反転したＸＤ０とを出力する起動開始信号生成回路２０と、起動開始信号の入力に
応じてパルス信号を発生する、各々の信号出力部が独立した第１〜第Ｎのパルス発生回路
２１＿１〜２１＿Ｎと、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎのうちパルス信
号を出力する予定の一部の回路の信号出力部を順次選択して、該選択した信号出力部を共
通の信号出力線に接続し、残りのパルス発生回路の信号出力部を共通の信号出力線から電
気的に切断する選択回路２２とを含む構成とした。 （もっと読む）

１つ又は複数の第１のクロック信号に基づいて引き出される１つ又は複数のサイクル吸収クロック信号を生成又は利用する電子デバイスが提供される。デバイスは、第１の周波数を有する第１のクロック信号を受け取るように構成されたモジュールを含む。モジュールは、第２の周波数を有する第２のクロック信号を生成するように構成されており、第２のクロック信号を生成するとき第１のクロック信号の１つ又は複数のクロックサイクルを吸収するように構成されている。第１のクロック信号は一様なサイクルを有し、第２のクロック信号は非一様なサイクルを有する。第１の周波数は第２の周波数よりも大きい。モジュールはサイクル吸収カウンタを含む。方法及びコンピュータ読み取り可能メディアも提供される。
（もっと読む）

【課題】比較的簡単な構成で、多種多様の目標周波数まで異なる加速度で加減速させることができ、汎用性の高い周波数可変クロック出力回路等を提供する。
【解決手段】任意に設定された目標周波数に対応する目標値Ｔを記憶する目標値レジスタ１３１、任意に設定された増減値Ｓを記憶する増減値レジスタ１３２、現在の出力値が入力される入力部を有し、加算または減算の指示信号に基づいて、入力部に入力された現在の出力値に対して、前記増減値レジスタに記憶された増減値Ｓを加算または減算して出力する加減算器１３３、加減算器の出力値と目標値レジスタに記憶された目標値との比較を行って、加減算器の出力値と目標値とが一致するまで、加減算器に対して加算または減算の指示信号を付与する比較器１３６と、加減算器の出力値に比例した周波数のクロック信号を出力するクロック生成部１４を備えている。 （もっと読む）