アライメントマークの形成方法及び半導体ウェーハ
【課題】 アライメントマークの形成方法及び半導体ウェーハに関し、デバイスパターンと同時に形成したアライメントマークを精度良く検出する。
【解決手段】 半導体ウェーハのアライメントマーク形成領域に凹部を形成し、前記凹部を絶縁膜で埋め込み、前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する。
【解決手段】 半導体ウェーハのアライメントマーク形成領域に凹部を形成し、前記凹部を絶縁膜で埋め込み、前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、アライメントマークの形成後の製造工程におけるアライメントマーくの消失を防止するためのアライメントマークの形成方法及び半導体ウェーハに関するものである。
【背景技術】
【０００２】
半導体素子形成工程においては、シリコンウェーハまたはシリコンウェーハ上に成長した導電性または絶縁性の材料膜をエッチングすることにより形成した半導体素子形成用パターン、即ち、デバイスパターン上に、新たなデバイスパターンを形成することがある。
【０００３】
このようなシリコンウェーハ上に形成したデバイスパターンに対して別のデバイスパターンを重ねる露光工程において、良好な重ね合わせ精度を得るためには、一般的にはデバイスパターンと同時に形成したアライメントマークを使用する。このようなデバイスパターンと同時に形成したアライメントマークを使用する方法は直接合わせと呼ばれている。
【０００４】
選択成長工程における埋め込みの阻止膜として使用する絶縁膜によるデバイスパターンを形成するための露光工程をＰＡ、阻止膜として使用した絶縁膜によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成するための露光工程をＰＢとする。直接合わせとは、露光工程ＰＡにて同時に形成したアライメントマークを使用して、露光工程ＰＡにて形成したデバイスパターンに対して露光工程ＰＢで新たなデバイスパターンを重ね合わせることである。
【０００５】
一方、選択成長工程における埋め込みの阻止膜として使用する絶縁膜によるデバイスパターン形成以前にシリコンウェーハ上にアライメントマーク用段差を形成するための露光工程をＰＳとする。間接合わせとは、露光工程ＰＳにて形成したアライメントマークを使用して、露光工程ＰＡにて形成したデバイスパターンに対して露光工程ＰＢで新たなデバイスパターンを重ねあわせることである。
【０００６】
ここで、直接合わせでの露光工程ＰＡにて形成したデバイスパターンに対する露光工程ＰＢにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＡＢ）とする。露光工程ＰＳにて形成したアライメントマークに対する露光工程ＰＡにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＳＡ）とする。また、露光工程ＰＳにて形成したシリコン基板上のアライメントマークに対する露光工程ＰＣにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＳＢ）とする。
【０００７】
すると、露光工程ＰＳにて形成したアライメントマークを介した間接合わせでの露光工程ＰＡにて形成したデバイスパターンに対する露光工程ＰＢにて形成したデバイスパターンの重ね合わせズレ量の分散は、
Ｓ（ｋＡＢ）＝Ｓ（ｃＳＡ）＋Ｓ（ｃＳＢ）
である。よって、全ての直接合わせの重ね合わせズレ量の分散が理想的な状態であり、
Ｓ（ｃＡＢ）＝Ｓ（ｃＳＡ）＝Ｓ（ｃＳＢ）＝ＣＲ
とすると、
Ｓ（ｋＡＢ）＝２×Ｓ（ｃＡＢ）＝２ＣＲ
であり、間接合わせを直接合わせに変更することで重ね合わせズレ量の偏差σ（ｋＡＢ）は２−１／２にできる。
【０００８】
このように、直接合わせを採用することによって、間接合わせに比べて重ね合わせズレ量の偏差σ（ｋＡＢ）を２−１／２に低減して重ね合わせ精度を向上することができるので、ここで、図１８及び図１９を参照して従来のアライメントマークの形成方法を説明する。
【０００９】
図１８は、従来のアライメント形成方法の説明図であり、左図はデバイスパターン形成領域を示し、右図はアライメントマーク形成領域を示しており、以下においても同様である。まず、図１８（ａ）に示すように、シリコン基板７１上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン７２を形成する。
【００１０】
次いで、図１８（ｂ）に示すように、レジストパターン７２をマスクとしてシリコン基板７１をエッチングすることによってデバイスパターン７３とアライメントマーク７４を形成したのち、図１８（ｃ）に示すようにレジストパターン７２を除去する。
【００１１】
図１９は、従来の他のアライメントマークの形成方法の説明図であり、ここでは、シリコン基板上に設けた絶縁膜にパターンを形成する場合を説明する。まず、図１９（ａ）に示すように、シリコン基板８１上にＳｉＯ２膜８２を形成したのち、ＳｉＯ２膜８２上に、デバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン８３を形成する。
【００１２】
次いで、図１９（ｂ）に示すように、レジストパターン８３をマスクとしてＳｉＯ２膜８２をエッチングすることによってデバイスパターン用凹部８４とアライメントマーク８５を形成したのち、図１９（ｃ）に示すようにレジストパターン８３を除去する。
【００１３】
ところが、ウェーハ上にデバイスパターン段差を形成する工程と、ウェーハ上に形成した段差を有するデバイスパターンに対して別のデバイスパターンを重ねるための露光工程の間に、ウェーハ上のデバイスパターンの段差を埋め込む工程を行うことがある。この工程では、デバイスパターンと同時に形成したアライメントマークの段差も同様に埋め込まれてしまうので、この事情を図２０及び図２１を参照して説明する。
【００１４】
図２０は、絶縁膜埋込工程に伴うアライメントマーク消失の説明図であり、図２０（ａ）に示すように、シリコン基板７１にデバイスパターン７３とアライメントマーク７４を形成したのち、図２０（ｂ）に示すようにＳｉＯ２膜７５を堆積する。
【００１５】
次いで、図２０（ｃ）に示すように、ＣＭＰ（化学機械研磨）法を用いてシリコン基板７１の表面が露出するまで研磨して平坦化して、デバイス形成領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜７６を形成する。この時、アライメントマーク７４もＳｉＯ２膜７５で埋め込まれてしまう。
【００１６】
図２１は、選択成長工程に伴うアライメントマーク消失の説明図であり、図２１（ａ）に示すように、ＳｉＯ２膜８２にデバイスパターン用凹部８４とアライメントマーク８５を形成したのち、図２１（ｂ）に示すようにシリコンを選択成長する。この時、デバイスパターン用凹部８４に選択成長シリコン層８６が形成されて素子形成領域となるが、アライメントマーク８５にも選択成長シリコン層８７が形成されてしまう。
【００１７】
このような埋込工程或いは選択成長工程の結果、アライメントマークの段差量と段差埋込量との差が小さくなり、後の露光工程において、アライメントマークを安定的に検出できなくなるという問題を生じていた。特に、アライメントマーク段差を形成する膜と段差を埋め込む材料膜との光学特性（表面反射率と内部透過率）差が近似するにしたがい、アライメントマークの検出が困難になるという問題がある。
【００１８】
そこで、これらの問題に対応するために各種の提案がなされている。段差を絶縁膜で埋め込んだ後に行う平坦化工程において、アライメントマーク上の絶縁膜を除去することによるアライメントマークの機能回復と絶縁膜段差による新たなアライメントマークの形成とを行うことが提案されている（例えば、特許文献１参照）。
【００１９】
また、段差を絶縁膜で埋め込んだ後に、ＣＭＰにより絶縁膜を平坦化した上で、アライメントマーク段差上において、絶縁膜またはシリコン基板のどちらか一方をエッチングすることが提案されている。或いは、ＣＭＰによる絶縁膜の平坦化においてアライメントマーク段差上のみ過研磨される条件を適用することによりアライメントマークの機能回復を行うことも提案されている（例えば、特許文献２参照）。
【００２０】
また、ＳＯＩ基板上に絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程を行う場合のアライメントマーク形成方法も提案されている。ここでは、ＳＯＩ基板の段差によるアライメントマーク上に、選択成長を阻止するための絶縁膜を残したうえで選択的エピタキシャル成長を行うことでアライメントマークの形状劣化を防止することが提案されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平０２−１６４０１８号公報
【特許文献２】特開平１１−０５４６０７号公報
【特許文献３】特開２００８−０１６６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献１の場合には、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難になる。
【００２３】
また、新たに形成した絶縁膜段差によるアライメントマークはデバイスパターンと同時に形成したアライメントマークではないため直接合わせと同等の重ね合わせ精度を得られないという問題がある。
【００２４】
さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、デバイスパターンとアライメントマークの段差はシリコン基板が露出しているためエピタキシャル成長層で埋め込まれてしまう。シリコン基板とエピタキシャル成長層とのエッチングレートは同等であるため、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することが困難であるという問題がある。
【００２５】
また、特許文献２の提案でも、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難であるという問題がある。
【００２６】
さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することは困難であるという問題がある。
【００２７】
また、特許文献３の提案では、絶縁膜を阻止膜とする選択成長埋込構造を形成する工程において、アライメントマークはデバイスパターンと同時に形成したマークではないため、直接合わせと同等の重ね合わせ精度を得られないという問題がある。
【００２８】
このように、直接合わせの場合には、エッチングレートの関係でアライメントマーク段差形状を正確に保持したままアライメントマークの段差を埋め込んでいる膜を除去することは困難であるという問題がある。また、仮に、アライメントマークの段差を埋め込んでいる膜を除去できたとしても、アライメントマーク段差の形状劣化によりアライメントマークの検出精度の向上が見込めないという問題がある。
【００２９】
一方、デバイスパターンとアライメントマークを同時に形成しないようにすれば、アライメントマークの段差量をデバイスパターンとして必要な段差量より大きくすることは可能になる。或いは、アライメントマーク段差を形成している膜とアライメントマークの段差を埋め込んでいる膜とのエッチングレートを変えるといった対応は可能である。しかし、この場合には、別のデバイスパターンを重ねるための露光工程でのアライメントは間接合わせとなるために所望のアライメントマークの検出精度の向上が見込めないという問題がある。
【００３０】
したがって、本発明は、デバイスパターンと同時に形成したアライメントマークを精度良く検出することを目的とする。
【課題を解決するための手段】
【００３１】
開示する一観点からは、半導体ウェーハのアライメントマーク形成領域に凹部を形成する工程と、前記凹部を絶縁膜で埋め込む工程と、前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する工程とを有することを特徴とするアライメントマークの形成方法が提供される。
【００３２】
また、開示する別の観点からは、デバイス形成領域に設けたデバイスパターンと、アライメントマーク形成領域に設けた埋込絶縁膜と、前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有するアライメントマークとを有することを特徴とする半導体ウェーハが提供される。
【発明の効果】
【００３３】
開示のアライメントマークの形成方法及び半導体ウェーハによれば、デバイスパターンと同時に形成したアライメントマークを精度良く検出することが可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態のアライメントマークの概念的構成図である。
【図２】本発明の実施の形態のアライメントマークの形成方法の途中までの説明図である。
【図３】本発明の実施の形態のアライメントマークの形成方法の図２以降の説明図である。
【図４】本発明の実施の形態のアライメントマークの他の形成方法の途中までの説明図である。
【図５】本発明の実施の形態のアライメントマークの他の形成方法の図４以降の説明図である。
【図６】本発明の実施の形態のアライメントマークの更に他の形成方法の途中までの説明図である。
【図７】本発明の実施の形態のアライメントマークの更に他の形成方法の図６以降の途中までの説明図である。
【図８】本発明の実施の形態のアライメントマークの更に他の形成方法の図７以降の途中までの説明図である。
【図９】本発明の実施の形態のアライメントマークの更に他の形成方法の図８以降の説明図である。
【図１０】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図１１】本発明の実施例１の半導体装置の製造工程の図１０以降の途中までの説明図である。
【図１２】本発明の実施例１の半導体装置の製造工程の図１１以降の途中までの説明図である。
【図１３】本発明の実施例１の半導体装置の製造工程の図１２以降の途中までの説明図である。
【図１４】本発明の実施例１の半導体装置の製造工程の図１３以降の途中までの説明図である。
【図１５】本発明の実施例１の半導体装置の製造工程の図１４以降の途中までの説明図である。
【図１６】本発明の実施例１の半導体装置の製造工程の図１５以降の途中までの説明図である。
【図１７】本発明の実施例１の半導体装置の製造工程の図１６以降の説明図である。
【図１８】従来のアライメントマークの形成方法の説明図である。
【図１９】従来の他のアライメントマークの形成方法の説明図である。
【図２０】絶縁膜埋込工程に伴うアライメントマーク消失の説明図である。
【図２１】選択成長工程に伴うアライメントマーク消失の説明図である。
【発明を実施するための形態】
【００３５】
ここで、図１乃至図９を参照して、本発明の実施の形態のアライメントマーク及びその形成方法を説明する。図１は本発明の実施の形態のアライメントマークの概念的構成図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概念的断面図である。図１に示すように、半導体基板１１のアライメントマーク形成領域１０にデバイスパターンの段差量より深い凹部１３を形成し、この凹部１３を絶縁膜１４で埋め込み、この絶縁膜１４にアライメントマーク１７を設ける。この場合のアライメントマーク１７の段差量は、後の露光工程におけるアライメントに必要な最小段差量より大きな段差量とする。
【００３６】
この場合の半導体基板１１は、典型的にはシリコン基板であるが、ＧａＡｓ等の化合物半導体基板やＳｉＧｅ基板等の他の半導体基板でも良い。また、絶縁膜１４は、典型的にはＳｉＯ２膜であるが、製造工程との整合性の観点からＳｉＮ等の他の絶縁膜を用いても良い。
【００３７】
このように、デバイスパターンの段差量より深い凹部１３にアライメントマーク１７を形成しているので、デバイスパターン領域を絶縁膜で埋め込んでも、アライメントマーク１７が絶縁膜で完全に埋め込まれることはなく、アライメントマークの検出が容易である。
【００３８】
また、デバイスパターンを選択エピタキシャル成長法により半導体層で埋め込む場合にも、アライメントマーク１７は絶縁膜１４で形成されているので、アライメントマーク領域に半導体層は成長しないので、アライメントマークを精度良く検出することができる。
【００３９】
なお、アライメントマーク１７の底部は半導体基板１１に達していても良く、この場合には、アライメントマーク１７にも半導体層が選択成長するが、デバイスパターンより段差量が大きいので、アライメントマーク１７が完全に埋め込まれることはない。したがって、十分余裕ある段差量を確保することができるので、アライメントマーク１７の検出が容易になる。
【００４０】
次に、図２及び図３を参照して、本発明の実施の形態のアライメントマークの形成方法を説明するが、ここでは、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図２（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。
【００４１】
次いで、図２（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量１ｄ２の凹部１３をエッチングにより形成する。次いで、図２（ｃ）に示すように、ＳｉＯ２等の絶縁膜１４で埋め込んだのち、デバイス形成領域における絶縁膜１４の厚さが１ｄ１になるようにＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは１ｄ３となる。
【００４２】
次いで、図３（ｄ）に示すように、絶縁膜１４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン１５を形成する。
【００４３】
次いで、図３（ｅ）に示すように、レジストパターン１５をマスクとして絶縁膜１４をエッチングすることによって埋込用凹部１６とアライメントマーク１７を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜１４を過剰エッチングすることによって半導体基板１１を露出させない深さ１ｄ４のアライメントマークを形成する。
【００４４】
次いで、図３（ｆ）に示すように、レジストパターン１５を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層１８で埋め込む。この時、アライメントマーク１７の底部は絶縁膜１４であるので成長阻止膜となり、半導体層は成長しない。
【００４５】
次に、アライメントマーク１７の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜１４、即ち、選択成長阻止膜の厚さ１ｄ１を要求されるデバイス性能を満たす条件をもとに決定する。このエッチング量をｋとすると、
１ｄ１＝ｋ＞0
となる。
【００４６】
図３（ｅ）における絶縁膜１４のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜１４の残渣を全て取り除いて半導体基板１１を完全に露出させておく必要がある。そこで、絶縁膜１４のエッチングは、絶縁膜１４を膜厚ｋだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。
【００４７】
１ｄ１の値を決定したら、次に、１ｄ４の値を決定する。１ｄ４は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量を確保するための絶縁膜１４のエッチング量である。この絶縁膜１４のエッチング量１ｄ４は、以下の二つの観点から決定する。
【００４８】
まず、第一の観点から、絶縁膜１４のエッチング量１ｄ４は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量以上の大きさが必要である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、１ｄ４の最小値も、１ｄ１の値と並んで最初に決定するものである。
【００４９】
ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要なアライメントマークの最小段差量をｎとし、
１ｄ４≧ｎ＞０
とする。
【００５０】
次に、第二の観点から、絶縁膜１４のエッチング量１ｄ４は、デバイスパターン領域の絶縁膜１４の被エッチング量よりも大きな量が必要である。アライメントマーク１７の絶縁膜１４の被エッチング領域とデバイスパターン領域の絶縁膜１４の被エッチング領域は同時にエッチングが行われるため、どちらの絶縁膜１４の被エッチング領域もデバイスパターン領域の絶縁膜に対するオーバーエッチングに晒される。このデバイスパターン領域の絶縁膜１４に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜１４のエッチング量をｔ１とし、
ｔ１≧０
とする。
【００５１】
アライメントマーク形成領域の絶縁膜１４の被エッチング領域は、半導体基板１１を露出させないようにする必要があり、デバイスパターン領域の絶縁膜１４に対するオーバーエッチング終了後にも絶縁膜１４が存在していなければならない。即ち、デバイスパターン領域の被エッチング領域では膜厚ｋの絶縁膜１４のエッチングが終了して半導体基板１１が露出した状態となっているオーバーエッチング中も、アライメントマーク１７の被エッチング領域では絶縁膜１４のエッチンが行われている。したがって、デバイスパターン領域の絶縁膜１４のエッチング条件から決定するアライメントマーク１７の絶縁膜１４のエッチング量１ｄ４は、ｋとｔ１の和に等しく、
１ｄ４＝ｋ＋ｔ１＞０
である。
【００５２】
ここで、上述の二つの観点から求めた絶縁膜１４のエッチング量１ｄ４の値である、アライメントマーク１７の絶縁膜１４のエッチング量ｋ＋ｔ１と、アライメントマークとして使用するために必要なアライメントマークの最小段差量をｎとの大小を比較する。
ｋ＋ｔ１≧ｎ
であるなら、デバイスパターン領域の絶縁膜のエッチング条件により露光工程において必要なアライメントマークの最小段差は形成されるので、１ｄ４は、
１ｄ４＝ｋ＋ｔ１≧ｎ＞０
即ち、
１ｄ４＝ｋ＋ｔ１＞０
である。
【００５３】
なお、
ｋ＋ｔ１＜ｎ
であるなら、デバイスパターン領域の絶縁膜１４のエッチング条件では、露光工程において必要なアライメントマークの最小段差ｎは形成されず不足しているので、アライメントマーク１７の絶縁膜１４のエッチング量を追加しなければならない。このアライメントマーク１７の絶縁膜１４の追加のエッチングは、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングを延長することで行う。
【００５４】
ここで、デバイスパターン領域の被エッチング領域の絶縁膜１４のオーバーエッチングによりエッチングされる膜厚ｔ１と区別するため、アライメントマーク１７における延長して行うオーバーエッチングによりエッチングされる絶縁膜１４の膜厚をｔ２とする。ｋ＋ｔ１＜ｎの場合にアライメントマーク１７の最小段差ｎとして不足する絶縁膜１４のエッチング量は、ｎ−（ｋ＋ｔ１）であるので、
必要となるｔ２の量は、
ｔ２≧ｎ−（ｋ＋ｔ１）＞０
である。したがって、１ｄ４は、
１ｄ４＝ｋ＋ｔ１＋ｔ２≧ｎ＞０
即ち、
１ｄ４＝ｋ＋ｔ１＋ｔ２＞０
である。
【００５５】
次に、１ｄ４の値が決定したら、更に、アライメントマーク形成領域における絶縁膜１４の膜厚１ｄ３の値を決定する。アライメントマーク１７の絶縁膜１４の被エッチング領域は半導体基板１１を露出させないようにする必要があるので、１ｄ３は１ｄ４より大きな値であることが必要である。したがって、
１ｄ３＞１ｄ４
である。
【００５６】
ｋ＋ｔ１≧ｎであるなら、
１ｄ４＝ｋ＋ｔ１＞０であるので、１ｄ３＞１ｄ４の関係から、
１ｄ３＞ｋ＋ｔ１＞０
である。
【００５７】
また、ｋ＋ｔ１＜ｎであるなら、
１ｄ４＝ｋ＋ｔ１＋ｔ２＞０であるので、
１ｄ３＞ｋ＋ｔ１＋ｔ２＞０
である。
【００５８】
この１ｄ３の値が決定したら、最後に、凹部１３を形成するためのエッチング量１ｄ２の値を決定する。凹部１３を予め形成する目的は、デバイスパターン領域の被エッチング領域にある膜厚ｋの絶縁膜１４をオーバーエッチングする条件でエッチングを行っても、アライメントマーク形成領域において半導体基板１１を露出させないためである。したがって、１ｄ２は、アライメントマーク形成領域の絶縁膜の膜厚１ｄ３と、選択的エピタキシャル成長の阻止膜として使用する絶縁膜１４の膜厚１ｄ１との差に等しく、
１ｄ２＝１ｄ３−１ｄ１
である。
【００５９】
ｋ＋ｔ１≧ｎであるなら、
１ｄ３＞ｋ＋ｔ１＞０であるので、
１ｄ２＝１ｄ３−１ｄ１
となり、１ｄ１＝ｋであるので、
１ｄ２＝１ｄ３−１ｄ１＞（ｋ＋ｔ１）−ｋ＞０
即ち、
１ｄ２＞ｔ１＞０
である。
【００６０】
また、ｋ＋ｔ１＜ｎであるなら、
１ｄ３＞ｋ＋ｔ１＋ｔ２＞０であるので、
１ｄ２＝１ｄ３−１ｄ１＞（ｋ＋ｔ１＋ｔ２）−ｋ＞０
即ち、
１ｄ２＞ｔ１＋ｔ２＞０
である。
【００６１】
このような関係を有するアライメントマーク１７を形成することによって、選択エピタキシャル成長工程において埋込用凹部１６を半導体層１８で埋め込んだ場合にも、アライメントマーク１７には半導体層は成長しないので最少段差ｎを保つことができる。
【００６２】
次に、図４及び図５を参照して、本発明の実施の形態のアライメントマークの他の形成方法を説明する。ここでも、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図４（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。
【００６３】
次いで、図４（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量２ｄ２の凹部１３をエッチングにより形成する。次いで、図４（ｃ）に示すように、ＳｉＯ２等の絶縁膜１４で埋め込んだのち、デバイス形成領域における絶縁膜１４の厚さが２ｄ１になるようにＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは２ｄ３となる。
【００６４】
次いで、図５（ｄ）に示すように、絶縁膜１４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン１５を形成する。
【００６５】
次いで、図５（ｅ）に示すように、レジストパターン１５をマスクとして絶縁膜１４をエッチングすることによって埋込用凹部１６とアライメントマーク１９を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜１４を過剰エッチングすることによって半導体基板１１が露出する深さ２ｄ４のアライメントマーク１９を形成する。
【００６６】
次いで、図５（ｆ）に示すように、レジストパターン１５を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層１８で埋め込む。この時、アライメントマーク１７の底部には半導体基板１１が露出しているので、半導体層２０が成長する。
【００６７】
次に、アライメントマーク１９の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜１４、即ち、選択成長阻止膜の厚さ１ｄ１、半導体層１８の埋め込み量２ｇ１、半導体層２０の埋め込み量２ｇ２を決定する。これらの値は、要求されるデバイス性能を満たす条件をもとに決定する。
【００６８】
ここで、絶縁膜１４の膜厚２ｄ１をｋとすると、阻止膜として使用する絶縁膜１４の膜厚は半導体の選択的エピタキシャル成長による半導体層１８の埋め込み量２ｇ１及び半導体層２０の埋め込み量２ｇ２と同等であるので、
２ｄ１＝ｋ＞０
２ｇ１＝ｋ＞０
２ｇ２＝ｋ＞０
である。この絶縁膜１４のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜１４の残渣を全て取り除いてシリコン基板を完全に露出させておく必要がある。そこで、絶縁膜１４のエッチングは、絶縁膜１４を膜厚ｋだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。
【００６９】
２ｄ１,２ｇ１,２ｇ２の値を決定したら、次に、最終的なアライメントマーク１９の深さ２ｄ５の値を決定する。２ｄ５は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な絶縁膜による段差量である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、２ｄ５の最小値も、２ｄ１,２ｇ１,２ｇ２の値と並んで最初に決定するものである。ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量をｎとし、
２ｄ５≧ｎ＞０
とする。
【００７０】
２ｄ５の値を決定したら、更に、アライメントマーク１９を形成するための絶縁膜１４のエッチング量２ｄ４の値を決定する。この２ｄ４は、選択的エピタキシャル成長による半導体層２０の埋め込み量２ｇ２と、選択的エピタキシャル成長工程以降に行う露光工程において必要となる段差量２ｄ５との和以上の値を必要とする。したがって、
２ｄ４≧２ｇ２＋２ｄ５
であり、
ここでは、２ｇ２＝ｋ＞０、２ｄ５≧ｎ＞０であるので、
２ｄ４≧２ｇ２＋２ｄ５≧ｋ＋ｎ＞０
即ち、
２ｄ４≧ｋ＋ｎ＞０
である。
【００７１】
また、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜１４のエッチング量ｔ１を、
ｔ１≧０
とする。ここで、ｔ１と、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量ｎの大小を比較する。
ｔ１≧ｎ＞０であるなら、２ｄ４は、
２ｄ４＝ｋ＋ｔ１
とすることで、
２ｄ４＝ｋ＋ｔ１≧ｋ＋ｎ＞０より２ｄ４≧ｋ＋ｎ＞０を満たすことができる。したがって、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングにより、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマーク１９の最小段差量ｎを形成することができる。
【００７２】
一方、
ｔ１＜ｎ
であるなら、デバイスパターン領域の絶縁膜１４のエッチング条件では露光工程において必要なアライメントマーク１７の最小段差は形成されず不足しているので、アライメントマーク形成領域の絶縁膜１４のエッチング量を追加しなければならない。このアライメントマーク形成の絶縁膜１４の追加のエッチングは、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングを延長することで行う。
【００７３】
ここで、デバイスパターン領域において半導体基板１１を完全に露出させておくためのオーバーエッチングによる絶縁膜１４のエッチング量ｔ１と区別するため、アライメントマークの最小段差を形成するためのオーバーエッチング量をｔ２とする。ｔ１＜ｎの場合にアライメントマークの最小段差として不足する絶縁膜１４のエッチング量は、
ｎ−ｔ１であるので、必要となるｔ２の量は、
ｔ２≧（ｎ−ｔ１) ＞０
と表すことができる。したがって、２ｄ４は、
２ｄ４＝ｋ＋ｔ１＋ｔ２とすることで、
２ｄ４＝ｋ＋ｔ１＋ｔ２≧ｋ＋ｎ＞０より
２ｄ４≧ｋ＋ｎ＞０
を満たすことができる。
【００７４】
２ｄ４の値が決定したら、アライメントマーク形成領域における絶縁膜１４の膜厚２ｄ３を決定する。アライメントマーク形成領域における絶縁膜１４の被エッチング領域は半導体基板１１を露出させる必要があるので、２ｄ３は２ｄ４と同等の値であることが必要である。したがって、
２ｄ３＝２ｄ４
である。
ｔ１＞ｎ＞０であるなら、２ｄ４＝ｋ＋ｔ１＞０であるので、
２ｄ３＝ｋ＋ｔ１＞０
である。一方、ｔ１＜ｎであるなら、２ｄ４＝ｋ＋ｔ１＋ｔ２＞０であるので、
２ｄ３＝ｋ＋ｔ１＋ｔ２＞０
である。
【００７５】
２ｄ３の値が決定したら、最後に、凹部１３のエッチング量である２ｄ２の値を決定する。
凹部１３を形成する目的は、オーバーエッチングした場合に、凹部１３における絶縁膜１４の厚さがデバイスパターン領域の絶縁膜１４より厚く、且つ、凹部１３の底部において半導体基板１１が露出した状態となるようにするためである。したがって、２ｄ２は、選択的エピタキシャル成長により半導体層２０で埋まることのないアライメントマーク１９を形成するために必要なアライメントマーク領域の絶縁膜１４の膜厚２ｄ３と、選択的成長阻止膜として使用する絶縁膜１４の膜厚２ｄ１との差に等しく、
２ｄ２＝２ｄ３−２ｄ１
である。
【００７６】
ｔ１＞ｎ＞０であるなら、２ｄ１＝ｋ、２ｄ３＝ｋ＋ｔ１＞０であるので、
２ｄ２＝２ｄ３−２ｄ１＞（ｋ＋ｔ１）−ｋ＞０
即ち、
２ｄ２＝ｔ１＞０
である。一方、ｔ１＜ｎであるなら、２ｄ３＝ｋ＋ｔ１＋ｔ２＞０であるので、
２ｄ２＝２ｄ３−２ｄ１＞（ｋ＋ｔ１＋ｔ２）−ｋ＞０
即ち、
２ｄ２＝ｔ１＋ｔ２＞０
である。
【００７７】
このように、アライメントマーク形成領域の絶縁膜の膜厚２ｄ３を、アライメントマークとして使用するために必要な段差量と半導体層２０の埋め込み量２ｇ２との和より大きくしているので、選択的成長工程後に、アライメントマークが消失することがない。したがって、選択成長阻止膜として使用した絶縁膜１４によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合にも、アライメントマーク段差が形状を維持でき、本来の良好な重ね合わせ精度を維持することが可能になる。
【００７８】
次に、図６乃至図９を参照して、本発明の実施の形態のアライメントマークの更に他の形成方法を説明する。ここでは、絶縁膜による埋め込み構造形成後に、半導体基板をエッチングして形成したデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合のアライメントマークの形成工程として説明する。まず、図６（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。
【００７９】
次いで、図６（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量３ｄ２の凹部１３をエッチングにより形成する。次いで、図６（ｃ）に示すように、ＳｉＯ２等の絶縁膜２１で埋め込んだのち、デバイス形成領域において絶縁膜１４が完全に除去されるように、ＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは３ｄ３となる。
【００８０】
次いで、図７（ｄ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン２２を形成する。次いで、図７（ｅ）に示すように、レジストパターン２２をマスクとして絶縁膜１４をエッチングすることによって深さが３ｄ６の凹部２３を形成する。
【００８１】
次いで、図７（ｆ）に示すように、多結晶シリコン等の多結晶半導体を堆積させたのち、半導体基板１１が露出するまでＣＭＰ法によって平坦化処理して、凹部２３を多結晶半導体層２４で埋め込む。次いで、図８（ｇ）に示すように、デバイスパターン形成領域においてはデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン２５を形成する。
【００８２】
次いで、図８（ｈ）に示すように、レジストパターン２５をマスクとして半導体基板１１をエッチングして深さが３ｄ１の埋込用凹部２７を形成すると同時に、多結晶半導体層２４をエッチングして絶縁膜２１に達する凹部２６を形成する。この時、アライメントマークは絶縁膜２１で停止するので深さ３ｄ７は３ｄ６と等しくなる。
【００８３】
次いで、図８（ｉ）に示すように、レジストパターン２５を除去したのち、デバイスパターン形成領域を完全に覆うとともに、凹部２６を露出する開口部を有するレジストパターン２８を形成する。
【００８４】
次いで、図９（ｊ）に示すように、レジストパターン２８をマスクとしてエッチングすることによって絶縁膜１４の露出部をエッチングしてより深い凹部２９を形成する。この時のエッチング量を３ｄ８とすると、凹部２９の深さ３ｄ９は、３ｄ９＝３ｄ７＋３ｄ８となる。
【００８５】
次いで、図９（ｋ）に示すように、レジストパターン２８を除去したのち、ＳｉＯ２等の絶縁膜３０を堆積させて埋込用凹部２７を埋め込む、この時、凹部２９を完全に埋め込まないように、凹部２９における絶縁膜３０の堆積膜厚を３ｇ２とする。最後に、図９（ｌ）に示すように、半導体基板１１が露出するまで平坦化処理することによって、素子間分離絶縁膜等として機能する埋込絶縁膜３１を形成する。
【００８６】
次に、アライメントマークとなる凹部２９の深さ等に関する関係を説明する。まず、埋め込み用凹部２７の深さ３ｄ１、埋込絶縁膜３１の厚さ３ｇ１、凹部２９における絶縁膜３０の厚さ３ｇ２の値を決定する。ここで、埋込用凹部２７の深さ３ｄ１をｋとすると、段差を埋め込んだ絶縁材料の厚さである埋込絶縁膜３１の厚さ３ｇ１も３ｄ１と同じくｋであり、
３ｄ１＝ｋ＞０
３ｇ１＝ｋ＞０
である。凹部２９における絶縁膜３０の厚さ３ｇ２をｈとすると、
３ｇ２＝ｈ＞０
である。ここで、ｈはＣＭＰ法等により平坦化される前の絶縁膜３０の膜厚とほぼ同等であるので、
ｈ＞ｋ＞０
である。
【００８７】
３ｄ１，３ｇ１，３ｇ２の値を決定したら、次に、凹部２９の実効的な最終的な深さ、すなわち、アライメントマークの深さ３ｄ１０の値を決定する。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、３ｄ１０の最小値も、３ｄ１，３ｇ１，３ｇ２の値と並んで最初に決定するものである。ここでは、事前に決定した絶縁膜による半導体基板段差の埋め込み工程以降に行う露光工程において必要なアライメントマークの最小段差量をｎとし、
３ｄ１０≧ｎ＞０
とする。
【００８８】
３ｄ１０の値を決定したら、更に、埋め込み前の凹部２９の深さ３ｄ９の値を決定する。３ｄ９は、凹部２９におけると絶縁膜３０の厚さ３ｇ２と、最終的なアライメントマークの深さ３ｄ１０との和以上の値を必要とする。したがって、
３ｄ９≧３ｇ２＋３ｄ１０
であり、ここでは、３ｇ２＝ｈ＞０、３ｄ１０≧ｎ＞０であるので、
３ｄ９≧３ｇ２＋３ｄ１０≧ｈ＋ｎ＞０
即ち、
３ｄ９≧ｈ＋ｎ＞０
である。
【００８９】
３ｄ９の値を決定したら、更に、多結晶半導体層２４をエッチングして形成した段差３ｄ７、凹部２９を形成する際の絶縁膜２１のエッチング量３ｄ８、絶縁膜２１の底部の厚さ３ｄ１１、凹部２３の深さ３ｄ６の値を決定する。３ｄ９は、多結晶半導体層２４の段差３ｄ７と、アライメントマーク領域内の絶縁膜のエッチング量３ｄ８とを加算した値をもつ段差であり、
３ｄ９＝３ｄ７＋３ｄ８
でもある。これと直前に求めた
３ｄ９≧ｈ＋ｎ＞０
とから、
３ｄ７＋３ｄ８≧ｋ＋ｎ＞０
である。ここで、多結晶半導体層２４の段差３ｄ７は、凹部２３の深さ３ｄ６と同等であることから、
３ｄ７＝３ｄ６
であり、
３ｄ７＋３ｄ８≧ｈ＋ｎ＞０
は
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０
と表すことができる。
【００９０】
アライメントマーク領域内の多結晶半導体層２４とデバイスパターン領域の半導体基板１１とは同時にエッチングを行い、半導体基板１１を３ｄ１だけエッチングする間に、多結晶半導体層２４を完全にエッチングして絶縁膜２１を露出させる必要がある。ここで、半導体基板１１のエッチング時における半導体基板１１と多結晶半導体層２４とのエッチングレートが同等であるとすると、
３ｄ１≧３ｄ６＞０
である必要がある。
３ｄ１＝ｋ＞０であるので、
３ｄ６は
ｋ≧３ｄ６＞０
となる。
また、
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０より、
３ｄ８≧ｈ＋ｎ−３ｄ６
であるので、
ｋ≧３ｄ６＞０に対する３ｄ８の値の範囲は、
３ｄ８＞ｈ＋ｎ−ｋ
である。
【００９１】
絶縁膜２１の底部の厚さ３ｄ５は、アライメントマーク領域内の絶縁膜２１を３ｄ８だけエッチングしたあとに絶縁膜２１の下にある半導体基板１１を露出させない必要があるため、
３ｄ５＞３ｄ８
である。
【００９２】
３ｄ７、３ｄ８、３ｄ５、３ｄ６の値を決定したら、更に、凹部１３の深さ３ｄ２の値を決定する。凹部１３の深さ３ｄ２は、絶縁膜２１の底部の厚さ３ｄ５と、多結晶半導体層２４の厚さ、即ち、凹部２３の深さ３ｄ６の和と同等である。したがって、
３ｄ２＝３ｄ５＋３ｄ６
であるが、
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０であり
３ｄ５＞３ｄ８
であることから、
３ｄ６＋３ｄ５＞３ｄ６＋３ｄ８≧ｈ＋ｎ＞０
より、
３ｄ６＋３ｄ５＞ｈ＋ｎ＞０
である。以上、アライメントマークを例に、直接的なアライメントを適用することが可能となるマークの形成方法について説明したが、アライメント検査マークについても同様である。
【００９３】
このように、埋込絶縁膜３１の成膜後のアライメントマーク段差３ｄ１０を、アライメントマークとして使用するために必要な段差量ｎより大きくなるように凹部２９の深さを設定しているので、アライメントマーク形状を維持することができる。
【実施例１】
【００９４】
次に、図１０乃至図１７を参照して、本発明の実施例１の半導体装置の製造工程を説明する。まず、図１０（ａ）に示すように、デバイス形成領域のシリコン基板４１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン４２を形成する。
【００９５】
次いで、図１０（ｂ）に示すように、レジストパターン４２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量０．５μｍのアライメント用凹部４３をエッチングにより形成する。次いで、図１０（ｃ）に示すように、ＳｉＯ２膜４４でアライメント用凹部４３を埋め込んだのち、デバイス形成領域におけるＳｉＯ２膜４４の厚さが０．１μｍになるようにＣＭＰ法により表面平坦化処理を行う。
【００９６】
次いで、図１１（ｄ）に示すように、ＳｉＯ２膜４４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン４５を形成する。
【００９７】
次いで、図１１（ｅ）に示すように、レジストパターン４５をマスクとしてＳｉＯ２膜４４をエッチングすることによって埋込用凹部４６とアライメントマーク４７を同時に形成する。この時、埋込用凹部４６にＳｉＯ２膜４４の残渣が残らないようにオーバーエッチングすることによりアライメントマーク４７の深さを０．５μｍにする。
【００９８】
次いで、図１１（ｆ）に示すように、レジストパターン４５を除去したのち、選択エピタキシャル成長法によりシリコン層を成長させたのち、ＣＭＰで平坦化処理することにより、埋込用凹部４６を選択成長シリコン層４８で埋め込む。この時、アライメントマーク４７の底部はＳｉＯ２膜４４であるので成長阻止膜となり、シリコン層は成長しない。
【００９９】
次いで、図１２（ｇ）に示すように、ＣＶＤ法を用いてＳｉＯ２膜４９、多結晶シリコン膜５０及びＳｉＯ２膜５１を順次堆積させる。この多結晶シリコン膜５０は最終的にはソース・ドレイン領域になる。次いで、図１２（ｈ）に示すように、ＳｉＯ２膜５１上にデバイスパターンを形成するための開口部を有するとともに、アライメントマーク４７を露出させる開口部を有するレジストパターン５２を形成する。
【０１００】
次いで、図１２（ｉ）に示すように、レジストパターン５２をマスクとしてＳｉＯ２膜５１乃至ＳｉＯ２膜４９をドライエッチングして埋込用凹部５３を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜４９がサイドウォール状に残存する。
【０１０１】
次いで、図１３（ｊ）に示すように、レジストパターン５２を除去したのち、再度、シリコン層を選択成長させて、埋込用凹部５３を選択成長シリコン層５４で埋め込む。この時も、アライメントマーク４７の表面はＳｉＯ２であるのでアライメントマーク形成領域にはシリコン層は成長しない。次いで、図１３（ｋ）に示すように、多結晶シリコン膜５０上に残存するＳｉＯ２膜５１をエッチングにより除去する。
【０１０２】
次いで、図１４（ｌ）に示すように、再び、ＣＶＤ法を用いてゲート絶縁膜になるＳｉＯ２膜５５と、ゲート電極になる多結晶シリコン膜５６を順次堆積する。なお、この時、保護膜となるＳｉＯ２膜を多結晶シリコン膜５６の上に堆積しても良い。
【０１０３】
次いで、図１４（ｍ）に示すように、ゲート構造を形成するためのパターンを有するレジストパターン５７を形成する。次いで、図１５（ｎ）に示すように、レジストパターン５７をマスクにして多結晶シリコン膜５６及びＳｉＯ２膜５５をドライエッチングすることによって、ゲート電極５８及びゲート絶縁膜５９を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜５５がサイドウォール状に残存する。
【０１０４】
次いで、図１５（ｏ）に示すようにサイドウォールを形成するための薄いＳｉＯ２膜６０を堆積させる。次いで、図１６（ｐ）に示すように、異方性エッチングによりＳｉＯ２膜６０をエッチングすることによってゲート構造の側壁にサイドウォール６１を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜６０がサイドウォール状に残存する。
【０１０５】
次いで、図１６（ｑ）に示すように、層間絶縁膜となる厚いＳｉＯ２膜６２を堆積させる。次いで、図１７（ｒ）に示すように、ソース・ドレイン領域となる多結晶シリコン膜５０に対するコンタクトホールを形成するためのレジストパターン６３を形成する。
【０１０６】
次いで、図１７（ｓ）に示すように、レジストパターン６３をマスクにしてＳｉＯ２膜６２をエッチングしてコンタクトホール６４を形成する。以降は図示を省略するが、ソース・ドレイン電極やゲート引き出し電極を形成したのち、層間絶縁膜の形成工程、プラグの形成工程、配線の形成工程等を繰り返すことによって半導体装置を形成する。
【０１０７】
このように、本発明の実施例１においては、アライメントマークをアライメントマーク形成領域に形成した埋込絶縁膜を利用して、デバイスパターンと同時に形成しているので、選択成長工程においてアライメントマークが埋め込まれて消失することがない。
【０１０８】
また、アライメントマークの凹部の幅を適正な値に設定することによって、ＳｉＯ２膜がサイドウォール状に残存しても、凹部が完全に埋め込まれることはなく、アライメントに必要な段差を維持することができる。それによって、各露光工程における位置合わせを精度良く行うことが可能になる。
【符号の説明】
【０１０９】
１０ アライメントマーク形成領域
１１ 半導体基板
１２ レジストパターン
１３ 凹部
１４ 絶縁膜
１５ レジストパターン
１６ 埋込用凹部
１７ アライメントマーク
１８ 半導体層
１９ アライメントマーク
２０ 半導体層
２１ 絶縁膜
２２ レジストパターン
２３ 凹部
２４ 多結晶半導体層
２５ レジストパターン
２６ 凹部
２７ 埋込用凹部
２８ レジストパターン
２９ 凹部
３０ 絶縁膜
３１ 埋込絶縁膜
４１ シリコン基板
４２ レジストパターン
４３ アライメント用凹部
４４ ＳｉＯ２膜
４５ レジストパターン
４６ 埋込用凹部
４７ アライメントマーク
４８ 選択成長シリコン層
４９ ＳｉＯ２膜
５０ 多結晶シリコン膜
５１ ＳｉＯ２膜
５２ レジストパターン
５３ 埋込用凹部
５４ 選択成長シリコン層
５５ ＳｉＯ２膜
５６ 多結晶シリコン膜
５７ レジストパターン
５８ ゲート電極
５９ ゲート絶縁膜
６０ ＳｉＯ２膜
６１ サイドウォール
６２ ＳｉＯ２膜
６３ レジストパターン
６４ コンタクトホール
７１ シリコン基板
７２ レジストパターン
７３ デバイスパターン
７４ アライメントマーク
７５ ＳｉＯ２膜
７６ 素子分離絶縁膜
８１ シリコン基板
８２ ＳｉＯ２膜
８３ レジストパターン
８４ デバイスパターン用凹部
８５ アライメントマーク
８６ 選択成長シリコン層
８７ 選択成長シリコン層
【技術分野】
【０００１】
本発明は、例えば、アライメントマークの形成後の製造工程におけるアライメントマーくの消失を防止するためのアライメントマークの形成方法及び半導体ウェーハに関するものである。
【背景技術】
【０００２】
半導体素子形成工程においては、シリコンウェーハまたはシリコンウェーハ上に成長した導電性または絶縁性の材料膜をエッチングすることにより形成した半導体素子形成用パターン、即ち、デバイスパターン上に、新たなデバイスパターンを形成することがある。
【０００３】
このようなシリコンウェーハ上に形成したデバイスパターンに対して別のデバイスパターンを重ねる露光工程において、良好な重ね合わせ精度を得るためには、一般的にはデバイスパターンと同時に形成したアライメントマークを使用する。このようなデバイスパターンと同時に形成したアライメントマークを使用する方法は直接合わせと呼ばれている。
【０００４】
選択成長工程における埋め込みの阻止膜として使用する絶縁膜によるデバイスパターンを形成するための露光工程をＰＡ、阻止膜として使用した絶縁膜によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成するための露光工程をＰＢとする。直接合わせとは、露光工程ＰＡにて同時に形成したアライメントマークを使用して、露光工程ＰＡにて形成したデバイスパターンに対して露光工程ＰＢで新たなデバイスパターンを重ね合わせることである。
【０００５】
一方、選択成長工程における埋め込みの阻止膜として使用する絶縁膜によるデバイスパターン形成以前にシリコンウェーハ上にアライメントマーク用段差を形成するための露光工程をＰＳとする。間接合わせとは、露光工程ＰＳにて形成したアライメントマークを使用して、露光工程ＰＡにて形成したデバイスパターンに対して露光工程ＰＢで新たなデバイスパターンを重ねあわせることである。
【０００６】
ここで、直接合わせでの露光工程ＰＡにて形成したデバイスパターンに対する露光工程ＰＢにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＡＢ）とする。露光工程ＰＳにて形成したアライメントマークに対する露光工程ＰＡにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＳＡ）とする。また、露光工程ＰＳにて形成したシリコン基板上のアライメントマークに対する露光工程ＰＣにて形成したデバイスパターンの重ね合わせズレ量の分散をＳ（ｃＳＢ）とする。
【０００７】
すると、露光工程ＰＳにて形成したアライメントマークを介した間接合わせでの露光工程ＰＡにて形成したデバイスパターンに対する露光工程ＰＢにて形成したデバイスパターンの重ね合わせズレ量の分散は、
Ｓ（ｋＡＢ）＝Ｓ（ｃＳＡ）＋Ｓ（ｃＳＢ）
である。よって、全ての直接合わせの重ね合わせズレ量の分散が理想的な状態であり、
Ｓ（ｃＡＢ）＝Ｓ（ｃＳＡ）＝Ｓ（ｃＳＢ）＝ＣＲ
とすると、
Ｓ（ｋＡＢ）＝２×Ｓ（ｃＡＢ）＝２ＣＲ
であり、間接合わせを直接合わせに変更することで重ね合わせズレ量の偏差σ（ｋＡＢ）は２−１／２にできる。
【０００８】
このように、直接合わせを採用することによって、間接合わせに比べて重ね合わせズレ量の偏差σ（ｋＡＢ）を２−１／２に低減して重ね合わせ精度を向上することができるので、ここで、図１８及び図１９を参照して従来のアライメントマークの形成方法を説明する。
【０００９】
図１８は、従来のアライメント形成方法の説明図であり、左図はデバイスパターン形成領域を示し、右図はアライメントマーク形成領域を示しており、以下においても同様である。まず、図１８（ａ）に示すように、シリコン基板７１上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン７２を形成する。
【００１０】
次いで、図１８（ｂ）に示すように、レジストパターン７２をマスクとしてシリコン基板７１をエッチングすることによってデバイスパターン７３とアライメントマーク７４を形成したのち、図１８（ｃ）に示すようにレジストパターン７２を除去する。
【００１１】
図１９は、従来の他のアライメントマークの形成方法の説明図であり、ここでは、シリコン基板上に設けた絶縁膜にパターンを形成する場合を説明する。まず、図１９（ａ）に示すように、シリコン基板８１上にＳｉＯ２膜８２を形成したのち、ＳｉＯ２膜８２上に、デバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン８３を形成する。
【００１２】
次いで、図１９（ｂ）に示すように、レジストパターン８３をマスクとしてＳｉＯ２膜８２をエッチングすることによってデバイスパターン用凹部８４とアライメントマーク８５を形成したのち、図１９（ｃ）に示すようにレジストパターン８３を除去する。
【００１３】
ところが、ウェーハ上にデバイスパターン段差を形成する工程と、ウェーハ上に形成した段差を有するデバイスパターンに対して別のデバイスパターンを重ねるための露光工程の間に、ウェーハ上のデバイスパターンの段差を埋め込む工程を行うことがある。この工程では、デバイスパターンと同時に形成したアライメントマークの段差も同様に埋め込まれてしまうので、この事情を図２０及び図２１を参照して説明する。
【００１４】
図２０は、絶縁膜埋込工程に伴うアライメントマーク消失の説明図であり、図２０（ａ）に示すように、シリコン基板７１にデバイスパターン７３とアライメントマーク７４を形成したのち、図２０（ｂ）に示すようにＳｉＯ２膜７５を堆積する。
【００１５】
次いで、図２０（ｃ）に示すように、ＣＭＰ（化学機械研磨）法を用いてシリコン基板７１の表面が露出するまで研磨して平坦化して、デバイス形成領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜７６を形成する。この時、アライメントマーク７４もＳｉＯ２膜７５で埋め込まれてしまう。
【００１６】
図２１は、選択成長工程に伴うアライメントマーク消失の説明図であり、図２１（ａ）に示すように、ＳｉＯ２膜８２にデバイスパターン用凹部８４とアライメントマーク８５を形成したのち、図２１（ｂ）に示すようにシリコンを選択成長する。この時、デバイスパターン用凹部８４に選択成長シリコン層８６が形成されて素子形成領域となるが、アライメントマーク８５にも選択成長シリコン層８７が形成されてしまう。
【００１７】
このような埋込工程或いは選択成長工程の結果、アライメントマークの段差量と段差埋込量との差が小さくなり、後の露光工程において、アライメントマークを安定的に検出できなくなるという問題を生じていた。特に、アライメントマーク段差を形成する膜と段差を埋め込む材料膜との光学特性（表面反射率と内部透過率）差が近似するにしたがい、アライメントマークの検出が困難になるという問題がある。
【００１８】
そこで、これらの問題に対応するために各種の提案がなされている。段差を絶縁膜で埋め込んだ後に行う平坦化工程において、アライメントマーク上の絶縁膜を除去することによるアライメントマークの機能回復と絶縁膜段差による新たなアライメントマークの形成とを行うことが提案されている（例えば、特許文献１参照）。
【００１９】
また、段差を絶縁膜で埋め込んだ後に、ＣＭＰにより絶縁膜を平坦化した上で、アライメントマーク段差上において、絶縁膜またはシリコン基板のどちらか一方をエッチングすることが提案されている。或いは、ＣＭＰによる絶縁膜の平坦化においてアライメントマーク段差上のみ過研磨される条件を適用することによりアライメントマークの機能回復を行うことも提案されている（例えば、特許文献２参照）。
【００２０】
また、ＳＯＩ基板上に絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程を行う場合のアライメントマーク形成方法も提案されている。ここでは、ＳＯＩ基板の段差によるアライメントマーク上に、選択成長を阻止するための絶縁膜を残したうえで選択的エピタキシャル成長を行うことでアライメントマークの形状劣化を防止することが提案されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平０２−１６４０１８号公報
【特許文献２】特開平１１−０５４６０７号公報
【特許文献３】特開２００８−０１６６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献１の場合には、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難になる。
【００２３】
また、新たに形成した絶縁膜段差によるアライメントマークはデバイスパターンと同時に形成したアライメントマークではないため直接合わせと同等の重ね合わせ精度を得られないという問題がある。
【００２４】
さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、デバイスパターンとアライメントマークの段差はシリコン基板が露出しているためエピタキシャル成長層で埋め込まれてしまう。シリコン基板とエピタキシャル成長層とのエッチングレートは同等であるため、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することが困難であるという問題がある。
【００２５】
また、特許文献２の提案でも、デバイスパターンとアライメントマークの領域の深さ方向の材料構造は同一であるため、同一エッチングにおいてデバイスパターンとアライメントマークのエッチング量を個別にコントロールすることは困難である。したがって、アライメントマークとして必要な段差量がデバイス形成のために必要な段差量よりも大きい場合には、シリコン基板のエッチング段差によるアライメントマークの適用は困難であるという問題がある。
【００２６】
さらに、絶縁膜を阻止膜とするシリコンの選択的エピタキシャル成長による埋込構造を形成する工程では、シリコン基板のアライメントマーク段差形状を正確に保持したままエピタキシャル成長層を除去することは困難であるという問題がある。
【００２７】
また、特許文献３の提案では、絶縁膜を阻止膜とする選択成長埋込構造を形成する工程において、アライメントマークはデバイスパターンと同時に形成したマークではないため、直接合わせと同等の重ね合わせ精度を得られないという問題がある。
【００２８】
このように、直接合わせの場合には、エッチングレートの関係でアライメントマーク段差形状を正確に保持したままアライメントマークの段差を埋め込んでいる膜を除去することは困難であるという問題がある。また、仮に、アライメントマークの段差を埋め込んでいる膜を除去できたとしても、アライメントマーク段差の形状劣化によりアライメントマークの検出精度の向上が見込めないという問題がある。
【００２９】
一方、デバイスパターンとアライメントマークを同時に形成しないようにすれば、アライメントマークの段差量をデバイスパターンとして必要な段差量より大きくすることは可能になる。或いは、アライメントマーク段差を形成している膜とアライメントマークの段差を埋め込んでいる膜とのエッチングレートを変えるといった対応は可能である。しかし、この場合には、別のデバイスパターンを重ねるための露光工程でのアライメントは間接合わせとなるために所望のアライメントマークの検出精度の向上が見込めないという問題がある。
【００３０】
したがって、本発明は、デバイスパターンと同時に形成したアライメントマークを精度良く検出することを目的とする。
【課題を解決するための手段】
【００３１】
開示する一観点からは、半導体ウェーハのアライメントマーク形成領域に凹部を形成する工程と、前記凹部を絶縁膜で埋め込む工程と、前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する工程とを有することを特徴とするアライメントマークの形成方法が提供される。
【００３２】
また、開示する別の観点からは、デバイス形成領域に設けたデバイスパターンと、アライメントマーク形成領域に設けた埋込絶縁膜と、前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有するアライメントマークとを有することを特徴とする半導体ウェーハが提供される。
【発明の効果】
【００３３】
開示のアライメントマークの形成方法及び半導体ウェーハによれば、デバイスパターンと同時に形成したアライメントマークを精度良く検出することが可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態のアライメントマークの概念的構成図である。
【図２】本発明の実施の形態のアライメントマークの形成方法の途中までの説明図である。
【図３】本発明の実施の形態のアライメントマークの形成方法の図２以降の説明図である。
【図４】本発明の実施の形態のアライメントマークの他の形成方法の途中までの説明図である。
【図５】本発明の実施の形態のアライメントマークの他の形成方法の図４以降の説明図である。
【図６】本発明の実施の形態のアライメントマークの更に他の形成方法の途中までの説明図である。
【図７】本発明の実施の形態のアライメントマークの更に他の形成方法の図６以降の途中までの説明図である。
【図８】本発明の実施の形態のアライメントマークの更に他の形成方法の図７以降の途中までの説明図である。
【図９】本発明の実施の形態のアライメントマークの更に他の形成方法の図８以降の説明図である。
【図１０】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図１１】本発明の実施例１の半導体装置の製造工程の図１０以降の途中までの説明図である。
【図１２】本発明の実施例１の半導体装置の製造工程の図１１以降の途中までの説明図である。
【図１３】本発明の実施例１の半導体装置の製造工程の図１２以降の途中までの説明図である。
【図１４】本発明の実施例１の半導体装置の製造工程の図１３以降の途中までの説明図である。
【図１５】本発明の実施例１の半導体装置の製造工程の図１４以降の途中までの説明図である。
【図１６】本発明の実施例１の半導体装置の製造工程の図１５以降の途中までの説明図である。
【図１７】本発明の実施例１の半導体装置の製造工程の図１６以降の説明図である。
【図１８】従来のアライメントマークの形成方法の説明図である。
【図１９】従来の他のアライメントマークの形成方法の説明図である。
【図２０】絶縁膜埋込工程に伴うアライメントマーク消失の説明図である。
【図２１】選択成長工程に伴うアライメントマーク消失の説明図である。
【発明を実施するための形態】
【００３５】
ここで、図１乃至図９を参照して、本発明の実施の形態のアライメントマーク及びその形成方法を説明する。図１は本発明の実施の形態のアライメントマークの概念的構成図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概念的断面図である。図１に示すように、半導体基板１１のアライメントマーク形成領域１０にデバイスパターンの段差量より深い凹部１３を形成し、この凹部１３を絶縁膜１４で埋め込み、この絶縁膜１４にアライメントマーク１７を設ける。この場合のアライメントマーク１７の段差量は、後の露光工程におけるアライメントに必要な最小段差量より大きな段差量とする。
【００３６】
この場合の半導体基板１１は、典型的にはシリコン基板であるが、ＧａＡｓ等の化合物半導体基板やＳｉＧｅ基板等の他の半導体基板でも良い。また、絶縁膜１４は、典型的にはＳｉＯ２膜であるが、製造工程との整合性の観点からＳｉＮ等の他の絶縁膜を用いても良い。
【００３７】
このように、デバイスパターンの段差量より深い凹部１３にアライメントマーク１７を形成しているので、デバイスパターン領域を絶縁膜で埋め込んでも、アライメントマーク１７が絶縁膜で完全に埋め込まれることはなく、アライメントマークの検出が容易である。
【００３８】
また、デバイスパターンを選択エピタキシャル成長法により半導体層で埋め込む場合にも、アライメントマーク１７は絶縁膜１４で形成されているので、アライメントマーク領域に半導体層は成長しないので、アライメントマークを精度良く検出することができる。
【００３９】
なお、アライメントマーク１７の底部は半導体基板１１に達していても良く、この場合には、アライメントマーク１７にも半導体層が選択成長するが、デバイスパターンより段差量が大きいので、アライメントマーク１７が完全に埋め込まれることはない。したがって、十分余裕ある段差量を確保することができるので、アライメントマーク１７の検出が容易になる。
【００４０】
次に、図２及び図３を参照して、本発明の実施の形態のアライメントマークの形成方法を説明するが、ここでは、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図２（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。
【００４１】
次いで、図２（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量１ｄ２の凹部１３をエッチングにより形成する。次いで、図２（ｃ）に示すように、ＳｉＯ２等の絶縁膜１４で埋め込んだのち、デバイス形成領域における絶縁膜１４の厚さが１ｄ１になるようにＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは１ｄ３となる。
【００４２】
次いで、図３（ｄ）に示すように、絶縁膜１４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン１５を形成する。
【００４３】
次いで、図３（ｅ）に示すように、レジストパターン１５をマスクとして絶縁膜１４をエッチングすることによって埋込用凹部１６とアライメントマーク１７を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜１４を過剰エッチングすることによって半導体基板１１を露出させない深さ１ｄ４のアライメントマークを形成する。
【００４４】
次いで、図３（ｆ）に示すように、レジストパターン１５を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層１８で埋め込む。この時、アライメントマーク１７の底部は絶縁膜１４であるので成長阻止膜となり、半導体層は成長しない。
【００４５】
次に、アライメントマーク１７の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜１４、即ち、選択成長阻止膜の厚さ１ｄ１を要求されるデバイス性能を満たす条件をもとに決定する。このエッチング量をｋとすると、
１ｄ１＝ｋ＞0
となる。
【００４６】
図３（ｅ）における絶縁膜１４のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜１４の残渣を全て取り除いて半導体基板１１を完全に露出させておく必要がある。そこで、絶縁膜１４のエッチングは、絶縁膜１４を膜厚ｋだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。
【００４７】
１ｄ１の値を決定したら、次に、１ｄ４の値を決定する。１ｄ４は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量を確保するための絶縁膜１４のエッチング量である。この絶縁膜１４のエッチング量１ｄ４は、以下の二つの観点から決定する。
【００４８】
まず、第一の観点から、絶縁膜１４のエッチング量１ｄ４は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な段差量以上の大きさが必要である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、１ｄ４の最小値も、１ｄ１の値と並んで最初に決定するものである。
【００４９】
ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要なアライメントマークの最小段差量をｎとし、
１ｄ４≧ｎ＞０
とする。
【００５０】
次に、第二の観点から、絶縁膜１４のエッチング量１ｄ４は、デバイスパターン領域の絶縁膜１４の被エッチング量よりも大きな量が必要である。アライメントマーク１７の絶縁膜１４の被エッチング領域とデバイスパターン領域の絶縁膜１４の被エッチング領域は同時にエッチングが行われるため、どちらの絶縁膜１４の被エッチング領域もデバイスパターン領域の絶縁膜に対するオーバーエッチングに晒される。このデバイスパターン領域の絶縁膜１４に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜１４のエッチング量をｔ１とし、
ｔ１≧０
とする。
【００５１】
アライメントマーク形成領域の絶縁膜１４の被エッチング領域は、半導体基板１１を露出させないようにする必要があり、デバイスパターン領域の絶縁膜１４に対するオーバーエッチング終了後にも絶縁膜１４が存在していなければならない。即ち、デバイスパターン領域の被エッチング領域では膜厚ｋの絶縁膜１４のエッチングが終了して半導体基板１１が露出した状態となっているオーバーエッチング中も、アライメントマーク１７の被エッチング領域では絶縁膜１４のエッチンが行われている。したがって、デバイスパターン領域の絶縁膜１４のエッチング条件から決定するアライメントマーク１７の絶縁膜１４のエッチング量１ｄ４は、ｋとｔ１の和に等しく、
１ｄ４＝ｋ＋ｔ１＞０
である。
【００５２】
ここで、上述の二つの観点から求めた絶縁膜１４のエッチング量１ｄ４の値である、アライメントマーク１７の絶縁膜１４のエッチング量ｋ＋ｔ１と、アライメントマークとして使用するために必要なアライメントマークの最小段差量をｎとの大小を比較する。
ｋ＋ｔ１≧ｎ
であるなら、デバイスパターン領域の絶縁膜のエッチング条件により露光工程において必要なアライメントマークの最小段差は形成されるので、１ｄ４は、
１ｄ４＝ｋ＋ｔ１≧ｎ＞０
即ち、
１ｄ４＝ｋ＋ｔ１＞０
である。
【００５３】
なお、
ｋ＋ｔ１＜ｎ
であるなら、デバイスパターン領域の絶縁膜１４のエッチング条件では、露光工程において必要なアライメントマークの最小段差ｎは形成されず不足しているので、アライメントマーク１７の絶縁膜１４のエッチング量を追加しなければならない。このアライメントマーク１７の絶縁膜１４の追加のエッチングは、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングを延長することで行う。
【００５４】
ここで、デバイスパターン領域の被エッチング領域の絶縁膜１４のオーバーエッチングによりエッチングされる膜厚ｔ１と区別するため、アライメントマーク１７における延長して行うオーバーエッチングによりエッチングされる絶縁膜１４の膜厚をｔ２とする。ｋ＋ｔ１＜ｎの場合にアライメントマーク１７の最小段差ｎとして不足する絶縁膜１４のエッチング量は、ｎ−（ｋ＋ｔ１）であるので、
必要となるｔ２の量は、
ｔ２≧ｎ−（ｋ＋ｔ１）＞０
である。したがって、１ｄ４は、
１ｄ４＝ｋ＋ｔ１＋ｔ２≧ｎ＞０
即ち、
１ｄ４＝ｋ＋ｔ１＋ｔ２＞０
である。
【００５５】
次に、１ｄ４の値が決定したら、更に、アライメントマーク形成領域における絶縁膜１４の膜厚１ｄ３の値を決定する。アライメントマーク１７の絶縁膜１４の被エッチング領域は半導体基板１１を露出させないようにする必要があるので、１ｄ３は１ｄ４より大きな値であることが必要である。したがって、
１ｄ３＞１ｄ４
である。
【００５６】
ｋ＋ｔ１≧ｎであるなら、
１ｄ４＝ｋ＋ｔ１＞０であるので、１ｄ３＞１ｄ４の関係から、
１ｄ３＞ｋ＋ｔ１＞０
である。
【００５７】
また、ｋ＋ｔ１＜ｎであるなら、
１ｄ４＝ｋ＋ｔ１＋ｔ２＞０であるので、
１ｄ３＞ｋ＋ｔ１＋ｔ２＞０
である。
【００５８】
この１ｄ３の値が決定したら、最後に、凹部１３を形成するためのエッチング量１ｄ２の値を決定する。凹部１３を予め形成する目的は、デバイスパターン領域の被エッチング領域にある膜厚ｋの絶縁膜１４をオーバーエッチングする条件でエッチングを行っても、アライメントマーク形成領域において半導体基板１１を露出させないためである。したがって、１ｄ２は、アライメントマーク形成領域の絶縁膜の膜厚１ｄ３と、選択的エピタキシャル成長の阻止膜として使用する絶縁膜１４の膜厚１ｄ１との差に等しく、
１ｄ２＝１ｄ３−１ｄ１
である。
【００５９】
ｋ＋ｔ１≧ｎであるなら、
１ｄ３＞ｋ＋ｔ１＞０であるので、
１ｄ２＝１ｄ３−１ｄ１
となり、１ｄ１＝ｋであるので、
１ｄ２＝１ｄ３−１ｄ１＞（ｋ＋ｔ１）−ｋ＞０
即ち、
１ｄ２＞ｔ１＞０
である。
【００６０】
また、ｋ＋ｔ１＜ｎであるなら、
１ｄ３＞ｋ＋ｔ１＋ｔ２＞０であるので、
１ｄ２＝１ｄ３−１ｄ１＞（ｋ＋ｔ１＋ｔ２）−ｋ＞０
即ち、
１ｄ２＞ｔ１＋ｔ２＞０
である。
【００６１】
このような関係を有するアライメントマーク１７を形成することによって、選択エピタキシャル成長工程において埋込用凹部１６を半導体層１８で埋め込んだ場合にも、アライメントマーク１７には半導体層は成長しないので最少段差ｎを保つことができる。
【００６２】
次に、図４及び図５を参照して、本発明の実施の形態のアライメントマークの他の形成方法を説明する。ここでも、選択エピタキシャル成長後の露光工程で用いるアライメントマークの形成方法として説明する。まず、図４（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。
【００６３】
次いで、図４（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量２ｄ２の凹部１３をエッチングにより形成する。次いで、図４（ｃ）に示すように、ＳｉＯ２等の絶縁膜１４で埋め込んだのち、デバイス形成領域における絶縁膜１４の厚さが２ｄ１になるようにＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは２ｄ３となる。
【００６４】
次いで、図５（ｄ）に示すように、絶縁膜１４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン１５を形成する。
【００６５】
次いで、図５（ｅ）に示すように、レジストパターン１５をマスクとして絶縁膜１４をエッチングすることによって埋込用凹部１６とアライメントマーク１９を同時に形成する。この時、シリコンと絶縁膜のエッチングレートの差を用いて、アライメントマーク形成領域において絶縁膜１４を過剰エッチングすることによって半導体基板１１が露出する深さ２ｄ４のアライメントマーク１９を形成する。
【００６６】
次いで、図５（ｆ）に示すように、レジストパターン１５を除去したのち、選択エピタキシャル成長法により半導体を成長させて、埋込用凹部を半導体層１８で埋め込む。この時、アライメントマーク１７の底部には半導体基板１１が露出しているので、半導体層２０が成長する。
【００６７】
次に、アライメントマーク１９の深さ等に関する関係を説明する。まず、デバイス形成領域における絶縁膜１４、即ち、選択成長阻止膜の厚さ１ｄ１、半導体層１８の埋め込み量２ｇ１、半導体層２０の埋め込み量２ｇ２を決定する。これらの値は、要求されるデバイス性能を満たす条件をもとに決定する。
【００６８】
ここで、絶縁膜１４の膜厚２ｄ１をｋとすると、阻止膜として使用する絶縁膜１４の膜厚は半導体の選択的エピタキシャル成長による半導体層１８の埋め込み量２ｇ１及び半導体層２０の埋め込み量２ｇ２と同等であるので、
２ｄ１＝ｋ＞０
２ｇ１＝ｋ＞０
２ｇ２＝ｋ＞０
である。この絶縁膜１４のエッチングでは、デバイスパターン領域の被エッチング領域は、絶縁膜１４の残渣を全て取り除いてシリコン基板を完全に露出させておく必要がある。そこで、絶縁膜１４のエッチングは、絶縁膜１４を膜厚ｋだけエッチングしたあと余分に行う。この余分に行うエッチングをオーバーエッチングという。
【００６９】
２ｄ１,２ｇ１,２ｇ２の値を決定したら、次に、最終的なアライメントマーク１９の深さ２ｄ５の値を決定する。２ｄ５は、選択エピタキシャル成長工程以降に行う露光工程においてアライメントマークとして使用するために必要な絶縁膜による段差量である。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、２ｄ５の最小値も、２ｄ１,２ｇ１,２ｇ２の値と並んで最初に決定するものである。ここでは、事前に決定した選択エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量をｎとし、
２ｄ５≧ｎ＞０
とする。
【００７０】
２ｄ５の値を決定したら、更に、アライメントマーク１９を形成するための絶縁膜１４のエッチング量２ｄ４の値を決定する。この２ｄ４は、選択的エピタキシャル成長による半導体層２０の埋め込み量２ｇ２と、選択的エピタキシャル成長工程以降に行う露光工程において必要となる段差量２ｄ５との和以上の値を必要とする。したがって、
２ｄ４≧２ｇ２＋２ｄ５
であり、
ここでは、２ｇ２＝ｋ＞０、２ｄ５≧ｎ＞０であるので、
２ｄ４≧２ｇ２＋２ｄ５≧ｋ＋ｎ＞０
即ち、
２ｄ４≧ｋ＋ｎ＞０
である。
【００７１】
また、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングによりエッチングされるアライメントマーク形成領域における絶縁膜１４のエッチング量ｔ１を、
ｔ１≧０
とする。ここで、ｔ１と、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマークの最小段差量ｎの大小を比較する。
ｔ１≧ｎ＞０であるなら、２ｄ４は、
２ｄ４＝ｋ＋ｔ１
とすることで、
２ｄ４＝ｋ＋ｔ１≧ｋ＋ｎ＞０より２ｄ４≧ｋ＋ｎ＞０を満たすことができる。したがって、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングにより、選択的エピタキシャル成長工程以降に行う露光工程において必要なアライメントマーク１９の最小段差量ｎを形成することができる。
【００７２】
一方、
ｔ１＜ｎ
であるなら、デバイスパターン領域の絶縁膜１４のエッチング条件では露光工程において必要なアライメントマーク１７の最小段差は形成されず不足しているので、アライメントマーク形成領域の絶縁膜１４のエッチング量を追加しなければならない。このアライメントマーク形成の絶縁膜１４の追加のエッチングは、デバイスパターン領域の絶縁膜１４に対するオーバーエッチングを延長することで行う。
【００７３】
ここで、デバイスパターン領域において半導体基板１１を完全に露出させておくためのオーバーエッチングによる絶縁膜１４のエッチング量ｔ１と区別するため、アライメントマークの最小段差を形成するためのオーバーエッチング量をｔ２とする。ｔ１＜ｎの場合にアライメントマークの最小段差として不足する絶縁膜１４のエッチング量は、
ｎ−ｔ１であるので、必要となるｔ２の量は、
ｔ２≧（ｎ−ｔ１) ＞０
と表すことができる。したがって、２ｄ４は、
２ｄ４＝ｋ＋ｔ１＋ｔ２とすることで、
２ｄ４＝ｋ＋ｔ１＋ｔ２≧ｋ＋ｎ＞０より
２ｄ４≧ｋ＋ｎ＞０
を満たすことができる。
【００７４】
２ｄ４の値が決定したら、アライメントマーク形成領域における絶縁膜１４の膜厚２ｄ３を決定する。アライメントマーク形成領域における絶縁膜１４の被エッチング領域は半導体基板１１を露出させる必要があるので、２ｄ３は２ｄ４と同等の値であることが必要である。したがって、
２ｄ３＝２ｄ４
である。
ｔ１＞ｎ＞０であるなら、２ｄ４＝ｋ＋ｔ１＞０であるので、
２ｄ３＝ｋ＋ｔ１＞０
である。一方、ｔ１＜ｎであるなら、２ｄ４＝ｋ＋ｔ１＋ｔ２＞０であるので、
２ｄ３＝ｋ＋ｔ１＋ｔ２＞０
である。
【００７５】
２ｄ３の値が決定したら、最後に、凹部１３のエッチング量である２ｄ２の値を決定する。
凹部１３を形成する目的は、オーバーエッチングした場合に、凹部１３における絶縁膜１４の厚さがデバイスパターン領域の絶縁膜１４より厚く、且つ、凹部１３の底部において半導体基板１１が露出した状態となるようにするためである。したがって、２ｄ２は、選択的エピタキシャル成長により半導体層２０で埋まることのないアライメントマーク１９を形成するために必要なアライメントマーク領域の絶縁膜１４の膜厚２ｄ３と、選択的成長阻止膜として使用する絶縁膜１４の膜厚２ｄ１との差に等しく、
２ｄ２＝２ｄ３−２ｄ１
である。
【００７６】
ｔ１＞ｎ＞０であるなら、２ｄ１＝ｋ、２ｄ３＝ｋ＋ｔ１＞０であるので、
２ｄ２＝２ｄ３−２ｄ１＞（ｋ＋ｔ１）−ｋ＞０
即ち、
２ｄ２＝ｔ１＞０
である。一方、ｔ１＜ｎであるなら、２ｄ３＝ｋ＋ｔ１＋ｔ２＞０であるので、
２ｄ２＝２ｄ３−２ｄ１＞（ｋ＋ｔ１＋ｔ２）−ｋ＞０
即ち、
２ｄ２＝ｔ１＋ｔ２＞０
である。
【００７７】
このように、アライメントマーク形成領域の絶縁膜の膜厚２ｄ３を、アライメントマークとして使用するために必要な段差量と半導体層２０の埋め込み量２ｇ２との和より大きくしているので、選択的成長工程後に、アライメントマークが消失することがない。したがって、選択成長阻止膜として使用した絶縁膜１４によるデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合にも、アライメントマーク段差が形状を維持でき、本来の良好な重ね合わせ精度を維持することが可能になる。
【００７８】
次に、図６乃至図９を参照して、本発明の実施の形態のアライメントマークの更に他の形成方法を説明する。ここでは、絶縁膜による埋め込み構造形成後に、半導体基板をエッチングして形成したデバイスパターン上の所望する位置に新たなデバイスパターンを形成する場合のアライメントマークの形成工程として説明する。まず、図６（ａ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン１２を形成する。
【００７９】
次いで、図６（ｂ）に示すように、レジストパターン１２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量３ｄ２の凹部１３をエッチングにより形成する。次いで、図６（ｃ）に示すように、ＳｉＯ２等の絶縁膜２１で埋め込んだのち、デバイス形成領域において絶縁膜１４が完全に除去されるように、ＣＭＰ法等により表面平坦化処理を行う。この時、アライメントマーク形成領域における絶縁膜１４の厚さは３ｄ３となる。
【００８０】
次いで、図７（ｄ）に示すように、デバイス形成領域の半導体基板１１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン２２を形成する。次いで、図７（ｅ）に示すように、レジストパターン２２をマスクとして絶縁膜１４をエッチングすることによって深さが３ｄ６の凹部２３を形成する。
【００８１】
次いで、図７（ｆ）に示すように、多結晶シリコン等の多結晶半導体を堆積させたのち、半導体基板１１が露出するまでＣＭＰ法によって平坦化処理して、凹部２３を多結晶半導体層２４で埋め込む。次いで、図８（ｇ）に示すように、デバイスパターン形成領域においてはデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン２５を形成する。
【００８２】
次いで、図８（ｈ）に示すように、レジストパターン２５をマスクとして半導体基板１１をエッチングして深さが３ｄ１の埋込用凹部２７を形成すると同時に、多結晶半導体層２４をエッチングして絶縁膜２１に達する凹部２６を形成する。この時、アライメントマークは絶縁膜２１で停止するので深さ３ｄ７は３ｄ６と等しくなる。
【００８３】
次いで、図８（ｉ）に示すように、レジストパターン２５を除去したのち、デバイスパターン形成領域を完全に覆うとともに、凹部２６を露出する開口部を有するレジストパターン２８を形成する。
【００８４】
次いで、図９（ｊ）に示すように、レジストパターン２８をマスクとしてエッチングすることによって絶縁膜１４の露出部をエッチングしてより深い凹部２９を形成する。この時のエッチング量を３ｄ８とすると、凹部２９の深さ３ｄ９は、３ｄ９＝３ｄ７＋３ｄ８となる。
【００８５】
次いで、図９（ｋ）に示すように、レジストパターン２８を除去したのち、ＳｉＯ２等の絶縁膜３０を堆積させて埋込用凹部２７を埋め込む、この時、凹部２９を完全に埋め込まないように、凹部２９における絶縁膜３０の堆積膜厚を３ｇ２とする。最後に、図９（ｌ）に示すように、半導体基板１１が露出するまで平坦化処理することによって、素子間分離絶縁膜等として機能する埋込絶縁膜３１を形成する。
【００８６】
次に、アライメントマークとなる凹部２９の深さ等に関する関係を説明する。まず、埋め込み用凹部２７の深さ３ｄ１、埋込絶縁膜３１の厚さ３ｇ１、凹部２９における絶縁膜３０の厚さ３ｇ２の値を決定する。ここで、埋込用凹部２７の深さ３ｄ１をｋとすると、段差を埋め込んだ絶縁材料の厚さである埋込絶縁膜３１の厚さ３ｇ１も３ｄ１と同じくｋであり、
３ｄ１＝ｋ＞０
３ｇ１＝ｋ＞０
である。凹部２９における絶縁膜３０の厚さ３ｇ２をｈとすると、
３ｇ２＝ｈ＞０
である。ここで、ｈはＣＭＰ法等により平坦化される前の絶縁膜３０の膜厚とほぼ同等であるので、
ｈ＞ｋ＞０
である。
【００８７】
３ｄ１，３ｇ１，３ｇ２の値を決定したら、次に、凹部２９の実効的な最終的な深さ、すなわち、アライメントマークの深さ３ｄ１０の値を決定する。ある露光工程において必要なアライメントマークの段差量は、その露光工程に対して要求されるアライメント精度を満たすための露光装置の評価により事前に決定するものであるので、３ｄ１０の最小値も、３ｄ１，３ｇ１，３ｇ２の値と並んで最初に決定するものである。ここでは、事前に決定した絶縁膜による半導体基板段差の埋め込み工程以降に行う露光工程において必要なアライメントマークの最小段差量をｎとし、
３ｄ１０≧ｎ＞０
とする。
【００８８】
３ｄ１０の値を決定したら、更に、埋め込み前の凹部２９の深さ３ｄ９の値を決定する。３ｄ９は、凹部２９におけると絶縁膜３０の厚さ３ｇ２と、最終的なアライメントマークの深さ３ｄ１０との和以上の値を必要とする。したがって、
３ｄ９≧３ｇ２＋３ｄ１０
であり、ここでは、３ｇ２＝ｈ＞０、３ｄ１０≧ｎ＞０であるので、
３ｄ９≧３ｇ２＋３ｄ１０≧ｈ＋ｎ＞０
即ち、
３ｄ９≧ｈ＋ｎ＞０
である。
【００８９】
３ｄ９の値を決定したら、更に、多結晶半導体層２４をエッチングして形成した段差３ｄ７、凹部２９を形成する際の絶縁膜２１のエッチング量３ｄ８、絶縁膜２１の底部の厚さ３ｄ１１、凹部２３の深さ３ｄ６の値を決定する。３ｄ９は、多結晶半導体層２４の段差３ｄ７と、アライメントマーク領域内の絶縁膜のエッチング量３ｄ８とを加算した値をもつ段差であり、
３ｄ９＝３ｄ７＋３ｄ８
でもある。これと直前に求めた
３ｄ９≧ｈ＋ｎ＞０
とから、
３ｄ７＋３ｄ８≧ｋ＋ｎ＞０
である。ここで、多結晶半導体層２４の段差３ｄ７は、凹部２３の深さ３ｄ６と同等であることから、
３ｄ７＝３ｄ６
であり、
３ｄ７＋３ｄ８≧ｈ＋ｎ＞０
は
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０
と表すことができる。
【００９０】
アライメントマーク領域内の多結晶半導体層２４とデバイスパターン領域の半導体基板１１とは同時にエッチングを行い、半導体基板１１を３ｄ１だけエッチングする間に、多結晶半導体層２４を完全にエッチングして絶縁膜２１を露出させる必要がある。ここで、半導体基板１１のエッチング時における半導体基板１１と多結晶半導体層２４とのエッチングレートが同等であるとすると、
３ｄ１≧３ｄ６＞０
である必要がある。
３ｄ１＝ｋ＞０であるので、
３ｄ６は
ｋ≧３ｄ６＞０
となる。
また、
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０より、
３ｄ８≧ｈ＋ｎ−３ｄ６
であるので、
ｋ≧３ｄ６＞０に対する３ｄ８の値の範囲は、
３ｄ８＞ｈ＋ｎ−ｋ
である。
【００９１】
絶縁膜２１の底部の厚さ３ｄ５は、アライメントマーク領域内の絶縁膜２１を３ｄ８だけエッチングしたあとに絶縁膜２１の下にある半導体基板１１を露出させない必要があるため、
３ｄ５＞３ｄ８
である。
【００９２】
３ｄ７、３ｄ８、３ｄ５、３ｄ６の値を決定したら、更に、凹部１３の深さ３ｄ２の値を決定する。凹部１３の深さ３ｄ２は、絶縁膜２１の底部の厚さ３ｄ５と、多結晶半導体層２４の厚さ、即ち、凹部２３の深さ３ｄ６の和と同等である。したがって、
３ｄ２＝３ｄ５＋３ｄ６
であるが、
３ｄ６＋３ｄ８≧ｈ＋ｎ＞０であり
３ｄ５＞３ｄ８
であることから、
３ｄ６＋３ｄ５＞３ｄ６＋３ｄ８≧ｈ＋ｎ＞０
より、
３ｄ６＋３ｄ５＞ｈ＋ｎ＞０
である。以上、アライメントマークを例に、直接的なアライメントを適用することが可能となるマークの形成方法について説明したが、アライメント検査マークについても同様である。
【００９３】
このように、埋込絶縁膜３１の成膜後のアライメントマーク段差３ｄ１０を、アライメントマークとして使用するために必要な段差量ｎより大きくなるように凹部２９の深さを設定しているので、アライメントマーク形状を維持することができる。
【実施例１】
【００９４】
次に、図１０乃至図１７を参照して、本発明の実施例１の半導体装置の製造工程を説明する。まず、図１０（ａ）に示すように、デバイス形成領域のシリコン基板４１の表面を完全に覆うと共に、アライメントマーク形成領域において開口部を有するレジストパターン４２を形成する。
【００９５】
次いで、図１０（ｂ）に示すように、レジストパターン４２をマスクとして、アライメントマーク形成領域にデバイスパターンの段差より大きな段差量０．５μｍのアライメント用凹部４３をエッチングにより形成する。次いで、図１０（ｃ）に示すように、ＳｉＯ２膜４４でアライメント用凹部４３を埋め込んだのち、デバイス形成領域におけるＳｉＯ２膜４４の厚さが０．１μｍになるようにＣＭＰ法により表面平坦化処理を行う。
【００９６】
次いで、図１１（ｄ）に示すように、ＳｉＯ２膜４４上にデバイスパターンを形成するための開口部を有するとともに、アライメントマークを同時に形成するための開口部を有するレジストパターン４５を形成する。
【００９７】
次いで、図１１（ｅ）に示すように、レジストパターン４５をマスクとしてＳｉＯ２膜４４をエッチングすることによって埋込用凹部４６とアライメントマーク４７を同時に形成する。この時、埋込用凹部４６にＳｉＯ２膜４４の残渣が残らないようにオーバーエッチングすることによりアライメントマーク４７の深さを０．５μｍにする。
【００９８】
次いで、図１１（ｆ）に示すように、レジストパターン４５を除去したのち、選択エピタキシャル成長法によりシリコン層を成長させたのち、ＣＭＰで平坦化処理することにより、埋込用凹部４６を選択成長シリコン層４８で埋め込む。この時、アライメントマーク４７の底部はＳｉＯ２膜４４であるので成長阻止膜となり、シリコン層は成長しない。
【００９９】
次いで、図１２（ｇ）に示すように、ＣＶＤ法を用いてＳｉＯ２膜４９、多結晶シリコン膜５０及びＳｉＯ２膜５１を順次堆積させる。この多結晶シリコン膜５０は最終的にはソース・ドレイン領域になる。次いで、図１２（ｈ）に示すように、ＳｉＯ２膜５１上にデバイスパターンを形成するための開口部を有するとともに、アライメントマーク４７を露出させる開口部を有するレジストパターン５２を形成する。
【０１００】
次いで、図１２（ｉ）に示すように、レジストパターン５２をマスクとしてＳｉＯ２膜５１乃至ＳｉＯ２膜４９をドライエッチングして埋込用凹部５３を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜４９がサイドウォール状に残存する。
【０１０１】
次いで、図１３（ｊ）に示すように、レジストパターン５２を除去したのち、再度、シリコン層を選択成長させて、埋込用凹部５３を選択成長シリコン層５４で埋め込む。この時も、アライメントマーク４７の表面はＳｉＯ２であるのでアライメントマーク形成領域にはシリコン層は成長しない。次いで、図１３（ｋ）に示すように、多結晶シリコン膜５０上に残存するＳｉＯ２膜５１をエッチングにより除去する。
【０１０２】
次いで、図１４（ｌ）に示すように、再び、ＣＶＤ法を用いてゲート絶縁膜になるＳｉＯ２膜５５と、ゲート電極になる多結晶シリコン膜５６を順次堆積する。なお、この時、保護膜となるＳｉＯ２膜を多結晶シリコン膜５６の上に堆積しても良い。
【０１０３】
次いで、図１４（ｍ）に示すように、ゲート構造を形成するためのパターンを有するレジストパターン５７を形成する。次いで、図１５（ｎ）に示すように、レジストパターン５７をマスクにして多結晶シリコン膜５６及びＳｉＯ２膜５５をドライエッチングすることによって、ゲート電極５８及びゲート絶縁膜５９を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜５５がサイドウォール状に残存する。
【０１０４】
次いで、図１５（ｏ）に示すようにサイドウォールを形成するための薄いＳｉＯ２膜６０を堆積させる。次いで、図１６（ｐ）に示すように、異方性エッチングによりＳｉＯ２膜６０をエッチングすることによってゲート構造の側壁にサイドウォール６１を形成する。この時、アライメントマーク４７の凹部の側壁にはＳｉＯ２膜６０がサイドウォール状に残存する。
【０１０５】
次いで、図１６（ｑ）に示すように、層間絶縁膜となる厚いＳｉＯ２膜６２を堆積させる。次いで、図１７（ｒ）に示すように、ソース・ドレイン領域となる多結晶シリコン膜５０に対するコンタクトホールを形成するためのレジストパターン６３を形成する。
【０１０６】
次いで、図１７（ｓ）に示すように、レジストパターン６３をマスクにしてＳｉＯ２膜６２をエッチングしてコンタクトホール６４を形成する。以降は図示を省略するが、ソース・ドレイン電極やゲート引き出し電極を形成したのち、層間絶縁膜の形成工程、プラグの形成工程、配線の形成工程等を繰り返すことによって半導体装置を形成する。
【０１０７】
このように、本発明の実施例１においては、アライメントマークをアライメントマーク形成領域に形成した埋込絶縁膜を利用して、デバイスパターンと同時に形成しているので、選択成長工程においてアライメントマークが埋め込まれて消失することがない。
【０１０８】
また、アライメントマークの凹部の幅を適正な値に設定することによって、ＳｉＯ２膜がサイドウォール状に残存しても、凹部が完全に埋め込まれることはなく、アライメントに必要な段差を維持することができる。それによって、各露光工程における位置合わせを精度良く行うことが可能になる。
【符号の説明】
【０１０９】
１０ アライメントマーク形成領域
１１ 半導体基板
１２ レジストパターン
１３ 凹部
１４ 絶縁膜
１５ レジストパターン
１６ 埋込用凹部
１７ アライメントマーク
１８ 半導体層
１９ アライメントマーク
２０ 半導体層
２１ 絶縁膜
２２ レジストパターン
２３ 凹部
２４ 多結晶半導体層
２５ レジストパターン
２６ 凹部
２７ 埋込用凹部
２８ レジストパターン
２９ 凹部
３０ 絶縁膜
３１ 埋込絶縁膜
４１ シリコン基板
４２ レジストパターン
４３ アライメント用凹部
４４ ＳｉＯ２膜
４５ レジストパターン
４６ 埋込用凹部
４７ アライメントマーク
４８ 選択成長シリコン層
４９ ＳｉＯ２膜
５０ 多結晶シリコン膜
５１ ＳｉＯ２膜
５２ レジストパターン
５３ 埋込用凹部
５４ 選択成長シリコン層
５５ ＳｉＯ２膜
５６ 多結晶シリコン膜
５７ レジストパターン
５８ ゲート電極
５９ ゲート絶縁膜
６０ ＳｉＯ２膜
６１ サイドウォール
６２ ＳｉＯ２膜
６３ レジストパターン
６４ コンタクトホール
７１ シリコン基板
７２ レジストパターン
７３ デバイスパターン
７４ アライメントマーク
７５ ＳｉＯ２膜
７６ 素子分離絶縁膜
８１ シリコン基板
８２ ＳｉＯ２膜
８３ レジストパターン
８４ デバイスパターン用凹部
８５ アライメントマーク
８６ 選択成長シリコン層
８７ 選択成長シリコン層
【特許請求の範囲】
【請求項１】
半導体ウェーハのアライメントマーク形成領域に凹部を形成する工程と、
前記凹部を絶縁膜で埋め込む工程と、
前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する工程と
を有することを特徴とするアライメントマークの形成方法。
【請求項２】
前記アライメントマークが周期的に設けた凹部からなり、
前記エッチング工程において、凹部の底面が前記半導体ウェーハに達しないようにエッチングすることを特徴とする請求項１に記載のアライメントマークの形成方法。
【請求項３】
前記アライメントマークが周期的に設けた凹部からなり、
前記エッチング工程において、凹部の底面において前記半導体ウェーハが露出するまでエッチングすることを特徴とする請求項１に記載のアライメントマークの形成方法。
【請求項４】
前記凹部を埋め込んだ絶縁膜をエッチングして第２の凹部を形成したのち、前記第２の凹部を半導体層で埋め込む工程と、
前記アライメントマークの形成工程において、前記半導体層を貫通し、前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成することを特徴とする請求項１に記載のアライメントマークの形成方法。
【請求項５】
デバイス形成領域に設けたデバイスパターンと、
アライメントマーク形成領域に設けた埋込絶縁膜と、
前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有するアライメントマークと
を有することを特徴とする半導体ウェーハ。
【請求項１】
半導体ウェーハのアライメントマーク形成領域に凹部を形成する工程と、
前記凹部を絶縁膜で埋め込む工程と、
前記絶縁膜に前記半導体ウェーハのデバイス領域に形成するデバイスパターンと同時に、エッチングにより前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成する工程と
を有することを特徴とするアライメントマークの形成方法。
【請求項２】
前記アライメントマークが周期的に設けた凹部からなり、
前記エッチング工程において、凹部の底面が前記半導体ウェーハに達しないようにエッチングすることを特徴とする請求項１に記載のアライメントマークの形成方法。
【請求項３】
前記アライメントマークが周期的に設けた凹部からなり、
前記エッチング工程において、凹部の底面において前記半導体ウェーハが露出するまでエッチングすることを特徴とする請求項１に記載のアライメントマークの形成方法。
【請求項４】
前記凹部を埋め込んだ絶縁膜をエッチングして第２の凹部を形成したのち、前記第２の凹部を半導体層で埋め込む工程と、
前記アライメントマークの形成工程において、前記半導体層を貫通し、前記デバイスパターンの段差量より大きな段差量のアライメントマークを形成することを特徴とする請求項１に記載のアライメントマークの形成方法。
【請求項５】
デバイス形成領域に設けたデバイスパターンと、
アライメントマーク形成領域に設けた埋込絶縁膜と、
前記埋込絶縁膜に形成され、前記デバイスパターンの段差量より大きな段差量を有するアライメントマークと
を有することを特徴とする半導体ウェーハ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−１２６４４（Ｐ２０１３−１２６４４Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４５３９１（Ｐ２０１１−１４５３９１）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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