インターポーザとその製造方法及び半導体装置
【課題】熱等の影響によっても配線が断線することのないインターポーザとその製造方法及び半導体装置を提供すること。
【解決手段】インターポーザ1を、半導体ウェハWの両表面にそれぞれ刻設された溝5、6の内部に絶縁膜8を介して表面側溝配線2および裏面側溝配線3とを形成し、表面側溝配線2と裏面側溝配線3とを貫通電極4で導通させる。
【解決手段】インターポーザ1を、半導体ウェハWの両表面にそれぞれ刻設された溝5、6の内部に絶縁膜8を介して表面側溝配線2および裏面側溝配線3とを形成し、表面側溝配線2と裏面側溝配線3とを貫通電極4で導通させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体チップを実装するのに適したインターポーザおよびその製造方法、ならびに半導体チップが実装された半導体装置に関する。
【背景技術】
【0002】
複数の半導体チップを単一パッケージに高密度かつ多層に実装するSiP(System in Package)は、システムを1チップ化するSoC(System on Chip)に比べて小型化、高集積化を低コストで実現できるため、携帯電話等の様々な電子情報機器に採用されるようになっている。インターポーザは、こうしたパッケージ品において、チップ間や層間の接続配線を形成する中継基板として利用されている。
【0003】
それに伴い、同一回路基板上に半導体チップを接続し、さらにその上に、機能の異なる半導体チップを搭載するチップオンチップによる接続技術が取り入れられている。これにより、実装面積はいっそう小さくなり、半導体チップ間の距離も短くなるので、高速化を図ることができるようになっている。
【0004】
通常、チップオンチップの接続方法は活性領域の大きな第1半導体チップを下側、活性領域の小さな第2半導体チップを上側に配置し、互いの電極パッドが向き合うように位置決めした後、予め第2半導体チップの電極パッドの上に形成した半田やAu等のバンプを介して相互にフリップチップ接続している。さらに、第1及び第2半導体チップを電気的に接続した後は、相互の活性領域の間に絶縁性樹脂を充填する。このようにして、第1及び第2半導体チップを、バンプと絶縁性樹脂によって一体化する。さらに、第1半導体チップの端部に形成した電極パッドを、回路基板の端部に形成した電極パッドに、Au線等のワイヤによってワイヤボンディングで接合し、電気的に接続して形成している(例えば、特許文献1を参照)。
【0005】
ただし、チップオンチップの接続方法が成立するのは、接合する下側の半導体チップが上側の半導体チップよりも接合面が広いことが必要で、同一サイズの半導体チップ同士の場合は接続することができない。
【0006】
そのため、同一サイズの半導体チップを3次元実装する際には、各半導体チップを個別にインターポーザの上に実装した後、これらのインターポーザを複数段に積層してモジュールとするのが一般的である。その場合、複数段に積層したインターポーザの間の接続は、各インターポーザに設けられた接続用ランド間を半田ボールによって接続する方法が一般に採用されている(例えば、特許文献2を参照)。
【0007】
また、インターポーザとして両面回路基板を用いた場合には、基板の表面に突出して回路パターン等の配線層が形成されたインターポーザの両面に半導体チップを実装している。
【特許文献1】特開2004−63753号公報
【特許文献2】特開2002−110901号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
半導体パッケージとして、PGAまたはBGAの外部端子を備えたインターポーザの両面に、半導体ベアチップをフリップ実装したCSPやBGAパッケージを形成した場合、従来用いられているインターポーザは、基板の両面に突出して回路パターン等の配線層が形成され、更にその表面側に絶縁体の保護層を形成している。従って、基板の両表面の全体は極めて凹凸の多い表面構造になっている。
【0009】
この凹凸の多い表面構造は、熱等の影響を受けた場合、その作用によって、一方の面が他方の面より大きく膨張して膨張差が生じる場合が発生する。それにより、基板の両面の膨張差により基板に反りが生じる。その反りの結果、基板に形成されている配線層は保護層で保護されていても破断限度を超えてしまい、クラックが生じて断線する恐れがある。
【0010】
本発明はこれらの事情に基づいてなされたもので、熱等の影響によっても配線層が断線することのないインターポーザとその製造方法及び半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0011】
本発明の一態様によれば、両表面が絶縁膜で被覆された半導体ウェハと、この半導体ウェハの両表面にそれぞれ刻設された溝の内部に前記絶縁膜に連通した絶縁膜を介して形成された表面側溝配線および裏面側溝配線と、前記表面側溝配線と裏面側溝配線とを導通させるために前記半導体ウェハの厚さ方向に側壁が前記絶縁膜を介して形成されている貫通電極とを具備し、かつ、両表面が平面状に形成されていることを特徴とするインターポーザが提供される。
【0012】
また、本発明の別の一態様によれば、半導体ウェハの表裏両面側からそれぞれ配線溝を形成する配線溝形成工程と、
前記半導体ウェハの表裏両面にそれぞれ形成された配線溝に連通する貫通孔を形成する貫通孔形成工程と、
前記半導体ウェハと前記配線溝と前記貫通孔とのそれぞれの表面に連通した絶縁膜を成膜する絶縁膜成膜工程と、
前記絶縁膜が成膜された前記配線溝と前記貫通孔の内部に導電材を充填する導電材充填工程と、
前記半導体ウェハを所定箇所で切断して個別化する個別片化工程と、
を有することを特徴とするインターポーザの製造方法が提供される。
【0013】
さらに、本発明の別の一態様によれば、インターポーザの少なくとも一面側に、1個以上の半導体チップが実装されている半導体装置であって、前記インターポーザを用いていることと特徴とする半導体装置が提供される。
【発明の効果】
【0014】
本発明によれば、熱等の影響によっても配線が断線することのないインターポーザとその製造方法を実現でき、また、そのインターポーザを用いた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0016】
図1は、本発明の実施形態に係るインターポーザの要部断面図である。
【0017】
インターポーザ1は、シリコン等の平面状の半導体ウェハWから成り、その表面側には表面側溝5が、裏面側には裏面側溝6がそれぞれ刻設されている。また両溝5、6の所定位置には両溝5、6を貫通する貫通孔7が孔設されている。また、半導体ウェハWの両面とそれに形成された両溝5、6と貫通孔7の内壁は、酸化シリコン膜(SiO2)による絶縁膜8により被覆されている。例えば、絶縁膜8は熱酸化膜により形成することで、シリコンとの密着性が保たれる。
【0018】
絶縁膜8で被覆されている両溝5、6と貫通孔7の内部には、連通して導電性部材が充填され、それぞれの部位に応じて、表面側溝配線2、貫通電極4、裏面側溝配線3が形成されている。配線2、3は、半導体ウェハWを貫通して形成された貫通電極4により相互に接続されている。
【0019】
また、半導体ウェハWの表面側と裏面側は、それぞれ表面側保護膜9および裏面側保護膜10により覆われている。表面側保護膜9および裏面側保護膜10の所定の部位には、それぞれ開口が設けられ、表面側保護膜開口11および裏面側保護膜開口12として形成されている。
【0020】
なお、表面側保護膜9および裏面側保護膜10は、必須のものではなく、両保護膜9、10を成膜せずに絶縁膜8が露出した状態でもよい。
【0021】
上述したように、配線層を基板の表面上から突出させないように形成されているので、配線層の保護膜9,10が不要である、もしくは極めて薄いものでよい。このことにより、インターポーザの反りが著しく低減することができる。また、配線層が突出していないので、インターポーザのハンドリングの際、チップ接続時のツール保持等においても、応力集中を避けることができる。
【0022】
次に、図2乃至図10を参照して、上述のインターポーザ1の製造方法について説明する。なお、図2乃至図10においては、図1と同一箇所には同一符号を付して重複した説明を省略する。
【0023】
まず、図2に示したように、平面状のシリコンの半導体ウェハWを用意する。この際、半導体ウェハWは所望の厚さに薄型化していても良い。
【0024】
次に、図3に示したように、半導体ウェハWの表面と裏面の所定箇所に、表面側溝5と裏面側溝6とを形成する。この溝5、6の形成は、例えばフォトリソグラフィとRIEドライエッチングまたはウエットエッチング技術によって、あるいはレーザ照射によって、あるいはサンドブラスト噴射によって、半導体ウェハWのそれぞれ、表面側および裏面側から形成する。(配線溝形成工程)
次に、図4に示したように、表面側溝5と裏面側溝6との所定位置を貫通するように、例えばフォトリソグラフィとRIEドライエッチングまたはウエットエッチング技術によって、あるいはレーザ照射によって、あるいはサンドブラスト噴射によって、貫通孔7を形成する。(貫通孔形成工程)
次に、図5に示したように、半導体ウェハWの両表面と表面側溝5と裏面側溝6と貫通孔7の内壁に連通した絶縁膜8を形成する。この絶縁膜8は、例えば熱酸化膜(SiO2)として形成することができる。熱酸化膜はSiとの密着性が良く、緻密で絶縁性に優れている。絶縁膜8は、CVDプロセスによっても形成することができる。それらは、例えば、TEOS(Tetra Ethyl Ortho Silicate)と、酸化剤としてO2を用いて、約200℃以下の低温CVD(Chemical Vapor Deposition)法により、酸化シリコン膜(SiO2)を形成することができる。また、シラン(SiH4)とNH3を用いたプラズマCVDプロセスにより窒化シリコン膜(SiN)を形成することもでき、窒化シリコン膜はSiO2より金属元素の拡散を抑制することができ信頼性が向上する。(絶縁膜成膜工程)
次に、図6に示したように、絶縁膜8で被覆されている各溝5、6と貫通孔7の内部に連通して導電性部材を充填し、それぞれの部位に応じて、表面側溝配線2、裏面側溝配線3および貫通電極4とが形成される。
【0025】
導電性部材の充填は、(イ)導電性部材をめっきにより埋め込み、その後、機械研磨加工やCMP(化学機械研磨)加工を施して平滑面を形成する、(ロ)導電性部材を蒸着により埋め込み機械研磨加工やCMP加工を施して平滑面を形成する、(ハ)導電ペーストをスクリーン印刷により埋め込む、(ニ)溶融金属を埋め込む等の任意の手段を用いることができる。また、導電性部材の充填の前に絶縁膜8上に予め金属拡散防止のためのバリヤ層(図示せず)を形成しておくと信頼性が向上し好適である。例えば、バリヤ層はタンタル(Ta)や窒化タンタル(TaN)やチタン(Ti)や窒化チタン(TiN)などで形成される(導電材充填工程)
表面側溝配線2、裏面側配線3には、所望の回路パターンを形成することができる。例えば、図7に示したように、埋め込み配線がインダクタンス回路14を兼用するように形成させることができる。インダクタンス回路14は、表面側溝配線2や貫通電極4や裏面側溝配線3に接続されている。このようなインダクタンス回路14は、ノイズ低減の働きをさせることができる。尚、インダクタンス回路は、図7に示すようなスパイラル状配線で配設する他に、図8乃至図10に示すように蛇行状配線として配設することもできる。
【0026】
また、図11に示したように、表面側溝配線2や裏面側溝配線3中に、両溝配線材料と異なる材料を配置することで、静電容量素子15や電気抵抗素子16を形成することもできる。なお、静電容量素子15の場合は誘電率の高い材料を配置し、電気抵抗素子16の場合は、電気抵抗率の高い材料を配置する。それらは、製造の際は、マスキングを施して2段階の工程で表面側溝配線2や裏面側溝配線の内部に埋め込む。
【0027】
次に、図12に示すように、半導体ウェハWの両表面の上に、それぞれパッシベーション膜である表面側保護膜9と裏面側保護膜10とを成膜する。この両保護膜9、10は、例えば、テトラ・エチル・オルソ・シリケート(TEOS)とO2を材料ガスとしたプラズマCVD法による酸化シリコン膜と、シラン(SiH4)とNH3を材料ガスとしたプラズマCVD法による窒化シリコン膜を積層して形成することができる。(保護膜形成工程)
また、両保護膜9、10の所定箇所には、接続端子(バンプ)を接合するための開口である表面側保護膜開口11と裏面側保護膜開口12とをエッチング等により形成する。
【0028】
次に、図13に示すように、半導体ウェハWをダイサー(図示しない)により所定箇所で切断して個別のインターポーザ1を得る。(個別化工程)
これらの各工程により形成されたインターポーザ1は、保護膜9、10は特に設けなくてもよく、また設けたとしても極めて薄いものでよいので、インターポーザ1の反りは従来のインターポーザに比べて大幅に軽減される。それにより、配線2、3にクラックが生じるのを防止できるので、断線の発生も防げる。
【0029】
また、従来のインターポーザのように、やわらかい部材の配線2、3がインターポーザ1基板の表面から突出していないので、インターポーザ1に半導体チップを接続するハンドリングの際に、ツールによる保持等でも応力の集中を防止することができる。また、表面側溝配線2、裏面側溝配線3および貫通電極4が同一の導電性部材で形成されている場合は、異種材料間の接続部、いわゆるコンタクト部が無くなり、異種金属元素の相互拡散によるボイドの発生等の断線不良が起こらず信頼性が高くなる。
【0030】
また、配線材をはんだ材にすれば、半導体チップの接続部とはんだ付けをした際の接合性が向上し、接合の信頼性が高くなる。
【0031】
次に、図14に示した断面図を参照して、上述のインターポーザ1の両面への半導体チップの実装について説明する。なお、図14において、図1と同一箇所には同一符号を付して、その個々の説明を省略する。
【0032】
半導体装置21は、上述のインターポーザ1の両面に、それぞれ半導体チップ24が金属ボールの接続端子(バンプ)25を介して実装されて形成されている。
【0033】
半導体チップ24は半導体基板22に機能素子23が形成されており、フェースダウンの状態(機能素子23がインターポーザ1に向き合う状態)で、フリップチップボンディングにより接続端子25を介してインターポーザ1の表面側溝配線2および裏面側溝配線3にそれぞれ、接合されている。この接合により、接続端子25と両溝配線2、3との接合部位は合金層26が形成され強固に接続される。
【0034】
なお、接続端子25がはんだ材で形成されている場合、両溝配線2、3がはんだ材で形成されていると、はんだ対はんだの接合になり、電気的にも強度的にも良好な接合が得られる。
【0035】
また、保護膜9、10は、はんだ接合の際に、溶融はんだが横方向に流れるのを防止する効果もある。
【0036】
なお、保護膜9、10が形成されていない場合でも、変形例として図15に模式斜視図を示したように、溝配線2の配線パターンの一部であるボンディングパッド27に隣接した部位を細く形成してくびれ部28を設け、くびれ配線にすることで溶融はんだが横方向に流れるのを防止することができる。
【0037】
次に、上述のインターポーザに機能素子や静電容量素子、電気抵抗素子、インダクタンスコイルといった受動素子等が形成された半導体チップのマザーボードである配線基板への実装した例について説明する。
【0038】
図16は、機能素子や静電容量素子、電気抵抗素子、インダクタンスコイルといった受動素子等が形成された半導体チップ1aを3段に積層して搭載したマルチチップ型等の半導体装置の構造を示す略断面図である。
【0039】
この半導体装置41は、BGAタイプのパッケージ形態を有しており、マザーボードである配線基板42及び金属ボール43を備えている。配線基板42の上には、例えば制御用ICなどの固体装置44が搭載されている。固体装置44の上には、上述のインターポーザ1に機能素子等が形成された半導体装置1aが層間封止樹脂47で順に積層され、貫通電極49を介して、固体装置44に設けられた電極パッド45と電気的に接続している。最上層に積層される半導体チップ48は、いわゆるフェースダウンで積層され、貫通電極が形成されていない。
【0040】
配線基板42の一方表面外周部で、固体装置44が対向していない領域には、電極パッド(図示せず)が設けられており、この電極パッドは、配線基板42の内部や表面で再配線されて、配線基板42の他方表面に設けられた金属ボール43に電気接続されている。
【0041】
固体装置44の一方表面(配線基板42とは反対側の面)外周部で半導体チップ1aが対向していない領域には、電極パッド46が形成されている。配線基板42に設けられた電極パッド(図示しない)と、固体装置44の電極パッド46とは、ボンディングワイヤ50により電気接続されている。
【0042】
図16に示すように、各半導体チップ1a、半導体チップ48および固体装置44は、配線基板42の金属ボール43とは反対面にて、封止樹脂51で封止されている。
【0043】
したがって、本実施形態において、モジュール化に際し、インターポーザ1に実装された各半導体チップ1aをマルチチップ型等の半導体装置として良好に組み立てることができる。
【0044】
また、図17は、図14で示したような1個の半導体装置21を配線基板42に搭載した半導体装置55の構造を示す略断面図である。
【0045】
図17に示される半導体装置55も、BGAタイプのパッケージ形態を有している。
【0046】
マザーボードである配線基板42の上には、例えば制御IC等の固体装置44が搭載されている。固体装置44の上に上述のインターポーザ1に実装された半導体チップ24が積層され、層間封止樹脂47で固定されている。半導体チップ24は貫通電極49を介して、固体装置44と電気的に接続している。
【0047】
配線基板42の一方表面外周部で、固体装置44が対向していない領域には、電極パッド(図示せず)が設けられており、この電極パッドは、配線基板42の内部や表面で再配線されて、配線基板42の他方表面に設けられた金属ボール43に電気接続されている。
【0048】
インターポーザ1の一方表面(配線基板42とは反対側の面)外周部で半導体チップ24が対向していない領域には、電極パッド46が形成されている。配線基板42に設けられた電極パッド(図示しない)と、インターポーザ1の電極パッド46とは、ボンディングワイヤ50により電気接続されている。
【0049】
図17に示すように、半導体チップ24や固体装置44の外側は、配線基板42の金属ボール43とは反対面にて、に封止樹脂51で封止されている。
【0050】
したがって、本実施形態においても、モジュール化に際し、インターポーザ1に実装された半導体チップ24を半導体装置として良好に組み立てることができる。
【0051】
なお、本発明は上記実施形態のそのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0052】
【図1】本発明の実施形態に係るインターポーザの要部断面図。
【図2】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図3】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図4】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図5】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図6】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図7】インダクタンス回路の一例を示す図。
【図8】インダクタンス回路の一例を示す図。
【図9】インダクタンス回路の一例を示す図。
【図10】インダクタンス回路の一例を示す図。
【図11】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図12】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図13】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図14】本発明の実施形態に係るインターポーザの両面へ半導体チップの実装した断面図。
【図15】本発明の実施形態に係るインターポーザの溝配線の変形例の模式斜視図。
【図16】本発明の実施形態に係るインターポーザと半導体チップを3段に積層した半導体装置の構造を示す略断面図。
【図17】本発明の実施形態に係るインターポーザと半導体チップを搭載した半導体装置の構造を示す略断面図。
【符号の説明】
【0053】
1…インターポーザ、2…表面側溝配線、3…裏面側溝配線、4…貫通電極、5…表面側溝、6…裏面側溝、7…貫通孔、8…絶縁膜、9…表面側保護膜、10…裏面側保護膜、11…表面側保護膜開口、12…裏面側保護膜開口、14…インダクタンス回路、15…静電容量素子、16…電気抵抗素子、21…半導体装置、22…半導体基板、23…機能素子、24…半導体チップ、26…合金層、28…くびれ部。
【技術分野】
【0001】
本発明は、半導体チップを実装するのに適したインターポーザおよびその製造方法、ならびに半導体チップが実装された半導体装置に関する。
【背景技術】
【0002】
複数の半導体チップを単一パッケージに高密度かつ多層に実装するSiP(System in Package)は、システムを1チップ化するSoC(System on Chip)に比べて小型化、高集積化を低コストで実現できるため、携帯電話等の様々な電子情報機器に採用されるようになっている。インターポーザは、こうしたパッケージ品において、チップ間や層間の接続配線を形成する中継基板として利用されている。
【0003】
それに伴い、同一回路基板上に半導体チップを接続し、さらにその上に、機能の異なる半導体チップを搭載するチップオンチップによる接続技術が取り入れられている。これにより、実装面積はいっそう小さくなり、半導体チップ間の距離も短くなるので、高速化を図ることができるようになっている。
【0004】
通常、チップオンチップの接続方法は活性領域の大きな第1半導体チップを下側、活性領域の小さな第2半導体チップを上側に配置し、互いの電極パッドが向き合うように位置決めした後、予め第2半導体チップの電極パッドの上に形成した半田やAu等のバンプを介して相互にフリップチップ接続している。さらに、第1及び第2半導体チップを電気的に接続した後は、相互の活性領域の間に絶縁性樹脂を充填する。このようにして、第1及び第2半導体チップを、バンプと絶縁性樹脂によって一体化する。さらに、第1半導体チップの端部に形成した電極パッドを、回路基板の端部に形成した電極パッドに、Au線等のワイヤによってワイヤボンディングで接合し、電気的に接続して形成している(例えば、特許文献1を参照)。
【0005】
ただし、チップオンチップの接続方法が成立するのは、接合する下側の半導体チップが上側の半導体チップよりも接合面が広いことが必要で、同一サイズの半導体チップ同士の場合は接続することができない。
【0006】
そのため、同一サイズの半導体チップを3次元実装する際には、各半導体チップを個別にインターポーザの上に実装した後、これらのインターポーザを複数段に積層してモジュールとするのが一般的である。その場合、複数段に積層したインターポーザの間の接続は、各インターポーザに設けられた接続用ランド間を半田ボールによって接続する方法が一般に採用されている(例えば、特許文献2を参照)。
【0007】
また、インターポーザとして両面回路基板を用いた場合には、基板の表面に突出して回路パターン等の配線層が形成されたインターポーザの両面に半導体チップを実装している。
【特許文献1】特開2004−63753号公報
【特許文献2】特開2002−110901号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
半導体パッケージとして、PGAまたはBGAの外部端子を備えたインターポーザの両面に、半導体ベアチップをフリップ実装したCSPやBGAパッケージを形成した場合、従来用いられているインターポーザは、基板の両面に突出して回路パターン等の配線層が形成され、更にその表面側に絶縁体の保護層を形成している。従って、基板の両表面の全体は極めて凹凸の多い表面構造になっている。
【0009】
この凹凸の多い表面構造は、熱等の影響を受けた場合、その作用によって、一方の面が他方の面より大きく膨張して膨張差が生じる場合が発生する。それにより、基板の両面の膨張差により基板に反りが生じる。その反りの結果、基板に形成されている配線層は保護層で保護されていても破断限度を超えてしまい、クラックが生じて断線する恐れがある。
【0010】
本発明はこれらの事情に基づいてなされたもので、熱等の影響によっても配線層が断線することのないインターポーザとその製造方法及び半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0011】
本発明の一態様によれば、両表面が絶縁膜で被覆された半導体ウェハと、この半導体ウェハの両表面にそれぞれ刻設された溝の内部に前記絶縁膜に連通した絶縁膜を介して形成された表面側溝配線および裏面側溝配線と、前記表面側溝配線と裏面側溝配線とを導通させるために前記半導体ウェハの厚さ方向に側壁が前記絶縁膜を介して形成されている貫通電極とを具備し、かつ、両表面が平面状に形成されていることを特徴とするインターポーザが提供される。
【0012】
また、本発明の別の一態様によれば、半導体ウェハの表裏両面側からそれぞれ配線溝を形成する配線溝形成工程と、
前記半導体ウェハの表裏両面にそれぞれ形成された配線溝に連通する貫通孔を形成する貫通孔形成工程と、
前記半導体ウェハと前記配線溝と前記貫通孔とのそれぞれの表面に連通した絶縁膜を成膜する絶縁膜成膜工程と、
前記絶縁膜が成膜された前記配線溝と前記貫通孔の内部に導電材を充填する導電材充填工程と、
前記半導体ウェハを所定箇所で切断して個別化する個別片化工程と、
を有することを特徴とするインターポーザの製造方法が提供される。
【0013】
さらに、本発明の別の一態様によれば、インターポーザの少なくとも一面側に、1個以上の半導体チップが実装されている半導体装置であって、前記インターポーザを用いていることと特徴とする半導体装置が提供される。
【発明の効果】
【0014】
本発明によれば、熱等の影響によっても配線が断線することのないインターポーザとその製造方法を実現でき、また、そのインターポーザを用いた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0016】
図1は、本発明の実施形態に係るインターポーザの要部断面図である。
【0017】
インターポーザ1は、シリコン等の平面状の半導体ウェハWから成り、その表面側には表面側溝5が、裏面側には裏面側溝6がそれぞれ刻設されている。また両溝5、6の所定位置には両溝5、6を貫通する貫通孔7が孔設されている。また、半導体ウェハWの両面とそれに形成された両溝5、6と貫通孔7の内壁は、酸化シリコン膜(SiO2)による絶縁膜8により被覆されている。例えば、絶縁膜8は熱酸化膜により形成することで、シリコンとの密着性が保たれる。
【0018】
絶縁膜8で被覆されている両溝5、6と貫通孔7の内部には、連通して導電性部材が充填され、それぞれの部位に応じて、表面側溝配線2、貫通電極4、裏面側溝配線3が形成されている。配線2、3は、半導体ウェハWを貫通して形成された貫通電極4により相互に接続されている。
【0019】
また、半導体ウェハWの表面側と裏面側は、それぞれ表面側保護膜9および裏面側保護膜10により覆われている。表面側保護膜9および裏面側保護膜10の所定の部位には、それぞれ開口が設けられ、表面側保護膜開口11および裏面側保護膜開口12として形成されている。
【0020】
なお、表面側保護膜9および裏面側保護膜10は、必須のものではなく、両保護膜9、10を成膜せずに絶縁膜8が露出した状態でもよい。
【0021】
上述したように、配線層を基板の表面上から突出させないように形成されているので、配線層の保護膜9,10が不要である、もしくは極めて薄いものでよい。このことにより、インターポーザの反りが著しく低減することができる。また、配線層が突出していないので、インターポーザのハンドリングの際、チップ接続時のツール保持等においても、応力集中を避けることができる。
【0022】
次に、図2乃至図10を参照して、上述のインターポーザ1の製造方法について説明する。なお、図2乃至図10においては、図1と同一箇所には同一符号を付して重複した説明を省略する。
【0023】
まず、図2に示したように、平面状のシリコンの半導体ウェハWを用意する。この際、半導体ウェハWは所望の厚さに薄型化していても良い。
【0024】
次に、図3に示したように、半導体ウェハWの表面と裏面の所定箇所に、表面側溝5と裏面側溝6とを形成する。この溝5、6の形成は、例えばフォトリソグラフィとRIEドライエッチングまたはウエットエッチング技術によって、あるいはレーザ照射によって、あるいはサンドブラスト噴射によって、半導体ウェハWのそれぞれ、表面側および裏面側から形成する。(配線溝形成工程)
次に、図4に示したように、表面側溝5と裏面側溝6との所定位置を貫通するように、例えばフォトリソグラフィとRIEドライエッチングまたはウエットエッチング技術によって、あるいはレーザ照射によって、あるいはサンドブラスト噴射によって、貫通孔7を形成する。(貫通孔形成工程)
次に、図5に示したように、半導体ウェハWの両表面と表面側溝5と裏面側溝6と貫通孔7の内壁に連通した絶縁膜8を形成する。この絶縁膜8は、例えば熱酸化膜(SiO2)として形成することができる。熱酸化膜はSiとの密着性が良く、緻密で絶縁性に優れている。絶縁膜8は、CVDプロセスによっても形成することができる。それらは、例えば、TEOS(Tetra Ethyl Ortho Silicate)と、酸化剤としてO2を用いて、約200℃以下の低温CVD(Chemical Vapor Deposition)法により、酸化シリコン膜(SiO2)を形成することができる。また、シラン(SiH4)とNH3を用いたプラズマCVDプロセスにより窒化シリコン膜(SiN)を形成することもでき、窒化シリコン膜はSiO2より金属元素の拡散を抑制することができ信頼性が向上する。(絶縁膜成膜工程)
次に、図6に示したように、絶縁膜8で被覆されている各溝5、6と貫通孔7の内部に連通して導電性部材を充填し、それぞれの部位に応じて、表面側溝配線2、裏面側溝配線3および貫通電極4とが形成される。
【0025】
導電性部材の充填は、(イ)導電性部材をめっきにより埋め込み、その後、機械研磨加工やCMP(化学機械研磨)加工を施して平滑面を形成する、(ロ)導電性部材を蒸着により埋め込み機械研磨加工やCMP加工を施して平滑面を形成する、(ハ)導電ペーストをスクリーン印刷により埋め込む、(ニ)溶融金属を埋め込む等の任意の手段を用いることができる。また、導電性部材の充填の前に絶縁膜8上に予め金属拡散防止のためのバリヤ層(図示せず)を形成しておくと信頼性が向上し好適である。例えば、バリヤ層はタンタル(Ta)や窒化タンタル(TaN)やチタン(Ti)や窒化チタン(TiN)などで形成される(導電材充填工程)
表面側溝配線2、裏面側配線3には、所望の回路パターンを形成することができる。例えば、図7に示したように、埋め込み配線がインダクタンス回路14を兼用するように形成させることができる。インダクタンス回路14は、表面側溝配線2や貫通電極4や裏面側溝配線3に接続されている。このようなインダクタンス回路14は、ノイズ低減の働きをさせることができる。尚、インダクタンス回路は、図7に示すようなスパイラル状配線で配設する他に、図8乃至図10に示すように蛇行状配線として配設することもできる。
【0026】
また、図11に示したように、表面側溝配線2や裏面側溝配線3中に、両溝配線材料と異なる材料を配置することで、静電容量素子15や電気抵抗素子16を形成することもできる。なお、静電容量素子15の場合は誘電率の高い材料を配置し、電気抵抗素子16の場合は、電気抵抗率の高い材料を配置する。それらは、製造の際は、マスキングを施して2段階の工程で表面側溝配線2や裏面側溝配線の内部に埋め込む。
【0027】
次に、図12に示すように、半導体ウェハWの両表面の上に、それぞれパッシベーション膜である表面側保護膜9と裏面側保護膜10とを成膜する。この両保護膜9、10は、例えば、テトラ・エチル・オルソ・シリケート(TEOS)とO2を材料ガスとしたプラズマCVD法による酸化シリコン膜と、シラン(SiH4)とNH3を材料ガスとしたプラズマCVD法による窒化シリコン膜を積層して形成することができる。(保護膜形成工程)
また、両保護膜9、10の所定箇所には、接続端子(バンプ)を接合するための開口である表面側保護膜開口11と裏面側保護膜開口12とをエッチング等により形成する。
【0028】
次に、図13に示すように、半導体ウェハWをダイサー(図示しない)により所定箇所で切断して個別のインターポーザ1を得る。(個別化工程)
これらの各工程により形成されたインターポーザ1は、保護膜9、10は特に設けなくてもよく、また設けたとしても極めて薄いものでよいので、インターポーザ1の反りは従来のインターポーザに比べて大幅に軽減される。それにより、配線2、3にクラックが生じるのを防止できるので、断線の発生も防げる。
【0029】
また、従来のインターポーザのように、やわらかい部材の配線2、3がインターポーザ1基板の表面から突出していないので、インターポーザ1に半導体チップを接続するハンドリングの際に、ツールによる保持等でも応力の集中を防止することができる。また、表面側溝配線2、裏面側溝配線3および貫通電極4が同一の導電性部材で形成されている場合は、異種材料間の接続部、いわゆるコンタクト部が無くなり、異種金属元素の相互拡散によるボイドの発生等の断線不良が起こらず信頼性が高くなる。
【0030】
また、配線材をはんだ材にすれば、半導体チップの接続部とはんだ付けをした際の接合性が向上し、接合の信頼性が高くなる。
【0031】
次に、図14に示した断面図を参照して、上述のインターポーザ1の両面への半導体チップの実装について説明する。なお、図14において、図1と同一箇所には同一符号を付して、その個々の説明を省略する。
【0032】
半導体装置21は、上述のインターポーザ1の両面に、それぞれ半導体チップ24が金属ボールの接続端子(バンプ)25を介して実装されて形成されている。
【0033】
半導体チップ24は半導体基板22に機能素子23が形成されており、フェースダウンの状態(機能素子23がインターポーザ1に向き合う状態)で、フリップチップボンディングにより接続端子25を介してインターポーザ1の表面側溝配線2および裏面側溝配線3にそれぞれ、接合されている。この接合により、接続端子25と両溝配線2、3との接合部位は合金層26が形成され強固に接続される。
【0034】
なお、接続端子25がはんだ材で形成されている場合、両溝配線2、3がはんだ材で形成されていると、はんだ対はんだの接合になり、電気的にも強度的にも良好な接合が得られる。
【0035】
また、保護膜9、10は、はんだ接合の際に、溶融はんだが横方向に流れるのを防止する効果もある。
【0036】
なお、保護膜9、10が形成されていない場合でも、変形例として図15に模式斜視図を示したように、溝配線2の配線パターンの一部であるボンディングパッド27に隣接した部位を細く形成してくびれ部28を設け、くびれ配線にすることで溶融はんだが横方向に流れるのを防止することができる。
【0037】
次に、上述のインターポーザに機能素子や静電容量素子、電気抵抗素子、インダクタンスコイルといった受動素子等が形成された半導体チップのマザーボードである配線基板への実装した例について説明する。
【0038】
図16は、機能素子や静電容量素子、電気抵抗素子、インダクタンスコイルといった受動素子等が形成された半導体チップ1aを3段に積層して搭載したマルチチップ型等の半導体装置の構造を示す略断面図である。
【0039】
この半導体装置41は、BGAタイプのパッケージ形態を有しており、マザーボードである配線基板42及び金属ボール43を備えている。配線基板42の上には、例えば制御用ICなどの固体装置44が搭載されている。固体装置44の上には、上述のインターポーザ1に機能素子等が形成された半導体装置1aが層間封止樹脂47で順に積層され、貫通電極49を介して、固体装置44に設けられた電極パッド45と電気的に接続している。最上層に積層される半導体チップ48は、いわゆるフェースダウンで積層され、貫通電極が形成されていない。
【0040】
配線基板42の一方表面外周部で、固体装置44が対向していない領域には、電極パッド(図示せず)が設けられており、この電極パッドは、配線基板42の内部や表面で再配線されて、配線基板42の他方表面に設けられた金属ボール43に電気接続されている。
【0041】
固体装置44の一方表面(配線基板42とは反対側の面)外周部で半導体チップ1aが対向していない領域には、電極パッド46が形成されている。配線基板42に設けられた電極パッド(図示しない)と、固体装置44の電極パッド46とは、ボンディングワイヤ50により電気接続されている。
【0042】
図16に示すように、各半導体チップ1a、半導体チップ48および固体装置44は、配線基板42の金属ボール43とは反対面にて、封止樹脂51で封止されている。
【0043】
したがって、本実施形態において、モジュール化に際し、インターポーザ1に実装された各半導体チップ1aをマルチチップ型等の半導体装置として良好に組み立てることができる。
【0044】
また、図17は、図14で示したような1個の半導体装置21を配線基板42に搭載した半導体装置55の構造を示す略断面図である。
【0045】
図17に示される半導体装置55も、BGAタイプのパッケージ形態を有している。
【0046】
マザーボードである配線基板42の上には、例えば制御IC等の固体装置44が搭載されている。固体装置44の上に上述のインターポーザ1に実装された半導体チップ24が積層され、層間封止樹脂47で固定されている。半導体チップ24は貫通電極49を介して、固体装置44と電気的に接続している。
【0047】
配線基板42の一方表面外周部で、固体装置44が対向していない領域には、電極パッド(図示せず)が設けられており、この電極パッドは、配線基板42の内部や表面で再配線されて、配線基板42の他方表面に設けられた金属ボール43に電気接続されている。
【0048】
インターポーザ1の一方表面(配線基板42とは反対側の面)外周部で半導体チップ24が対向していない領域には、電極パッド46が形成されている。配線基板42に設けられた電極パッド(図示しない)と、インターポーザ1の電極パッド46とは、ボンディングワイヤ50により電気接続されている。
【0049】
図17に示すように、半導体チップ24や固体装置44の外側は、配線基板42の金属ボール43とは反対面にて、に封止樹脂51で封止されている。
【0050】
したがって、本実施形態においても、モジュール化に際し、インターポーザ1に実装された半導体チップ24を半導体装置として良好に組み立てることができる。
【0051】
なお、本発明は上記実施形態のそのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0052】
【図1】本発明の実施形態に係るインターポーザの要部断面図。
【図2】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図3】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図4】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図5】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図6】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図7】インダクタンス回路の一例を示す図。
【図8】インダクタンス回路の一例を示す図。
【図9】インダクタンス回路の一例を示す図。
【図10】インダクタンス回路の一例を示す図。
【図11】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図12】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図13】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図14】本発明の実施形態に係るインターポーザの両面へ半導体チップの実装した断面図。
【図15】本発明の実施形態に係るインターポーザの溝配線の変形例の模式斜視図。
【図16】本発明の実施形態に係るインターポーザと半導体チップを3段に積層した半導体装置の構造を示す略断面図。
【図17】本発明の実施形態に係るインターポーザと半導体チップを搭載した半導体装置の構造を示す略断面図。
【符号の説明】
【0053】
1…インターポーザ、2…表面側溝配線、3…裏面側溝配線、4…貫通電極、5…表面側溝、6…裏面側溝、7…貫通孔、8…絶縁膜、9…表面側保護膜、10…裏面側保護膜、11…表面側保護膜開口、12…裏面側保護膜開口、14…インダクタンス回路、15…静電容量素子、16…電気抵抗素子、21…半導体装置、22…半導体基板、23…機能素子、24…半導体チップ、26…合金層、28…くびれ部。
【特許請求の範囲】
【請求項1】
両表面が絶縁膜で被覆された半導体ウェハと、この半導体ウェハの両表面にそれぞれ刻設された溝の内部に前記絶縁膜に連通した絶縁膜を介して形成された表面側溝配線および裏面側溝配線と、前記表面側溝配線と裏面側溝配線とを導通させるために前記半導体ウェハの厚さ方向に側壁が前記絶縁膜を介して形成されている貫通電極とを具備し、かつ、両表面が平面状に形成されていることを特徴とするインターポーザ。
【請求項2】
前記両表面の絶縁層の上には前記表面側溝配線および前記裏面側溝配線のそれぞれに対応した開口を有する保護膜が形成されていることを特徴とする請求項1記載のインターポーザ。
【請求項3】
前記半導体ウェハはシリコンウェハであることを特徴とする請求項1又は2に記載のインターポーザ。
【請求項4】
前記表面側溝配線および前記裏面側溝配線の少なくとも一方に、スパイラル状配線または蛇行状配線が配置され、かつ前記スパイラル状配または前記蛇行状配線の一方起点が前記貫通電極を介して、前記溝配線に接続されることで、インダクタンス回路が形成されていることを特徴とする請求項1乃至3のいずれか1項に記載されていることを特徴とするインターポーザ。
【請求項5】
前記表面側溝配線および前記裏面側溝配線の少なくとも一方に、両溝配線よりも高い誘電率の材料から成る静電容量素子あるいは両溝配線よりも抵抗値の高い材料から成る電気抵抗素子が、両溝配線とほぼ同一断面積にて形成されていることを特徴とする請求項1乃至3のいずれか1項に記載されていることを特徴とするインターポーザ。
【請求項6】
前記表面側溝配線、前記裏面側溝配線および前記貫通電極は、同一の導電性部材で形成されていることを特徴とする請求項1乃至4のいずれか1項に記載されていることを特徴とするインターポーザ。
【請求項7】
半導体ウェハの表裏両面側からそれぞれ配線溝を形成する配線溝形成工程と、
前記半導体ウェハの表裏両面にそれぞれ形成された配線溝に連通する貫通孔を形成する貫通孔形成工程と、
前記半導体ウェハと前記配線溝と前記貫通孔とのそれぞれの表面に連通した絶縁膜を成膜する絶縁膜成膜工程と、
前記絶縁膜が成膜された前記配線溝と前記貫通孔の内部に導電性部材を充填する導電性部材充填工程と、
前記半導体ウェハを所定箇所で切断して個別化する個別化工程と、
を有することを特徴とするインターポーザの製造方法。
【請求項8】
前記導電性部材充填工程の後に、前記導性部電材が充填された前記半導体ウェハの両表面に保護膜を形成する保護膜形成工程を有することを特徴とする請求項7記載のインターポーザの製造方法。
【請求項9】
インターポーザの少なくとも一面側に、1個以上の半導体チップが実装されている半導体装置であって、前記インターポーザは請求項1又は6のいずれかに記載されたインターポーザであることと特徴とする半導体装置。
【請求項1】
両表面が絶縁膜で被覆された半導体ウェハと、この半導体ウェハの両表面にそれぞれ刻設された溝の内部に前記絶縁膜に連通した絶縁膜を介して形成された表面側溝配線および裏面側溝配線と、前記表面側溝配線と裏面側溝配線とを導通させるために前記半導体ウェハの厚さ方向に側壁が前記絶縁膜を介して形成されている貫通電極とを具備し、かつ、両表面が平面状に形成されていることを特徴とするインターポーザ。
【請求項2】
前記両表面の絶縁層の上には前記表面側溝配線および前記裏面側溝配線のそれぞれに対応した開口を有する保護膜が形成されていることを特徴とする請求項1記載のインターポーザ。
【請求項3】
前記半導体ウェハはシリコンウェハであることを特徴とする請求項1又は2に記載のインターポーザ。
【請求項4】
前記表面側溝配線および前記裏面側溝配線の少なくとも一方に、スパイラル状配線または蛇行状配線が配置され、かつ前記スパイラル状配または前記蛇行状配線の一方起点が前記貫通電極を介して、前記溝配線に接続されることで、インダクタンス回路が形成されていることを特徴とする請求項1乃至3のいずれか1項に記載されていることを特徴とするインターポーザ。
【請求項5】
前記表面側溝配線および前記裏面側溝配線の少なくとも一方に、両溝配線よりも高い誘電率の材料から成る静電容量素子あるいは両溝配線よりも抵抗値の高い材料から成る電気抵抗素子が、両溝配線とほぼ同一断面積にて形成されていることを特徴とする請求項1乃至3のいずれか1項に記載されていることを特徴とするインターポーザ。
【請求項6】
前記表面側溝配線、前記裏面側溝配線および前記貫通電極は、同一の導電性部材で形成されていることを特徴とする請求項1乃至4のいずれか1項に記載されていることを特徴とするインターポーザ。
【請求項7】
半導体ウェハの表裏両面側からそれぞれ配線溝を形成する配線溝形成工程と、
前記半導体ウェハの表裏両面にそれぞれ形成された配線溝に連通する貫通孔を形成する貫通孔形成工程と、
前記半導体ウェハと前記配線溝と前記貫通孔とのそれぞれの表面に連通した絶縁膜を成膜する絶縁膜成膜工程と、
前記絶縁膜が成膜された前記配線溝と前記貫通孔の内部に導電性部材を充填する導電性部材充填工程と、
前記半導体ウェハを所定箇所で切断して個別化する個別化工程と、
を有することを特徴とするインターポーザの製造方法。
【請求項8】
前記導電性部材充填工程の後に、前記導性部電材が充填された前記半導体ウェハの両表面に保護膜を形成する保護膜形成工程を有することを特徴とする請求項7記載のインターポーザの製造方法。
【請求項9】
インターポーザの少なくとも一面側に、1個以上の半導体チップが実装されている半導体装置であって、前記インターポーザは請求項1又は6のいずれかに記載されたインターポーザであることと特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2007−142026(P2007−142026A)
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願番号】特願2005−331509(P2005−331509)
【出願日】平成17年11月16日(2005.11.16)
【出願人】(503456832)株式会社ザイキューブ (36)
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願日】平成17年11月16日(2005.11.16)
【出願人】(503456832)株式会社ザイキューブ (36)
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