インダクタンス素子
【課題】 狭い面積で基板に一体的に形成できるインダクタンス素子を提供する。
【解決手段】 基板２の一方面に帯状の導体パターン３，４を形成し、他方面に帯状の導体パターン５，６，７を形成し、導体パターン３，４の一端と導体パターン５，６の一端の重なる端部同士を基板２を貫通して貫通導体１０，１１で電気的に接続し、導体パターン３，４の他端と導体パターン６，７の他端の重なる端部同士を基板２を貫通して貫通導体１３，１４で電気的に接続し、インダクタンス素子１を構成する。
【解決手段】 基板２の一方面に帯状の導体パターン３，４を形成し、他方面に帯状の導体パターン５，６，７を形成し、導体パターン３，４の一端と導体パターン５，６の一端の重なる端部同士を基板２を貫通して貫通導体１０，１１で電気的に接続し、導体パターン３，４の他端と導体パターン６，７の他端の重なる端部同士を基板２を貫通して貫通導体１３，１４で電気的に接続し、インダクタンス素子１を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はインダクタンス素子に関し、例えば電子回路基板の電源入力に接続されるＬＣフィルタに用いられるインダクタンス素子に関する。
【背景技術】
【０００２】
電子回路基板の電源入力端に接続されるＬＣフィルタは、外部からのノイズを除去して、電子回路基板に実装されている回路などが誤動作するのを防止する。ＬＣフィルタは、インダクタンス素子とコンデンサとで構成されるが、インダクタンス素子は導体を巻回した部品として構成されており、この部品を基板に実装するのが一般的である。
【０００３】
また、インダクタンス素子には、特開２００４−２２９９０号公報（特許文献１）に記載されているような積層インダクタンス素子がある。この積層インダクタンス素子は、セラミック層を複数層積層し、各層の表面にコイルパターンを配置し、コイルパターン同士を貫通導体により接続してインダクタンス素子を構成するものである。このようなインダクタンス素子を用いる場合であっても、別部品として用意しなければならず、導体を巻回したインダクタンス素子を用いる場合と変わりがない。
【特許文献１】特開２００４−２２９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の導体を巻回したインダクタンス素子や積層インダクタンス素子を用いる場合は、別部品として用意しておかなければならないばかりでなく、基板に実装するための手間がかかるという問題がある。
【０００５】
インダクタンス素子を別部品として用いることなく、図８に示すように基板３０の表面に渦巻状にコイルパターン３１を平面的に形成したインダクタンス素子もあるが、コイルパターン３１を形成するために基板３０上にある程度広い面積が必要になってくる。例えば、０．９９ｎＨのインダクタンス素子を構成するためには、コイルパターン３１の線幅および間隔を５０μｍにすると、コイルパターン３１を形成するための領域として４００μｍ×４００μｍ＝１６０，０００μｍ２もの面積が必要になる。
【０００６】
そこで、この発明は、狭い面積で基板に一体的に形成できるインダクタンス素子を提供することである。
【課題を解決するための手段】
【０００７】
この発明は、基板と、基板の一方面に形成される帯状の第１の導体と、基板の他方面に形成され、その一端が基板を介して第１の導体の一端に重なるように形成される帯状の第２の導体と、基板を貫通して第１および第２の導体の重なる端部同士を電気的に接続して連続的な導体にする貫通導体を備える。
【０００８】
この発明では、基板の一方面と他方面の導体を貫通導体で接続することで、連続的な導体を構成できるのでインダクタンス素子を基板の狭い面積上で一体的に形成できる。
【０００９】
好ましくは、第１の導体は、複数の帯状導体を含み、一方の帯状導体の一端が第２の導体の一端と重なり、他方の帯状導体の一端が第２の導体の他端に重なるように形成されていて、貫通導体はそれぞれの重なる端部同士を接続する。
【００１０】
好ましくは、第１の導体と、第２の導体は、それぞれ相互に所定の角度を有して配列されている。角度を変えることでインダクタンス素子全体の長さや幅を調整できる。
【００１１】
好ましくは、連続的な導体は螺旋状のコイルを構成している。
【００１２】
好ましい実施形態では、基板には電子回路を構成する電子部品が装着されており、連続的な導体の一端に接続され、電源電圧を入力するための入力導体と、連続的な導体の他端に接続され、入力された電源電圧を電子回路に供給する回路導体を含む。
【００１３】
好ましくは、基板は、電子部品が搭載されない空き領域を含み、第１および第２の導体と、貫通導体は、空き領域に設けられている。
【００１４】
好ましくは、基板は角を挟んで少なくとも２つの辺を有しており、第１の導体は基板の一辺に沿って形成されており、第２の導体は基板の他の一辺に沿って形成されている。
【発明の効果】
【００１５】
この発明は、基板の一方面に帯状の第１の導体を形成し、基板の他方面にその一端が基板を介して第１の導体の一端に重なるように帯状の第２の導体を形成し、第１および第２の導体の重なる端部同士を貫通導体で電気的に接続して連続的な導体にしたので、インダクタンス素子を狭い面積で基板上に一体的に構成するのが可能になる。
【発明を実施するための最良の形態】
【００１６】
図１はこの発明の一実施形態におけるインダクタンス素子の概要を示す図である。
【００１７】
図１において、インダクタンス素子４０は、それぞれが複数設けられている第１および第２の導体４１，４２と貫通導体４３とから構成されている。第１の導体４１は帯状であって、図示しない基板の一方面に複数平行に形成されており、第２の導体４２は帯状であって、その一端が基板を介して第１の導体４１の一端に重なるように複数平行に形成されている。貫通導体４３は、基板を貫通して第１および第２の導体４１，４２の重なる端部同士を電気的に接続している。これにより、第１および第２の導体４１，４２と貫通導体４３が連続的な導体構成している。
【００１８】
図１に示したインダクタンス素子４０を具体例として示すと、例えば第１および第２の導体４１，４２の線幅と貫通導体４３の孔径をそれぞれ５０μｍとし、貫通導体４３の高さを３００μｍとすると、これらの要素が基板上で占める面積は、１６０μｍ×９６０μｍ＝１５３，６００μｍ程度で済み、しかもインダクタンス値を３．９３ｎＨにすることができる。したがって、この実施形態によれば、図８に示した従来例に比べて、基板上の面積がほぼ同じであっても容量値が約４倍のインダクタンス素子４０を実現できる。
【００１９】
図２は図１に示したインダクタンス素子を実現するための図解図である。図２において、基板２は、例えば積層基板などに使用されるインターポーザ基板が用いられる。基板２の一方面には、インダクタンス素子１のためのコイルを形成する第１の導体としての複数の導体パターン３，４がそれぞれ所定の間隔を有して平行に形成されており、基板２の他方面には、同じくコイルを形成するための第２の導体としての複数の導体パターン５，６，７がそれぞれ所定の間隔を有して平行に形成されている。導体パターン３，４と、導体パターン５，６，７は相互に所定の角度を有して配列されている。第１および第２の導体は同数設けられるか、あるいは一方を１つ多く設けてもよい。
【００２０】
導体パターン３，４の一端は導体パターン５，６の一端と重なっており、それぞれ重なっている一端同士が例えばビアホールあるいはスルーホール内に金属を埋め込んだ貫通導体１０，１１によって基板２を貫通して電気的に接続されている。導体パターン３，４の他端は基板２を介して導体パターン６，７の他端と重なっており、それぞれ重なっている他端同士が貫通導体１３，１４によって基板２を貫通して電気的に接続されている。これによって、導体パターン５，３，６，４，７と、貫通導体１０，１３，１１，１４，１２とにより連続的な導体が構成されている。
【００２１】
基板１の一方面には、帯状の電源導体としての電源入力パターン８が形成されており、この電源入力パターン８の一端は基板２を介して導体パターン５の他端に重なるように配置されていて、電源入力パターン８と導体パターン５の重なっている端部同士が貫通導体１５によって基板２を貫通して電気的に接続されている。
【００２２】
電源入力パターン８には、図示しないが、リード線が接続されて直流電圧が供給される。さらに、基板１の一方面には回路導体としての回路パターン９が形成されており、この回路パターン９の一端は基板２を介して導体パターン７の一端と重なっており、回路パターン９と導体パターン７の重なっている端部同士が貫通導体１２によって基板２を貫通して電気的に接続されている。回路パターン９は図示しない電子回路を構成する回路部品のパターンに接続されている。
【００２３】
この実施形態では、第１の導体パターン３，４と、第２の導体パターン５，６，７とが貫通導体１０，１１，１３，１４によって電気的に接続されて連続的な導体を構成しており、しかも、図２の電源入力パターン８側から見たとき反時計方向に螺旋状に巻回されたコイルを構成しており、ｎＨのインダクタンス値を有するインダクタンス素子１として作用する。
【００２４】
インダクタンス素子１は直流的には単なる導体として作用するので、電源入力パターン８に入力された直流電圧は電圧降下を生じることなく回路パターン９を介して電子回路に供給される。しかし、インダクタンス素子１は、雑音などの交流成分に対して抵抗素子として作用するので、雑音などが回路パターンに混入するのを阻止することができる。より好ましくは、回路パターン９と図示しない接地ラインとの間にコンデンサを接続すれば、ＬＣフィルタを構成でき、雑音の混入を阻止するのにより効果的である。
【００２５】
なお、図２では電源入力パターン８を貫通導体１５を介して第２の導体パターン５の他端に接続するようにしたが、貫通導体１５を設けることなく、基板２の他方面で電源入力パターン８を導体パターン５の他端に直接接続してもよく、回路パターン９も基板２の他方面に形成して導体パターン７の一端に直接接続してもよい。
【００２６】
なお、使用する周波数が高ければ、導体パターン３と５のみを基板２に形成し、貫通導体１０で導体パターン３，５を接続するだけでもインダクタンス素子を構成できる。
【００２７】
図３はこの発明の他の実施形態におけるインダクタンス素子を示す図である。この実施形態のインダクタンス素子１ａは、図２に示した導体パターン３〜７の配置を変えたものであり、それ以外の構成は図２と同じである。すなわち、基板２の一方面に平行に形成されている第１の導体パターン３，４に対して、基板２の他方面に形成されている第２の導体パターン５，６，７をほぼ直角となるように配置したものである。
【００２８】
導体パターン５，７は同一直線上に形成され、導体パターン６は導体パターン５，７に対して平行に形成されている。電源入力パターン８は貫通導体１５から導体パターン３に対して平行に延び、先端部分が９０度曲げられて基板２の端部に延びている。この例においても、第１の導体パターン３，４と、第２の導体パターン５，６，７とが貫通導体１０，１１，１３，１４によって電気的に接続されて連続的な導体を構成している。
【００２９】
図４および図５は、この発明のさらに他の実施形態におけるインダクタンス素子の導体パターンの配列例を示す図である。図４に示した例のインダクタンス素子１ｂは、導体パターン３，４と導体パターン５，６，７とのそれぞれのなす角度θ１が鋭角をなすように配列したものである。それ以外の電源入力パターン８，回路パターン９および貫通導体１０〜１５は図２および図３と同じである。この実施形態では、鋭角θ１を小さくしかつ図４の垂直方向に対して導体パターン３〜７の傾斜角度を大きくすれば、インダクタンス素子１ｂとしての長さを短くできるとともに、幅を狭くできる。
【００３０】
図５に示した例のインダクタンス素子１ｃは、導体パターン３，４と導体パターン５，６，７とのそれぞれのなす角度θ２が鈍角をなすように配列したものである。それ以外の電源入力パターン８，回路パターン９および貫通導体１０〜１５は図２および図３と同じである。この実施形態では、鈍角θ２を大きくなるように導体パターン３〜７を配置すれば、インダクタンス素子１ｃの長さは長くなるが幅を狭くできる。
【００３１】
図６はこの発明の一実施形態におけるインダクタンス素子の具体的な配置例を示す図である。基板２は長方形状に形成されていて、基板２の長手方向の一端側に沿って図２と同様に構成されたインダクタンス素子１が配置されている。基板２上の領域２０は電子回路を構成する各種電子部品を配置するための領域として使用される。したがって、この実施形態では、従来例の基板上に平面的に渦巻状に形成するインダクタンス素子に比較して、インダクタンス素子１を基板２の狭い領域上に形成することが可能になる。
【００３２】
図７は、この発明のその他の実施形態におけるインダクタンス素子を示す図である。図７において、基板２は長方形状に形成されており、基板２の一方面における短手側の一方端部および他方端部に沿ってそれぞれ導体パターン２１，２２が平行に形成されており、基板２の他方面における長手側の一方端部および他方端部に沿ってそれぞれ導体パターン２３，２４が形成されている。さらに、基板２の一方面には導体パターン２１に平行に回路パターン２５が形成されている。
【００３３】
導体パターン２１の一端と導体パターン２３の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２６によって基板２を貫通して電気的に接続されている。導体パターン２３の他端と導体パターン２２の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２７によって基板２を貫通して電気的に接続されている。導体パターン２２の他端と導体パターン２４の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２８によって基板２を貫通して電気的に接続されている。導体パターン２４の他端と回路パターン２５の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２９によって基板２を貫通して電気的に接続されている。
【００３４】
この実施形態は、導体パターン２１，２３，２２，２４と回路パターン２５が貫通導体２６，２７，２８，２９によって接続されているので、連続的な導体を構成してインダクタンス素子１ｄを構成できる。そして、導体パターン２１の他端にリード線が接続されて直流電圧が供給されると、回路パターン２５から各電子回路に直流電圧を供給できる。
【００３５】
また、基板２の周辺は通常電子部品が装着されることなく空き領域とされており、この空き領域に導体パターン２１，２３，２２，２４を配列できるので、スペースファクタを向上できる。
【００３６】
なお、基板６の周囲に導体パターン２１，２２，２３，２４を形成することなく、基板２の１つの角を挟む一辺に沿って導体パターン２１を一方面に形成し、他の一辺に沿って導体パターン２２を他方面に形成し、貫通導体２６で導体パターン２１，２２を接続するだけでも、使用する周波数によっては所定のインダクタンス値を持つインダクタンス素子を構成できる。
【００３７】
さらに、上述の説明では、１枚の基板２の一方面と他方面にそれぞれ導体パターンを形成するようにしたが、複数枚の基板を積層し、積層した基板の一方面と他方面に導体パターンを形成して貫通導体で接続してもよい。この場合には貫通導体を長くできるのでインダクタンス値を大きくできる。
【００３８】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００３９】
この発明のインダクタンス素子は、基板の一方面と他方面とに導体パターンを配列してそれぞれを電気的に接続することでインダクタンス素子を構成できるので、ＬＣフィルタなどに利用できる。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態におけるインダクタンス素子の概念図である。
【図２】図１に示したインダクタンス素子を実現するための図解図である。
【図３】この発明の他の実施形態におけるインダクタンス素子を示す図である。
【図４】この発明のさらに他の実施形態におけるインダクタンス素子の導体パターンの配列例を示す図である。
【図５】この発明のさらに他の実施形態におけるインダクタンス素子の導体パターンの配列例を示す図である。
【図６】この発明の一実施形態におけるインダクタンス素子の具体的な配置例を示す図である。
【図７】この発明のその他の実施形態におけるインダクタンス素子を示す図である。
【図８】基板上に平面的に形成した従来のインダクタンス素子を示す図である。
【符号の説明】
【００４１】
１，１ａ，１ｂ，１ｃ，１ｄ，４０ インダクタンス素子、２ 基板、３〜７，２１〜２４ 導体パターン、８ 電源入力パターン、９，２５ 回路パターン、１０〜１５，２６〜２９，４３ 貫通導体、２０ 領域、４１ 第１の導体、４２ 第２の導体。
【技術分野】
【０００１】
この発明はインダクタンス素子に関し、例えば電子回路基板の電源入力に接続されるＬＣフィルタに用いられるインダクタンス素子に関する。
【背景技術】
【０００２】
電子回路基板の電源入力端に接続されるＬＣフィルタは、外部からのノイズを除去して、電子回路基板に実装されている回路などが誤動作するのを防止する。ＬＣフィルタは、インダクタンス素子とコンデンサとで構成されるが、インダクタンス素子は導体を巻回した部品として構成されており、この部品を基板に実装するのが一般的である。
【０００３】
また、インダクタンス素子には、特開２００４−２２９９０号公報（特許文献１）に記載されているような積層インダクタンス素子がある。この積層インダクタンス素子は、セラミック層を複数層積層し、各層の表面にコイルパターンを配置し、コイルパターン同士を貫通導体により接続してインダクタンス素子を構成するものである。このようなインダクタンス素子を用いる場合であっても、別部品として用意しなければならず、導体を巻回したインダクタンス素子を用いる場合と変わりがない。
【特許文献１】特開２００４−２２９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の導体を巻回したインダクタンス素子や積層インダクタンス素子を用いる場合は、別部品として用意しておかなければならないばかりでなく、基板に実装するための手間がかかるという問題がある。
【０００５】
インダクタンス素子を別部品として用いることなく、図８に示すように基板３０の表面に渦巻状にコイルパターン３１を平面的に形成したインダクタンス素子もあるが、コイルパターン３１を形成するために基板３０上にある程度広い面積が必要になってくる。例えば、０．９９ｎＨのインダクタンス素子を構成するためには、コイルパターン３１の線幅および間隔を５０μｍにすると、コイルパターン３１を形成するための領域として４００μｍ×４００μｍ＝１６０，０００μｍ２もの面積が必要になる。
【０００６】
そこで、この発明は、狭い面積で基板に一体的に形成できるインダクタンス素子を提供することである。
【課題を解決するための手段】
【０００７】
この発明は、基板と、基板の一方面に形成される帯状の第１の導体と、基板の他方面に形成され、その一端が基板を介して第１の導体の一端に重なるように形成される帯状の第２の導体と、基板を貫通して第１および第２の導体の重なる端部同士を電気的に接続して連続的な導体にする貫通導体を備える。
【０００８】
この発明では、基板の一方面と他方面の導体を貫通導体で接続することで、連続的な導体を構成できるのでインダクタンス素子を基板の狭い面積上で一体的に形成できる。
【０００９】
好ましくは、第１の導体は、複数の帯状導体を含み、一方の帯状導体の一端が第２の導体の一端と重なり、他方の帯状導体の一端が第２の導体の他端に重なるように形成されていて、貫通導体はそれぞれの重なる端部同士を接続する。
【００１０】
好ましくは、第１の導体と、第２の導体は、それぞれ相互に所定の角度を有して配列されている。角度を変えることでインダクタンス素子全体の長さや幅を調整できる。
【００１１】
好ましくは、連続的な導体は螺旋状のコイルを構成している。
【００１２】
好ましい実施形態では、基板には電子回路を構成する電子部品が装着されており、連続的な導体の一端に接続され、電源電圧を入力するための入力導体と、連続的な導体の他端に接続され、入力された電源電圧を電子回路に供給する回路導体を含む。
【００１３】
好ましくは、基板は、電子部品が搭載されない空き領域を含み、第１および第２の導体と、貫通導体は、空き領域に設けられている。
【００１４】
好ましくは、基板は角を挟んで少なくとも２つの辺を有しており、第１の導体は基板の一辺に沿って形成されており、第２の導体は基板の他の一辺に沿って形成されている。
【発明の効果】
【００１５】
この発明は、基板の一方面に帯状の第１の導体を形成し、基板の他方面にその一端が基板を介して第１の導体の一端に重なるように帯状の第２の導体を形成し、第１および第２の導体の重なる端部同士を貫通導体で電気的に接続して連続的な導体にしたので、インダクタンス素子を狭い面積で基板上に一体的に構成するのが可能になる。
【発明を実施するための最良の形態】
【００１６】
図１はこの発明の一実施形態におけるインダクタンス素子の概要を示す図である。
【００１７】
図１において、インダクタンス素子４０は、それぞれが複数設けられている第１および第２の導体４１，４２と貫通導体４３とから構成されている。第１の導体４１は帯状であって、図示しない基板の一方面に複数平行に形成されており、第２の導体４２は帯状であって、その一端が基板を介して第１の導体４１の一端に重なるように複数平行に形成されている。貫通導体４３は、基板を貫通して第１および第２の導体４１，４２の重なる端部同士を電気的に接続している。これにより、第１および第２の導体４１，４２と貫通導体４３が連続的な導体構成している。
【００１８】
図１に示したインダクタンス素子４０を具体例として示すと、例えば第１および第２の導体４１，４２の線幅と貫通導体４３の孔径をそれぞれ５０μｍとし、貫通導体４３の高さを３００μｍとすると、これらの要素が基板上で占める面積は、１６０μｍ×９６０μｍ＝１５３，６００μｍ程度で済み、しかもインダクタンス値を３．９３ｎＨにすることができる。したがって、この実施形態によれば、図８に示した従来例に比べて、基板上の面積がほぼ同じであっても容量値が約４倍のインダクタンス素子４０を実現できる。
【００１９】
図２は図１に示したインダクタンス素子を実現するための図解図である。図２において、基板２は、例えば積層基板などに使用されるインターポーザ基板が用いられる。基板２の一方面には、インダクタンス素子１のためのコイルを形成する第１の導体としての複数の導体パターン３，４がそれぞれ所定の間隔を有して平行に形成されており、基板２の他方面には、同じくコイルを形成するための第２の導体としての複数の導体パターン５，６，７がそれぞれ所定の間隔を有して平行に形成されている。導体パターン３，４と、導体パターン５，６，７は相互に所定の角度を有して配列されている。第１および第２の導体は同数設けられるか、あるいは一方を１つ多く設けてもよい。
【００２０】
導体パターン３，４の一端は導体パターン５，６の一端と重なっており、それぞれ重なっている一端同士が例えばビアホールあるいはスルーホール内に金属を埋め込んだ貫通導体１０，１１によって基板２を貫通して電気的に接続されている。導体パターン３，４の他端は基板２を介して導体パターン６，７の他端と重なっており、それぞれ重なっている他端同士が貫通導体１３，１４によって基板２を貫通して電気的に接続されている。これによって、導体パターン５，３，６，４，７と、貫通導体１０，１３，１１，１４，１２とにより連続的な導体が構成されている。
【００２１】
基板１の一方面には、帯状の電源導体としての電源入力パターン８が形成されており、この電源入力パターン８の一端は基板２を介して導体パターン５の他端に重なるように配置されていて、電源入力パターン８と導体パターン５の重なっている端部同士が貫通導体１５によって基板２を貫通して電気的に接続されている。
【００２２】
電源入力パターン８には、図示しないが、リード線が接続されて直流電圧が供給される。さらに、基板１の一方面には回路導体としての回路パターン９が形成されており、この回路パターン９の一端は基板２を介して導体パターン７の一端と重なっており、回路パターン９と導体パターン７の重なっている端部同士が貫通導体１２によって基板２を貫通して電気的に接続されている。回路パターン９は図示しない電子回路を構成する回路部品のパターンに接続されている。
【００２３】
この実施形態では、第１の導体パターン３，４と、第２の導体パターン５，６，７とが貫通導体１０，１１，１３，１４によって電気的に接続されて連続的な導体を構成しており、しかも、図２の電源入力パターン８側から見たとき反時計方向に螺旋状に巻回されたコイルを構成しており、ｎＨのインダクタンス値を有するインダクタンス素子１として作用する。
【００２４】
インダクタンス素子１は直流的には単なる導体として作用するので、電源入力パターン８に入力された直流電圧は電圧降下を生じることなく回路パターン９を介して電子回路に供給される。しかし、インダクタンス素子１は、雑音などの交流成分に対して抵抗素子として作用するので、雑音などが回路パターンに混入するのを阻止することができる。より好ましくは、回路パターン９と図示しない接地ラインとの間にコンデンサを接続すれば、ＬＣフィルタを構成でき、雑音の混入を阻止するのにより効果的である。
【００２５】
なお、図２では電源入力パターン８を貫通導体１５を介して第２の導体パターン５の他端に接続するようにしたが、貫通導体１５を設けることなく、基板２の他方面で電源入力パターン８を導体パターン５の他端に直接接続してもよく、回路パターン９も基板２の他方面に形成して導体パターン７の一端に直接接続してもよい。
【００２６】
なお、使用する周波数が高ければ、導体パターン３と５のみを基板２に形成し、貫通導体１０で導体パターン３，５を接続するだけでもインダクタンス素子を構成できる。
【００２７】
図３はこの発明の他の実施形態におけるインダクタンス素子を示す図である。この実施形態のインダクタンス素子１ａは、図２に示した導体パターン３〜７の配置を変えたものであり、それ以外の構成は図２と同じである。すなわち、基板２の一方面に平行に形成されている第１の導体パターン３，４に対して、基板２の他方面に形成されている第２の導体パターン５，６，７をほぼ直角となるように配置したものである。
【００２８】
導体パターン５，７は同一直線上に形成され、導体パターン６は導体パターン５，７に対して平行に形成されている。電源入力パターン８は貫通導体１５から導体パターン３に対して平行に延び、先端部分が９０度曲げられて基板２の端部に延びている。この例においても、第１の導体パターン３，４と、第２の導体パターン５，６，７とが貫通導体１０，１１，１３，１４によって電気的に接続されて連続的な導体を構成している。
【００２９】
図４および図５は、この発明のさらに他の実施形態におけるインダクタンス素子の導体パターンの配列例を示す図である。図４に示した例のインダクタンス素子１ｂは、導体パターン３，４と導体パターン５，６，７とのそれぞれのなす角度θ１が鋭角をなすように配列したものである。それ以外の電源入力パターン８，回路パターン９および貫通導体１０〜１５は図２および図３と同じである。この実施形態では、鋭角θ１を小さくしかつ図４の垂直方向に対して導体パターン３〜７の傾斜角度を大きくすれば、インダクタンス素子１ｂとしての長さを短くできるとともに、幅を狭くできる。
【００３０】
図５に示した例のインダクタンス素子１ｃは、導体パターン３，４と導体パターン５，６，７とのそれぞれのなす角度θ２が鈍角をなすように配列したものである。それ以外の電源入力パターン８，回路パターン９および貫通導体１０〜１５は図２および図３と同じである。この実施形態では、鈍角θ２を大きくなるように導体パターン３〜７を配置すれば、インダクタンス素子１ｃの長さは長くなるが幅を狭くできる。
【００３１】
図６はこの発明の一実施形態におけるインダクタンス素子の具体的な配置例を示す図である。基板２は長方形状に形成されていて、基板２の長手方向の一端側に沿って図２と同様に構成されたインダクタンス素子１が配置されている。基板２上の領域２０は電子回路を構成する各種電子部品を配置するための領域として使用される。したがって、この実施形態では、従来例の基板上に平面的に渦巻状に形成するインダクタンス素子に比較して、インダクタンス素子１を基板２の狭い領域上に形成することが可能になる。
【００３２】
図７は、この発明のその他の実施形態におけるインダクタンス素子を示す図である。図７において、基板２は長方形状に形成されており、基板２の一方面における短手側の一方端部および他方端部に沿ってそれぞれ導体パターン２１，２２が平行に形成されており、基板２の他方面における長手側の一方端部および他方端部に沿ってそれぞれ導体パターン２３，２４が形成されている。さらに、基板２の一方面には導体パターン２１に平行に回路パターン２５が形成されている。
【００３３】
導体パターン２１の一端と導体パターン２３の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２６によって基板２を貫通して電気的に接続されている。導体パターン２３の他端と導体パターン２２の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２７によって基板２を貫通して電気的に接続されている。導体パターン２２の他端と導体パターン２４の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２８によって基板２を貫通して電気的に接続されている。導体パターン２４の他端と回路パターン２５の一端は基板２を介して重なっており、重なっている端部同士が貫通導体２９によって基板２を貫通して電気的に接続されている。
【００３４】
この実施形態は、導体パターン２１，２３，２２，２４と回路パターン２５が貫通導体２６，２７，２８，２９によって接続されているので、連続的な導体を構成してインダクタンス素子１ｄを構成できる。そして、導体パターン２１の他端にリード線が接続されて直流電圧が供給されると、回路パターン２５から各電子回路に直流電圧を供給できる。
【００３５】
また、基板２の周辺は通常電子部品が装着されることなく空き領域とされており、この空き領域に導体パターン２１，２３，２２，２４を配列できるので、スペースファクタを向上できる。
【００３６】
なお、基板６の周囲に導体パターン２１，２２，２３，２４を形成することなく、基板２の１つの角を挟む一辺に沿って導体パターン２１を一方面に形成し、他の一辺に沿って導体パターン２２を他方面に形成し、貫通導体２６で導体パターン２１，２２を接続するだけでも、使用する周波数によっては所定のインダクタンス値を持つインダクタンス素子を構成できる。
【００３７】
さらに、上述の説明では、１枚の基板２の一方面と他方面にそれぞれ導体パターンを形成するようにしたが、複数枚の基板を積層し、積層した基板の一方面と他方面に導体パターンを形成して貫通導体で接続してもよい。この場合には貫通導体を長くできるのでインダクタンス値を大きくできる。
【００３８】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００３９】
この発明のインダクタンス素子は、基板の一方面と他方面とに導体パターンを配列してそれぞれを電気的に接続することでインダクタンス素子を構成できるので、ＬＣフィルタなどに利用できる。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態におけるインダクタンス素子の概念図である。
【図２】図１に示したインダクタンス素子を実現するための図解図である。
【図３】この発明の他の実施形態におけるインダクタンス素子を示す図である。
【図４】この発明のさらに他の実施形態におけるインダクタンス素子の導体パターンの配列例を示す図である。
【図５】この発明のさらに他の実施形態におけるインダクタンス素子の導体パターンの配列例を示す図である。
【図６】この発明の一実施形態におけるインダクタンス素子の具体的な配置例を示す図である。
【図７】この発明のその他の実施形態におけるインダクタンス素子を示す図である。
【図８】基板上に平面的に形成した従来のインダクタンス素子を示す図である。
【符号の説明】
【００４１】
１，１ａ，１ｂ，１ｃ，１ｄ，４０ インダクタンス素子、２ 基板、３〜７，２１〜２４ 導体パターン、８ 電源入力パターン、９，２５ 回路パターン、１０〜１５，２６〜２９，４３ 貫通導体、２０ 領域、４１ 第１の導体、４２ 第２の導体。
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一方面に形成される帯状の第１の導体と、
前記基板の他方面に形成され、その一端が前記基板を介して前記第１の導体の一端に重なるように形成される帯状の第２の導体と、
前記基板を貫通して前記第１および第２の導体の重なる端部同士を電気的に接続して連続的な導体にする貫通導体を備える、インダクタンス素子。
【請求項２】
前記第１の導体は、複数の帯状導体を含み、一方の帯状導体の一端が前記第２の導体の一端と重なり、他方の帯状導体の一端が前記第２の導体の他端に重なるように形成されていて、
前記貫通導体は前記それぞれの重なる端部同士を接続する、請求項１に記載のインダクタンス素子。
【請求項３】
前記第１の導体と前記第２の導体は、それぞれが相互に所定の角度を有して配列されている、請求項１または２に記載のインダクタンス素子。
【請求項４】
前記連続的な導体は螺旋状のコイルを構成している、請求項１から３のいずれかに記載のインダクタンス素子。
【請求項５】
前記基板には電子回路を構成する電子部品が装着されており、
さらに、前記連続的な導体の一端に接続され、電源電圧を入力するための入力導体と、
前記連続的な導体の他端に接続され、前記入力された電源電圧を前記電子回路に供給する回路導体を含む、請求項１から４のいずれかに記載のインダクタンス素子。
【請求項６】
前記基板は、前記電子部品が搭載されない空き領域を含み、
前記第１および第２の導体と、前記貫通導体は、前記空き領域に設けられている、請求項５に記載のインダクタンス素子。
【請求項７】
前記基板は角を挟んで少なくとも２つの辺を有しており、
前記第１の導体は前記基板の一辺に沿って形成されており、前記第２の導体は前記基板の他の一辺に沿って形成されている、請求項１から６のいずれかに記載のインダクタンス素子。
【請求項１】
基板と、
前記基板の一方面に形成される帯状の第１の導体と、
前記基板の他方面に形成され、その一端が前記基板を介して前記第１の導体の一端に重なるように形成される帯状の第２の導体と、
前記基板を貫通して前記第１および第２の導体の重なる端部同士を電気的に接続して連続的な導体にする貫通導体を備える、インダクタンス素子。
【請求項２】
前記第１の導体は、複数の帯状導体を含み、一方の帯状導体の一端が前記第２の導体の一端と重なり、他方の帯状導体の一端が前記第２の導体の他端に重なるように形成されていて、
前記貫通導体は前記それぞれの重なる端部同士を接続する、請求項１に記載のインダクタンス素子。
【請求項３】
前記第１の導体と前記第２の導体は、それぞれが相互に所定の角度を有して配列されている、請求項１または２に記載のインダクタンス素子。
【請求項４】
前記連続的な導体は螺旋状のコイルを構成している、請求項１から３のいずれかに記載のインダクタンス素子。
【請求項５】
前記基板には電子回路を構成する電子部品が装着されており、
さらに、前記連続的な導体の一端に接続され、電源電圧を入力するための入力導体と、
前記連続的な導体の他端に接続され、前記入力された電源電圧を前記電子回路に供給する回路導体を含む、請求項１から４のいずれかに記載のインダクタンス素子。
【請求項６】
前記基板は、前記電子部品が搭載されない空き領域を含み、
前記第１および第２の導体と、前記貫通導体は、前記空き領域に設けられている、請求項５に記載のインダクタンス素子。
【請求項７】
前記基板は角を挟んで少なくとも２つの辺を有しており、
前記第１の導体は前記基板の一辺に沿って形成されており、前記第２の導体は前記基板の他の一辺に沿って形成されている、請求項１から６のいずれかに記載のインダクタンス素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−２２９１７３（Ｐ２００６−２２９１７３Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−４４７６５（Ｐ２００５−４４７６５）
【出願日】平成１７年２月２１日（２００５．２．２１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月２１日（２００５．２．２１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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