カウンタ回路、及びその方法
【課題】デジタル論理回路で扱い易く、回路の実装面積を小さくすることができるカウンタ回路、及びその方法を提供する。
【解決手段】カウンタ回路であって、複数のフリップフロップ回路と、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力する複数のスイッチ回路とを交互に接続する。第１のパルス列と第２のパルス列のパルス数をカウントする期間の場合は、前記入力信号を出力するようにスイッチ回路を制御する。第１のパルスから第２のパルスに切り替わる場合は、ロー信号を出力してからハイ信号を出力するようにスイッチ回路を制御することで、現在のカウント値を１の補数に変換させる。第２のパルス列をカウントする期間に入ると、１パルスをカウンタ回路に入力させることで、２の補数に変換してから第２のパルス列のパルス数をカウントする。
【解決手段】カウンタ回路であって、複数のフリップフロップ回路と、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力する複数のスイッチ回路とを交互に接続する。第１のパルス列と第２のパルス列のパルス数をカウントする期間の場合は、前記入力信号を出力するようにスイッチ回路を制御する。第１のパルスから第２のパルスに切り替わる場合は、ロー信号を出力してからハイ信号を出力するようにスイッチ回路を制御することで、現在のカウント値を１の補数に変換させる。第２のパルス列をカウントする期間に入ると、１パルスをカウンタ回路に入力させることで、２の補数に変換してから第２のパルス列のパルス数をカウントする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カウンタ回路、及びその方法に関する。
【背景技術】
【０００２】
従来、画素部から読み出されたアナログの画素信号は、ＡＤ変換器でデジタルの画素信号に変換される。ここで、アナログの画素信号は、画素のリセット成分（黒レベル）に、本来の画素の信号成分（信号レベル）が加わった電圧で出力されるので、リセット成分に応じた信号電圧と、画素信号に応じた信号電圧との差をとることで、有効な画素の信号成分（信号レベル）を得ることができる。特に、積分型ＡＤ変換器では、まず、アナログの画素信号電圧を、スロープ型の参照電圧と比較することでアナログの画素信号電圧に応じたパルス幅（時間幅）に変換し、その後パルス幅（時間幅）に応じた連続するパルス列をカウンタ回路でカウントすることでＡＤ変換を行う。すなわちリセット成分に応じた連続するパルス列をダウンカウントして、その後、画素からの画素信号に応じた連続するパルス列をアップカウントすることで、デジタルの画素の信号レベルを得る。
【０００３】
このアップダウンカウントを行う方法として、非同期カウンタを用いてアップカウンタだけを行い、非同期カウンタの各フリップフロップの状態値を反転させることで、結果的にアップカウント、ダウンカウントを行うという技術がある（特許文献１）。
【０００４】
また、アップダウンカウントを行う方法として、処理モードを切り替えることで、非同期カウンタにアップカウンタとダウンカウンタの両方の機能を持たせることで、アップカウント、及びダウンカウントを行うという技術がある（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０６−２１６７６２
【特許文献２】特開２００５−３１１９３３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の技術では、１の補数を用いた差分計算を行っているため、２進数を取り扱うデジタル回路では扱い難い。例えば、画素の黒レベル信号をｘとし、画素の信号レベルをｙとすると、−ｘ＋ｙによって差分を求める場合、ｙ＞ｘの場合は問題ないが、ｙ＜ｘの場合は、１の補数で負の値が生じてしまい、デジタル論理回路で扱い難い。例えば、上記非同期カウンタ回路で画素値を加算する場合は、ｘ１、ｙ１を第１の画素の黒レベルと信号レベル、ｘ２、ｙ２を第２の画素の黒レベルと信号レベルとすると、−ｘ１＋ｙ１−ｘ２＋ｙ２＋…、というように、連続的に累算することで実現できるが、負が１の補数表現だと、このカウンタでの加算処理ができない。
【０００７】
また、上記特許文献２に記載の技術では、アップダウンのカウントが補数を含んだ計算により算出する方法（上記特許文献１の技術）は直接的でない欠点を有するとして、補数を含んだ計算を用いない手法でアップダウンカウンタ回路構成を実現している。
【０００８】
しかしながら、上記特許文献２の手法だと、３−１セレクタを用いて、カウンタ回路の構成をアップカウンタとダウンカウンタに切り替えるため、制御信号が複雑化し、ひいては制御信号を生成するシーケンサに余分なレジスタが必要となるため、回路の実装面積が大きくなってしまう。
【０００９】
そこで本発明は、係る従来の問題点に鑑みてなされたものであり、デジタル論理回路で扱い易く、素子数を少なくすることができ、回路の実装面積を小さくすることができるカウンタ回路、及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、カウンタ回路であって、入力データに応じて生成された第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、前記入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、前記第１のパルス列をカウントする第１期間から、前記第２のパルス列をカウントする第２期間に切り替わる場合に、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、を備え、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記制御信号生成回路は、前記第１期間及び前記第２期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記パルス列のパルス数をアップカウントさせ、前記第１期間から前記第２期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換し、前記パルス生成回路は、前記第２の期間に切り替わった後、前記第２のパルス列が入力される前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させることを特徴とする。
【００１１】
前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能してもよい。
【００１２】
前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有してよく、前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウント値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、前記第２トランスファーゲートには、前記入力信号が入力されてよい。
【００１３】
前記制御信号生成回路は、前記第２制御信号を所定時間遅延させて前記第１制御信号を生成してよい。
【００１４】
前記第１トランスファーゲート及び前記第２トランスファーゲートは、前記第２制御信号が印加されることで、オンオフが互いに逆になってよい。
【００１５】
前記スイッチ回路から前記入力信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオフ、前記第２トランスファーゲートをオンにさせ、前記スイッチ回路から前記ロー信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をロー信号にし、前記スイッチ回路から前記ハイ信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をハイ信号にしてよい。
【００１６】
前記第１トランスファーゲート及び前記第２トランスファーゲートは、Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであってよく、前記第１トランスファーゲート及び第２トランスファーゲートは、互いに異なるチャネル型のトランジスタであり、前記第２制御信号がそれぞれ直接印加されてよい。
【００１７】
前記第１トランスファーゲート及び前記第２トランスファーゲートは、Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであってよく、前記第１トランスファーゲート及び前記第２トランスファーゲートは、同一チャネル型のトランジスタであり、前記第２制御信号と前記第２制御信号を反転させた信号とがそれぞれ直接印加されてよい。
【００１８】
上記目的を達成するために、本発明は、入力データに応じて生成された第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、を備えたカウンタ回路がパルス列のパルス数をカウントする方法であって、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記第１のパルス列のパルス数をカウントする期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、前記第１期間から前記第２のパルス列のパルス数をカウントする期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換する工程と、前記第２の期間に切り替わった後、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、前記第２のパルス列が入力される前に、１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させるステップと、を備えることを特徴とする方法。
【発明の効果】
【００１９】
本願発明によれば、カウンタ回路の素子数を少なくすることができ、カウンタ回路とカウンタ回路を制御するシーケンサの実装面積を小さくすることができるとともに、デジタル論理回路で扱い易くなる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態にかかるカウンタ回路１０を示す回路ブロック図である。
【図２】図１で示したスイッチ回路１４の回路構成の一例を示す図である。
【図３】スイッチ回路制御信号ＢＲによってスイッチ回路１４から出力される信号Ｏｕｔの波形を示す図である。
【図４】図１で示したカウンタ回路１０の動作を説明するためのタイミングチャート図である。
【図５】複数のカウンタ回路１０が並列に配置された様子の一例を示す図である。
【図６】制御信号生成回路１６を示す回路図である。
【図７】図６の制御信号生成回路１６から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。
【図８】遅延回路３２の一例を示す図である。
【図９】遅延回路３２の他の例を示す図である。
【図１０】図９で示す遅延回路３２から出力される第１制御信号ＢＲＯの波形を示す図である。
【発明を実施するための形態】
【００２１】
本発明に係るカウンタ回路、ＡＤ変換器、並びに撮像素子について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。
【００２２】
図１は、実施の形態にかかるカウンタ回路１０を示す回路ブロック図である。カウンタ回路１０は、ビット反転機能付き非同期カウンタ回路である。カウンタ回路１０は、複数のフリップフロップ回路（ポジティブエッジ型）１２と、複数のスイッチ回路１４、制御信号生成回路１６、及びパルス生成回路１８を備える。
【００２３】
複数のフリップフロップ回路１２は、パルス列のパルス数をアップカウントする。複数のスイッチ回路１４と複数のフリップフロップ回路１２とは交互に接続される。複数のフリップフロップ回路１２は、Ｄ型フリップフロップ回路であってよい。複数のフリップフロップ回路１２は、スイッチ回路１４を介してカスケード接続されている。フリップフロップ回路１２は、反転出力端子Ｑバーの出力が自身の入力端子Ｄに入力されるように接続されている。フリップフロップ回路１２の反転出力端子Ｑバーからの出力信号は、後続のスイッチ回路１４に入力される。
【００２４】
フリップフロップ回路１２の出力端子Ｑからの出力信号は、該スイッチ回路１４に出力される。それぞれのフリップフロップ回路１２の出力端子Ｑからの出力信号は、カウント値の１ビット分を構成する。ここでは、初段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ０、次段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ１、３段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ２、最終段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ３とする。
【００２５】
フリップフロップ回路１２及びスイッチ回路１４の数は、ビット数分だけ設けられる。図１では、フリップフロップ回路１２及びスイッチ回路１４は４段階構成となっているので、４ビットとなる。なお、最終段のフリップフロップ回路１２は、符号ビットとしても機能する。
【００２６】
複数のスイッチ回路１４は、複数のフリップフロップ回路１２の前段にそれぞれ接続される。スイッチ回路１４は、自身に入力される入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力信号Ｏｕｔとして出力する。スイッチ回路１４から出力される出力信号Ｏｕｔは、後続のフリップフロップ回路１２のクロック端子ＣＫに入力される。初段のスイッチ回路１４には、カウントすべきパルス列が入力信号Ｉｎとして入力され、初段のスイッチ回路１４以外のスイッチ回路１４には、前段のフリップフロップの反転出力端子Ｑバーからの信号が入力信号として入力される。スイッチ回路１４は、２−１セレクタ回路である。スイッチ回路１４の構成については後述する。
【００２７】
制御信号生成回路１６は、入力信号Ｉｎ、Ｌｏｗ（ロー）信号、及びＨｉｇｈ（ハイ）信号のうち、何れか１つを選択するようにスイッチ回路１４を制御するスイッチ回路制御信号ＢＲを生成する。制御信号生成回路１６は、基準クロック信号又は基準クロック信号から生成されたクロック信号を用いて、スイッチ回路制御信号ＢＲを生成する。複数のスイッチ回路１４は、制御信号生成回路１６が生成したスイッチ回路制御信号ＢＲにしたがって、入力信号Ｉｎ、Ｌｏｗ信号、及びＨｉｇｈ信号のうち、何れか１つを選択し、該選択した信号を出力信号Ｏｕｔとして出力する。
【００２８】
複数のスイッチ回路１４が、入力信号Ｉｎを出力信号Ｏｕｔとして、出力している場合は、複数のフリップフロップ回路１２は、初段のスイッチ回路１４に入力されたパルス列のパルス数をカウントしている状態となる。その後、制御信号生成回路がＬｏｗ信号を出力するように複数のスイッチ回路１４を制御した後、Ｈｉｇｈ信号に出力するように複数のスイッチ回路１４を制御すると、複数のフリップフロップ回路１２がカウントしたカウント値が１の補数に変換される。つまり、カウントしたカウント値の１の補数がフリップフロップ回路１２に記憶される。
【００２９】
パルス生成回路１８は、複数のフリップフロップ回路１２でカウントされたカウント値を２の補数に変換するための１パルスを生成して、初段のスイッチ回路１４に入力する。この１パルスは、１の補数に変換後、再びスイッチ回路１４が入力信号Ｉｎを出力信号Ｏｕｔとして出力する状態となった後に、初段のスイッチ回路１４に入力されることで、２の補数に変換される。つまり、２の補数がフリップフロップ回路１２に記憶される。
【００３０】
図２は、図１で示したスイッチ回路１４の回路構成の一例を示す図である。スイッチ回路１４は、上述したように、入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力することから、３−１セレクタとして機能する。しかし、構成は、２−１セレクタ回路である。したがって、回路がシンプルで、チップ占有面積を小さくすることができる。スイッチ回路１４は、第１トランスファーゲート２０、及び第２トランスファーゲート２２を有する。スイッチ回路制御信号ＢＲは、第１トランスファーゲート２０に入力され、複数のフリップフロップ回路１２のカウント値を第１の補数に変換させる第１制御信号ＢＲ０と、第１トランスファーゲート２０及び第２トランスファーゲート２２のオン・オフを制御する第２制御信号ＢＲ１とを有する。第１トランスファーゲート２０及び第２トランスファーゲート２２は、第２制御信号ＢＲ１が印加されることで、オン・オフが互いに逆になる。例えば、第１トランスファーゲート２０がオンの場合は、第２トランスファーゲート２２はオフになる。第２トランスファーゲート２２には、入力信号Ｉｎが入力される。
【００３１】
第１トランスファーゲート２０及び第２トランスファーゲート２２は、Ｎチャネル型のトランジスタＮとＰチャネル型のトランジスタＰとからなるＣＭＯＳスイッチで構成される。第１トランスファーゲート２０のトランジスタＮ、及び、第２トランスファーゲート２２のトランジスタＰの各ゲートに、第２制御信号ＢＲ１が直接印加される。また、第１トランスファーゲート２０のトランジスタＰ、及び、第２トランスファーゲート２２のトランジスタＮの各ゲートに、第２制御信号ＢＲ１を反転させた信号が直接印加される。これにより、第１トランスファーゲート及び第２トランスファーゲートのオン・オフが互いに逆になる。この第１制御信号ＢＲ０及び第２制御信号ＢＲ１によって、スイッチ回路１４から出力される出力信号Ｏｕｔが制御される。
【００３２】
図３は、スイッチ回路制御信号ＢＲによってスイッチ回路１４から出力される信号Ｏｕｔの波形を示す図である。ここで、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は、第１トランスファーゲート２０がオフ、第２トランスファーゲート２２がオンとなり、第２トランスファーゲート２２に入力信号Ｉｎが入力されている場合は、該入力信号Ｉｎが出力信号Ｏｕｔとしてそのまま出力される。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの状態を状態ａと呼ぶ。
【００３３】
状態ａのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路１４から、後続するフリップフロップ回路１２のクロック端子ＣＫに入力信号Ｉｎがそれぞれ入力可能な状態となる。
【００３４】
次に、第１制御信号ＢＲ０がＬｏｗの状態のまま、第２制御信号ＢＲ１がＨｉｇｈとなる。この場合は、第１トランスファーゲート２０がオン、第２トランスファーゲート２２がオフとなるので、第１トランスファーゲート２０に入力された第１制御信号ＢＲ０がスイッチ回路１４の出力信号Ｏｕｔとして出力される。第１トランスファーゲート２０に入力される第１制御信号ＢＲ０は、Ｌｏｗなので、出力信号ＯｕｔはＬｏｗとなる。ここでは、第１制御信号ＢＲ０がＬｏｗ、第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｂと呼ぶ。状態ｂのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路１４から、後続するフリップフロップ回路１２のクロック端子ＣＫにＬｏｗの出力信号Ｏｕｔがそれぞれ入力される。
【００３５】
次に、第２制御信号ＢＲ１がＨｉｇｈのまま、第１制御信号ＢＲ０がＨｉｇｈとなる。この場合は、第１トランスファーゲート２０がオン、第２トランスファーゲート２２がオフのままであり、第１トランスファーゲート２０に入力される第１制御信号ＢＲ０がスイッチ回路１４の出力信号Ｏｕｔとして出力される。第１トランスファーゲート２０に入力される第１制御信号ＢＲ０は、Ｈｉｇｈなので、出力信号ＯｕｔはＨｉｇｈとなる。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｃと呼ぶ。状態ｃのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路１４から、後続するフリップフロップ回路１２のクロック端子ＣＫにＨｉｇｈの出力信号Ｏｕｔがそれぞれ入力される。スイッチ回路１４出力信号Ｏｕｔは、状態ｂから状態ｃに切り替わるときに、ＬｏｗからＨｉｇｈに切り替わるので、各フリップフロップ回路１２の状態値を反転させることができる。つまり、１の補数に変換される。
【００３６】
スイッチ回路１４は、状態ａ、状態ｂ、状態ｃのように遷移していき、再び状態ａに戻る。状態ｃから状態ａに戻るときには、出力信号Ｏｕｔのハザードを防止するために、第１制御信号ＢＲ０をＨｉｇｈからＬｏｗにするタイミングを、第２制御信号ＢＲ１がＨｉｇｈからＬｏｗにするタイミングより遅らせる。
【００３７】
このように、スイッチ回路１４は、２−１セレクタの回路であるが、スイッチ回路制御信号により、３−１セレクタの機能を実現することができる。また、２−１セレクタで済むので、スイッチ回路１４の実装面積を小さくすることができる。
【００３８】
図４は、図１で示したカウンタ回路１０の動作を説明するためのタイミングチャート図である。図４では、第１のパルス列と、第２のパルス列が、初段のスイッチ回路１４に入力される場合を例にして説明する。第１のパルス列及び第２のパルス列は、入力データに応じたパルス列であってもよい。第１のパルス列は、ダウンカウントの対象となるパルス列であり、例えば、画素のリセット成分に応じたパルス列である。すなわち画素のリセット成分の電圧に応じて、第１のパルス列のパルス数は決まる。また、第２のパルス列は、アップカウントの対象となるパルス列であり、画素信号に応じたパルス列である。この場合も、画素信号の電圧に応じて第２のパルス列のパルス数は決まる。
【００３９】
第１のパルス列のパルス数をカウントする第１期間は、スイッチ回路制御信号ＢＲによりスイッチ回路１４が状態ａにされる。第１のパルス列が初段にスイッチ回路１４に入力される。なお、カウンタ回路１０は、第１パルス列のパルス数をカウントする前に、出力端子Ｑから出力される信号がＬｏｗとなるように初期化される。つまり、全てのフリップフロップ回路１２をリセットして出力端子Ｑを‘０’に設定する。
【００４０】
第１のパルス列が初段のスイッチ回路１４に入力されると、第１のパルス列のパルス数がカウンタ回路１０によってカウントされる。例えば、パルスが１つ入力されると、出力信号Ｑ０の値が‘１’、出力信号Ｑ１、Ｑ２、及びＱ３の値が‘０’となるので、カウンタ値は、‘０００１’（１）、となる。また、パルスがさらに入力されていくと、カウンタ値は、‘００１０’（２）→‘００１１’（３）→‘０１００’（４）、という具合にアップカウントされていく。カウンタ値の後に括弧書きで示す値は、十進法で表したカウント値となる。
【００４１】
第１期間が経過すると、スイッチ回路制御信号ＢＲによって、スイッチ回路１４を状態ｂにしてから、状態ｃにすると、それぞれのフリップフロップ回路１２に保持されている状態値が反転する。つまり、現在のカウント値の１の補数に変換される。図４は、カウンタ値が、‘０１００’、となった後に状態値を反転させているので、反転後のカウント値は、‘１０１１’（１１）、となる。しかし、最終段のフリップフロップ回路１２は、符号ビットとしても機能し、出力信号Ｑ３の値が「０」のときはプラスを示し、「１」の時はマイナスを示すので、カウント値‘１０１１’を２の補数表現として十進法で示すと、−５となる。
【００４２】
そして、１の補数への変換後、第２のパルス列のパルス数をカウントする第２期間に入いると、スイッチ回路制御信号ＢＲによって、スイッチ回路１４は状態ａにされる。第２の期間に入ると、パルス生成回路１８は、前記第２のパルス列が入力される前に、生成した１パルスを初段のスイッチ回路１４に入力する。これにより、第１期間にカウントされたカウンタ値が２の補数に変換される。この１パルスが初段のスイッチ回路１４に入力されることで、カウント値が１の補数である‘１０１１’に＋１する。つまり、第１の期間にカウントしたカウント値を２の補数に変換することになる。２の補数に変換された後の値は、‘１１００’（−４）となる。その後、第２のパルス列が初段のスイッチ回路１４に入力されることで、第２のパルス列のパルス数を−４からカウントすることになる。
【００４３】
このように、第１のパルス列のパルス数をカウントしたカウント値の１の補数を取ってから、２の補数をとることで、第１のパルス列のパルス数をアップカウントしても、結果的に第１のパルス列のパルス数をダウンカウントしたのと同じ結果となる。したがって、例えば、第１のパルスが、画素のリセット成分に応じたパルス列であり、第２のパルス列が画素信号に応じたパルス列の場合は、「−リセット成分＋画素信号」となり、本来の画素の信号成分（信号レベル）を得ることができる。
【００４４】
なお、最終段のフリップフロップ回路１２は、符号ビットとして機能するので、カウントできる最大ビット数は、最終段のフリップフロップ回路１２を除いたフリップフロップ回路１２の数となる。したがって、カウントする値に応じて、フリップフロップ回路１２の数を変えることは言うまでもない。また、フリップフロップ回路１２がネガティブエッジ型の場合は、図３に示す第１制御信号ＢＲ０の波形を反転した波形が第１制御信号ＢＲ０として第１トランスファーゲート２０に入力される。このように、フリップフロップ回路１２の構成に応じて、スイッチ回路１４が出力する信号は適宜変更可能である。つまり、第１期間から第２期間に切り替わるときに、各フリップフロップ回路１２の状態値を反転させるようにすればよい。
【００４５】
図５は、複数のカウンタ回路１０が並列に配置された様子の一例を示す図である。複数のカウンタ回路１０は、例えば、撮像素子の画素の列毎に配置される。図５を見るとわかるように、ビット数が多いカウンタ回路１０を複数配置する場合、スイッチ回路１４の大きさを小さくさせれば、結果的に複数のカウンタ回路１０の実装面積をかなり小さくすることができる。本願発明は、２−１セレクタ回路で構成されたスイッチ回路１４を、３−１セレクタとして機能させるので、３−１セレクタ回路を用いるより、スイッチ回路１４を小さくすることができ、カウンタ回路１０の実装面積を小さくすることができる。なお、図５では、制御信号生成回路１６及びパルス生成回路１８は、省略している。また、フリップフロップ回路１２に入力されるｒｓｔは、リセット信号である。このリセット信号によりフリップフロップ回路１２は、初期化されて、値が‘０’となる。
【００４６】
このように、複数のフリップフロップ回路１２でカウントされたカウンタ値を１の補数、２の補数に変換することで、アップカウントのみを行うカウンタ回路１０を、アップダウンカウントするカウンタ回路として機能させることができる。また、カウンタ回路１０をアップカウントのみとしたので、回路動作が簡易になり、スイッチ回路１４の構成を簡易化することができ、カウンタ回路１０の実装面積を小さくすることができる。また、カウンタ値を２の補数で表現するので、デジタル論理回路で扱い易くなり、複数の画素値をカウンタ加算する場合でも、対応することができる。
【００４７】
なお、上記実施の形態は以下のように変形してもよい。
【００４８】
（１）上記したスイッチ回路１４は、第１トランスファーゲート２０をトランジスタＮのゲートのみで構成し、第２制御信号ＢＲ１を直接印加し、第２トランスファーゲート２２をトランジスタＮのゲートのみで構成し、第２制御信号ＢＲ１を反転させた信号を直接印加する。この場合は、図３に示す第１制御信号ＢＲ０、第２制御信号ＢＲ１で、図３に示す出力信号Ｏｕｔを出力することができる。
【００４９】
（２）上記したスイッチ回路１４は、第１トランスファーゲート２０をトランジスタＰのゲートのみで構成し、第２制御信号を反転させた信号を直接印加して、第２トランスファーゲート２２はトランジスタＰのゲートのみで構成し、第２制御信号を直接印加してよい。つまり、第１トランスファーゲート２０及び第２トランスファーゲート２２には、同一チャネル型のトランジスタに、第２制御信号と第２制御信号を反転させた信号とがそれぞれ直接印加されればよい。この場合は、図３に示す第１制御信号ＢＲ０、第２制御信号ＢＲ１を反転させた信号で、図３に示す出力信号Ｏｕｔを出力することができる。
【００５０】
（３）上記したスイッチ回路１４は、第１トランスファーゲート２０をトランジスタＮのゲート、及び、第２トランスファーゲート２２をトランジスタＰゲートのみで構成し、第２制御信号をそれぞれ直接印加してよい。この場合は、図３に示す第１制御信号ＢＲ０、第２制御信号ＢＲ１で、図３に示す出力信号Ｏｕｔを出力することができる。要は、図３に示す出力信号Ｏｕｔが出力されるように、第１制御信号及び第２制御信号の波形、第１制御信号及び第２制御信号を直接印加する場所を適宜変形してもよい。スイッチ回路１４を、図６〜図８の構成とすることで、さらに、スイッチ回路１４の面積を小さくすることができる。
【００５１】
（４）また、制御信号生成回路１６は、第１制御信号ＢＲ０を、第２制御信号ＢＲ１から生成するようにしてもよい。図６は、制御信号生成回路１６を示す回路図である。制御信号生成回路１６は、第２制御信号生成回路３０及び遅延回路３２を有する。第２制御信号生成回路３０は、第２制御信号ＢＲ１を生成する。第２制御信号生成回路３０が生成した第２制御信号ＢＲ１は、遅延回路３２に入力される。遅延回路３２は、入力された第２制御信号ＢＲ１を所定時間遅延させる。この遅延された信号が第１制御信号ＢＲ０となる。制御信号生成回路１６は、第２制御信号生成回路３０が生成した第２制御信号ＢＲ１と、遅延回路３２から出力された信号、つまり、第１制御信号ＢＲ０とを出力する。これにより、シーケンサで２つの制御信号を生成する必要はなくなり、シーケンサの回路を小さくさせることができる。
【００５２】
図７は、図６の制御信号生成回路１６から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。図を見るとわかるように、第１制御信号ＢＲ０の波形は、第２制御信号ＢＲ１の波形を、所定時間だけ遅延させた波形であることがわかる。また、上述したように、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は状態ａとなる。また、第１制御信号ＢＲ０がＬｏｗ、及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｂとなる。そして、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｃとなる。
【００５３】
図８は、遅延回路３２の一例を示す図である。遅延回路３２は、複数の遅延バッファ（例えば、ノット回路）４０を直列接続させた回路である。遅延バッファ４０がノット回路の場合は、複数の遅延バッファ４０の数は偶数となる。この遅延バッファ４０の数によって、遅延させる時間を調整することができる。
【００５４】
図９は、遅延回路３２の他の例を示す図である。遅延回路３２は、フリップフロップ回路（例えば、ポジティブエッジ型）４２であってもよい。フリップフロップ回路４２の入力端子Ｄに第２制御信号ＢＲ１が入力され、フリップフロップ回路４２のクロック端子にクロック信号が入力される。出力端子Ｑは、第１制御信号ＢＲ０を出力する。図１０に示すようなクロック信号及び第２制御信号ＢＲ１が入力されると、フリップフロップ回路４２は、図１０に示すような、第２制御信号ＢＲ１を遅延させた第１制御信号ＢＲ０を出力端子Ｑから出力する。つまり、フリップフロップ回路４２は、入力されたクロック信号の立ち上がり時に、入力された第２制御信号ＢＲ１がＬｏｗの場合はＬｏｗ信号を出力し、入力されたクロック信号の立ち上がり時に、入力された第２制御信号ＢＲ１がＨｉｇｈの場合はＨｉｇｈ信号を出力することで、第２制御信号ＢＲ１を遅延させた第１制御信号ＢＲ０を出力する。クロック信号は、基準クロック信号であってもよく、基準クロックから生成されたクロック信号であってもよい。また、第２制御信号ＢＲ１は、基準クロックに基づいて生成された信号である。入力させるクロック信号に応じて遅延させる時間を調整することができる。また、複数のフリップフロップ回路４２を直列接続させ、接続させるフリップフロップ回路４２の数によっても遅延させる時間を調整することができる。複数段のフリップフロップ回路４２を接続させる場合は、初段のフリップフロップ回路４２の入力端子Ｄには、第２制御信号ＢＲ１が入力され、２段目以降のフリップフロップ回路４２の入力端子Ｄには、前段の出力端子Ｑからの信号が入力される。クロック信号は、全てのフリップフロップ回路４２のクロック端子に入力される。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５６】
１０…カウンタ回路 １２、４２…フリップフロップ回路
１４…スイッチ回路 １６…制御信号生成回路
１８…パルス生成回路 ２０…トランスファーゲート
２２…トランスファーゲート ３０…第２制御信号生成回路
３２…遅延回路 ４０…遅延バッファ
【技術分野】
【０００１】
本発明は、カウンタ回路、及びその方法に関する。
【背景技術】
【０００２】
従来、画素部から読み出されたアナログの画素信号は、ＡＤ変換器でデジタルの画素信号に変換される。ここで、アナログの画素信号は、画素のリセット成分（黒レベル）に、本来の画素の信号成分（信号レベル）が加わった電圧で出力されるので、リセット成分に応じた信号電圧と、画素信号に応じた信号電圧との差をとることで、有効な画素の信号成分（信号レベル）を得ることができる。特に、積分型ＡＤ変換器では、まず、アナログの画素信号電圧を、スロープ型の参照電圧と比較することでアナログの画素信号電圧に応じたパルス幅（時間幅）に変換し、その後パルス幅（時間幅）に応じた連続するパルス列をカウンタ回路でカウントすることでＡＤ変換を行う。すなわちリセット成分に応じた連続するパルス列をダウンカウントして、その後、画素からの画素信号に応じた連続するパルス列をアップカウントすることで、デジタルの画素の信号レベルを得る。
【０００３】
このアップダウンカウントを行う方法として、非同期カウンタを用いてアップカウンタだけを行い、非同期カウンタの各フリップフロップの状態値を反転させることで、結果的にアップカウント、ダウンカウントを行うという技術がある（特許文献１）。
【０００４】
また、アップダウンカウントを行う方法として、処理モードを切り替えることで、非同期カウンタにアップカウンタとダウンカウンタの両方の機能を持たせることで、アップカウント、及びダウンカウントを行うという技術がある（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０６−２１６７６２
【特許文献２】特開２００５−３１１９３３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の技術では、１の補数を用いた差分計算を行っているため、２進数を取り扱うデジタル回路では扱い難い。例えば、画素の黒レベル信号をｘとし、画素の信号レベルをｙとすると、−ｘ＋ｙによって差分を求める場合、ｙ＞ｘの場合は問題ないが、ｙ＜ｘの場合は、１の補数で負の値が生じてしまい、デジタル論理回路で扱い難い。例えば、上記非同期カウンタ回路で画素値を加算する場合は、ｘ１、ｙ１を第１の画素の黒レベルと信号レベル、ｘ２、ｙ２を第２の画素の黒レベルと信号レベルとすると、−ｘ１＋ｙ１−ｘ２＋ｙ２＋…、というように、連続的に累算することで実現できるが、負が１の補数表現だと、このカウンタでの加算処理ができない。
【０００７】
また、上記特許文献２に記載の技術では、アップダウンのカウントが補数を含んだ計算により算出する方法（上記特許文献１の技術）は直接的でない欠点を有するとして、補数を含んだ計算を用いない手法でアップダウンカウンタ回路構成を実現している。
【０００８】
しかしながら、上記特許文献２の手法だと、３−１セレクタを用いて、カウンタ回路の構成をアップカウンタとダウンカウンタに切り替えるため、制御信号が複雑化し、ひいては制御信号を生成するシーケンサに余分なレジスタが必要となるため、回路の実装面積が大きくなってしまう。
【０００９】
そこで本発明は、係る従来の問題点に鑑みてなされたものであり、デジタル論理回路で扱い易く、素子数を少なくすることができ、回路の実装面積を小さくすることができるカウンタ回路、及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、カウンタ回路であって、入力データに応じて生成された第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、前記入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、前記第１のパルス列をカウントする第１期間から、前記第２のパルス列をカウントする第２期間に切り替わる場合に、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、を備え、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記制御信号生成回路は、前記第１期間及び前記第２期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記パルス列のパルス数をアップカウントさせ、前記第１期間から前記第２期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換し、前記パルス生成回路は、前記第２の期間に切り替わった後、前記第２のパルス列が入力される前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させることを特徴とする。
【００１１】
前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能してもよい。
【００１２】
前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有してよく、前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウント値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、前記第２トランスファーゲートには、前記入力信号が入力されてよい。
【００１３】
前記制御信号生成回路は、前記第２制御信号を所定時間遅延させて前記第１制御信号を生成してよい。
【００１４】
前記第１トランスファーゲート及び前記第２トランスファーゲートは、前記第２制御信号が印加されることで、オンオフが互いに逆になってよい。
【００１５】
前記スイッチ回路から前記入力信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオフ、前記第２トランスファーゲートをオンにさせ、前記スイッチ回路から前記ロー信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をロー信号にし、前記スイッチ回路から前記ハイ信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をハイ信号にしてよい。
【００１６】
前記第１トランスファーゲート及び前記第２トランスファーゲートは、Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであってよく、前記第１トランスファーゲート及び第２トランスファーゲートは、互いに異なるチャネル型のトランジスタであり、前記第２制御信号がそれぞれ直接印加されてよい。
【００１７】
前記第１トランスファーゲート及び前記第２トランスファーゲートは、Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであってよく、前記第１トランスファーゲート及び前記第２トランスファーゲートは、同一チャネル型のトランジスタであり、前記第２制御信号と前記第２制御信号を反転させた信号とがそれぞれ直接印加されてよい。
【００１８】
上記目的を達成するために、本発明は、入力データに応じて生成された第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、を備えたカウンタ回路がパルス列のパルス数をカウントする方法であって、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記第１のパルス列のパルス数をカウントする期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、前記第１期間から前記第２のパルス列のパルス数をカウントする期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換する工程と、前記第２の期間に切り替わった後、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、前記第２のパルス列が入力される前に、１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させるステップと、を備えることを特徴とする方法。
【発明の効果】
【００１９】
本願発明によれば、カウンタ回路の素子数を少なくすることができ、カウンタ回路とカウンタ回路を制御するシーケンサの実装面積を小さくすることができるとともに、デジタル論理回路で扱い易くなる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態にかかるカウンタ回路１０を示す回路ブロック図である。
【図２】図１で示したスイッチ回路１４の回路構成の一例を示す図である。
【図３】スイッチ回路制御信号ＢＲによってスイッチ回路１４から出力される信号Ｏｕｔの波形を示す図である。
【図４】図１で示したカウンタ回路１０の動作を説明するためのタイミングチャート図である。
【図５】複数のカウンタ回路１０が並列に配置された様子の一例を示す図である。
【図６】制御信号生成回路１６を示す回路図である。
【図７】図６の制御信号生成回路１６から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。
【図８】遅延回路３２の一例を示す図である。
【図９】遅延回路３２の他の例を示す図である。
【図１０】図９で示す遅延回路３２から出力される第１制御信号ＢＲＯの波形を示す図である。
【発明を実施するための形態】
【００２１】
本発明に係るカウンタ回路、ＡＤ変換器、並びに撮像素子について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。
【００２２】
図１は、実施の形態にかかるカウンタ回路１０を示す回路ブロック図である。カウンタ回路１０は、ビット反転機能付き非同期カウンタ回路である。カウンタ回路１０は、複数のフリップフロップ回路（ポジティブエッジ型）１２と、複数のスイッチ回路１４、制御信号生成回路１６、及びパルス生成回路１８を備える。
【００２３】
複数のフリップフロップ回路１２は、パルス列のパルス数をアップカウントする。複数のスイッチ回路１４と複数のフリップフロップ回路１２とは交互に接続される。複数のフリップフロップ回路１２は、Ｄ型フリップフロップ回路であってよい。複数のフリップフロップ回路１２は、スイッチ回路１４を介してカスケード接続されている。フリップフロップ回路１２は、反転出力端子Ｑバーの出力が自身の入力端子Ｄに入力されるように接続されている。フリップフロップ回路１２の反転出力端子Ｑバーからの出力信号は、後続のスイッチ回路１４に入力される。
【００２４】
フリップフロップ回路１２の出力端子Ｑからの出力信号は、該スイッチ回路１４に出力される。それぞれのフリップフロップ回路１２の出力端子Ｑからの出力信号は、カウント値の１ビット分を構成する。ここでは、初段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ０、次段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ１、３段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ２、最終段のフリップフロップ回路１２の出力端子Ｑからの出力信号をＱ３とする。
【００２５】
フリップフロップ回路１２及びスイッチ回路１４の数は、ビット数分だけ設けられる。図１では、フリップフロップ回路１２及びスイッチ回路１４は４段階構成となっているので、４ビットとなる。なお、最終段のフリップフロップ回路１２は、符号ビットとしても機能する。
【００２６】
複数のスイッチ回路１４は、複数のフリップフロップ回路１２の前段にそれぞれ接続される。スイッチ回路１４は、自身に入力される入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力信号Ｏｕｔとして出力する。スイッチ回路１４から出力される出力信号Ｏｕｔは、後続のフリップフロップ回路１２のクロック端子ＣＫに入力される。初段のスイッチ回路１４には、カウントすべきパルス列が入力信号Ｉｎとして入力され、初段のスイッチ回路１４以外のスイッチ回路１４には、前段のフリップフロップの反転出力端子Ｑバーからの信号が入力信号として入力される。スイッチ回路１４は、２−１セレクタ回路である。スイッチ回路１４の構成については後述する。
【００２７】
制御信号生成回路１６は、入力信号Ｉｎ、Ｌｏｗ（ロー）信号、及びＨｉｇｈ（ハイ）信号のうち、何れか１つを選択するようにスイッチ回路１４を制御するスイッチ回路制御信号ＢＲを生成する。制御信号生成回路１６は、基準クロック信号又は基準クロック信号から生成されたクロック信号を用いて、スイッチ回路制御信号ＢＲを生成する。複数のスイッチ回路１４は、制御信号生成回路１６が生成したスイッチ回路制御信号ＢＲにしたがって、入力信号Ｉｎ、Ｌｏｗ信号、及びＨｉｇｈ信号のうち、何れか１つを選択し、該選択した信号を出力信号Ｏｕｔとして出力する。
【００２８】
複数のスイッチ回路１４が、入力信号Ｉｎを出力信号Ｏｕｔとして、出力している場合は、複数のフリップフロップ回路１２は、初段のスイッチ回路１４に入力されたパルス列のパルス数をカウントしている状態となる。その後、制御信号生成回路がＬｏｗ信号を出力するように複数のスイッチ回路１４を制御した後、Ｈｉｇｈ信号に出力するように複数のスイッチ回路１４を制御すると、複数のフリップフロップ回路１２がカウントしたカウント値が１の補数に変換される。つまり、カウントしたカウント値の１の補数がフリップフロップ回路１２に記憶される。
【００２９】
パルス生成回路１８は、複数のフリップフロップ回路１２でカウントされたカウント値を２の補数に変換するための１パルスを生成して、初段のスイッチ回路１４に入力する。この１パルスは、１の補数に変換後、再びスイッチ回路１４が入力信号Ｉｎを出力信号Ｏｕｔとして出力する状態となった後に、初段のスイッチ回路１４に入力されることで、２の補数に変換される。つまり、２の補数がフリップフロップ回路１２に記憶される。
【００３０】
図２は、図１で示したスイッチ回路１４の回路構成の一例を示す図である。スイッチ回路１４は、上述したように、入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力することから、３−１セレクタとして機能する。しかし、構成は、２−１セレクタ回路である。したがって、回路がシンプルで、チップ占有面積を小さくすることができる。スイッチ回路１４は、第１トランスファーゲート２０、及び第２トランスファーゲート２２を有する。スイッチ回路制御信号ＢＲは、第１トランスファーゲート２０に入力され、複数のフリップフロップ回路１２のカウント値を第１の補数に変換させる第１制御信号ＢＲ０と、第１トランスファーゲート２０及び第２トランスファーゲート２２のオン・オフを制御する第２制御信号ＢＲ１とを有する。第１トランスファーゲート２０及び第２トランスファーゲート２２は、第２制御信号ＢＲ１が印加されることで、オン・オフが互いに逆になる。例えば、第１トランスファーゲート２０がオンの場合は、第２トランスファーゲート２２はオフになる。第２トランスファーゲート２２には、入力信号Ｉｎが入力される。
【００３１】
第１トランスファーゲート２０及び第２トランスファーゲート２２は、Ｎチャネル型のトランジスタＮとＰチャネル型のトランジスタＰとからなるＣＭＯＳスイッチで構成される。第１トランスファーゲート２０のトランジスタＮ、及び、第２トランスファーゲート２２のトランジスタＰの各ゲートに、第２制御信号ＢＲ１が直接印加される。また、第１トランスファーゲート２０のトランジスタＰ、及び、第２トランスファーゲート２２のトランジスタＮの各ゲートに、第２制御信号ＢＲ１を反転させた信号が直接印加される。これにより、第１トランスファーゲート及び第２トランスファーゲートのオン・オフが互いに逆になる。この第１制御信号ＢＲ０及び第２制御信号ＢＲ１によって、スイッチ回路１４から出力される出力信号Ｏｕｔが制御される。
【００３２】
図３は、スイッチ回路制御信号ＢＲによってスイッチ回路１４から出力される信号Ｏｕｔの波形を示す図である。ここで、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は、第１トランスファーゲート２０がオフ、第２トランスファーゲート２２がオンとなり、第２トランスファーゲート２２に入力信号Ｉｎが入力されている場合は、該入力信号Ｉｎが出力信号Ｏｕｔとしてそのまま出力される。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの状態を状態ａと呼ぶ。
【００３３】
状態ａのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路１４から、後続するフリップフロップ回路１２のクロック端子ＣＫに入力信号Ｉｎがそれぞれ入力可能な状態となる。
【００３４】
次に、第１制御信号ＢＲ０がＬｏｗの状態のまま、第２制御信号ＢＲ１がＨｉｇｈとなる。この場合は、第１トランスファーゲート２０がオン、第２トランスファーゲート２２がオフとなるので、第１トランスファーゲート２０に入力された第１制御信号ＢＲ０がスイッチ回路１４の出力信号Ｏｕｔとして出力される。第１トランスファーゲート２０に入力される第１制御信号ＢＲ０は、Ｌｏｗなので、出力信号ＯｕｔはＬｏｗとなる。ここでは、第１制御信号ＢＲ０がＬｏｗ、第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｂと呼ぶ。状態ｂのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路１４から、後続するフリップフロップ回路１２のクロック端子ＣＫにＬｏｗの出力信号Ｏｕｔがそれぞれ入力される。
【００３５】
次に、第２制御信号ＢＲ１がＨｉｇｈのまま、第１制御信号ＢＲ０がＨｉｇｈとなる。この場合は、第１トランスファーゲート２０がオン、第２トランスファーゲート２２がオフのままであり、第１トランスファーゲート２０に入力される第１制御信号ＢＲ０がスイッチ回路１４の出力信号Ｏｕｔとして出力される。第１トランスファーゲート２０に入力される第１制御信号ＢＲ０は、Ｈｉｇｈなので、出力信号ＯｕｔはＨｉｇｈとなる。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｃと呼ぶ。状態ｃのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路１４から、後続するフリップフロップ回路１２のクロック端子ＣＫにＨｉｇｈの出力信号Ｏｕｔがそれぞれ入力される。スイッチ回路１４出力信号Ｏｕｔは、状態ｂから状態ｃに切り替わるときに、ＬｏｗからＨｉｇｈに切り替わるので、各フリップフロップ回路１２の状態値を反転させることができる。つまり、１の補数に変換される。
【００３６】
スイッチ回路１４は、状態ａ、状態ｂ、状態ｃのように遷移していき、再び状態ａに戻る。状態ｃから状態ａに戻るときには、出力信号Ｏｕｔのハザードを防止するために、第１制御信号ＢＲ０をＨｉｇｈからＬｏｗにするタイミングを、第２制御信号ＢＲ１がＨｉｇｈからＬｏｗにするタイミングより遅らせる。
【００３７】
このように、スイッチ回路１４は、２−１セレクタの回路であるが、スイッチ回路制御信号により、３−１セレクタの機能を実現することができる。また、２−１セレクタで済むので、スイッチ回路１４の実装面積を小さくすることができる。
【００３８】
図４は、図１で示したカウンタ回路１０の動作を説明するためのタイミングチャート図である。図４では、第１のパルス列と、第２のパルス列が、初段のスイッチ回路１４に入力される場合を例にして説明する。第１のパルス列及び第２のパルス列は、入力データに応じたパルス列であってもよい。第１のパルス列は、ダウンカウントの対象となるパルス列であり、例えば、画素のリセット成分に応じたパルス列である。すなわち画素のリセット成分の電圧に応じて、第１のパルス列のパルス数は決まる。また、第２のパルス列は、アップカウントの対象となるパルス列であり、画素信号に応じたパルス列である。この場合も、画素信号の電圧に応じて第２のパルス列のパルス数は決まる。
【００３９】
第１のパルス列のパルス数をカウントする第１期間は、スイッチ回路制御信号ＢＲによりスイッチ回路１４が状態ａにされる。第１のパルス列が初段にスイッチ回路１４に入力される。なお、カウンタ回路１０は、第１パルス列のパルス数をカウントする前に、出力端子Ｑから出力される信号がＬｏｗとなるように初期化される。つまり、全てのフリップフロップ回路１２をリセットして出力端子Ｑを‘０’に設定する。
【００４０】
第１のパルス列が初段のスイッチ回路１４に入力されると、第１のパルス列のパルス数がカウンタ回路１０によってカウントされる。例えば、パルスが１つ入力されると、出力信号Ｑ０の値が‘１’、出力信号Ｑ１、Ｑ２、及びＱ３の値が‘０’となるので、カウンタ値は、‘０００１’（１）、となる。また、パルスがさらに入力されていくと、カウンタ値は、‘００１０’（２）→‘００１１’（３）→‘０１００’（４）、という具合にアップカウントされていく。カウンタ値の後に括弧書きで示す値は、十進法で表したカウント値となる。
【００４１】
第１期間が経過すると、スイッチ回路制御信号ＢＲによって、スイッチ回路１４を状態ｂにしてから、状態ｃにすると、それぞれのフリップフロップ回路１２に保持されている状態値が反転する。つまり、現在のカウント値の１の補数に変換される。図４は、カウンタ値が、‘０１００’、となった後に状態値を反転させているので、反転後のカウント値は、‘１０１１’（１１）、となる。しかし、最終段のフリップフロップ回路１２は、符号ビットとしても機能し、出力信号Ｑ３の値が「０」のときはプラスを示し、「１」の時はマイナスを示すので、カウント値‘１０１１’を２の補数表現として十進法で示すと、−５となる。
【００４２】
そして、１の補数への変換後、第２のパルス列のパルス数をカウントする第２期間に入いると、スイッチ回路制御信号ＢＲによって、スイッチ回路１４は状態ａにされる。第２の期間に入ると、パルス生成回路１８は、前記第２のパルス列が入力される前に、生成した１パルスを初段のスイッチ回路１４に入力する。これにより、第１期間にカウントされたカウンタ値が２の補数に変換される。この１パルスが初段のスイッチ回路１４に入力されることで、カウント値が１の補数である‘１０１１’に＋１する。つまり、第１の期間にカウントしたカウント値を２の補数に変換することになる。２の補数に変換された後の値は、‘１１００’（−４）となる。その後、第２のパルス列が初段のスイッチ回路１４に入力されることで、第２のパルス列のパルス数を−４からカウントすることになる。
【００４３】
このように、第１のパルス列のパルス数をカウントしたカウント値の１の補数を取ってから、２の補数をとることで、第１のパルス列のパルス数をアップカウントしても、結果的に第１のパルス列のパルス数をダウンカウントしたのと同じ結果となる。したがって、例えば、第１のパルスが、画素のリセット成分に応じたパルス列であり、第２のパルス列が画素信号に応じたパルス列の場合は、「−リセット成分＋画素信号」となり、本来の画素の信号成分（信号レベル）を得ることができる。
【００４４】
なお、最終段のフリップフロップ回路１２は、符号ビットとして機能するので、カウントできる最大ビット数は、最終段のフリップフロップ回路１２を除いたフリップフロップ回路１２の数となる。したがって、カウントする値に応じて、フリップフロップ回路１２の数を変えることは言うまでもない。また、フリップフロップ回路１２がネガティブエッジ型の場合は、図３に示す第１制御信号ＢＲ０の波形を反転した波形が第１制御信号ＢＲ０として第１トランスファーゲート２０に入力される。このように、フリップフロップ回路１２の構成に応じて、スイッチ回路１４が出力する信号は適宜変更可能である。つまり、第１期間から第２期間に切り替わるときに、各フリップフロップ回路１２の状態値を反転させるようにすればよい。
【００４５】
図５は、複数のカウンタ回路１０が並列に配置された様子の一例を示す図である。複数のカウンタ回路１０は、例えば、撮像素子の画素の列毎に配置される。図５を見るとわかるように、ビット数が多いカウンタ回路１０を複数配置する場合、スイッチ回路１４の大きさを小さくさせれば、結果的に複数のカウンタ回路１０の実装面積をかなり小さくすることができる。本願発明は、２−１セレクタ回路で構成されたスイッチ回路１４を、３−１セレクタとして機能させるので、３−１セレクタ回路を用いるより、スイッチ回路１４を小さくすることができ、カウンタ回路１０の実装面積を小さくすることができる。なお、図５では、制御信号生成回路１６及びパルス生成回路１８は、省略している。また、フリップフロップ回路１２に入力されるｒｓｔは、リセット信号である。このリセット信号によりフリップフロップ回路１２は、初期化されて、値が‘０’となる。
【００４６】
このように、複数のフリップフロップ回路１２でカウントされたカウンタ値を１の補数、２の補数に変換することで、アップカウントのみを行うカウンタ回路１０を、アップダウンカウントするカウンタ回路として機能させることができる。また、カウンタ回路１０をアップカウントのみとしたので、回路動作が簡易になり、スイッチ回路１４の構成を簡易化することができ、カウンタ回路１０の実装面積を小さくすることができる。また、カウンタ値を２の補数で表現するので、デジタル論理回路で扱い易くなり、複数の画素値をカウンタ加算する場合でも、対応することができる。
【００４７】
なお、上記実施の形態は以下のように変形してもよい。
【００４８】
（１）上記したスイッチ回路１４は、第１トランスファーゲート２０をトランジスタＮのゲートのみで構成し、第２制御信号ＢＲ１を直接印加し、第２トランスファーゲート２２をトランジスタＮのゲートのみで構成し、第２制御信号ＢＲ１を反転させた信号を直接印加する。この場合は、図３に示す第１制御信号ＢＲ０、第２制御信号ＢＲ１で、図３に示す出力信号Ｏｕｔを出力することができる。
【００４９】
（２）上記したスイッチ回路１４は、第１トランスファーゲート２０をトランジスタＰのゲートのみで構成し、第２制御信号を反転させた信号を直接印加して、第２トランスファーゲート２２はトランジスタＰのゲートのみで構成し、第２制御信号を直接印加してよい。つまり、第１トランスファーゲート２０及び第２トランスファーゲート２２には、同一チャネル型のトランジスタに、第２制御信号と第２制御信号を反転させた信号とがそれぞれ直接印加されればよい。この場合は、図３に示す第１制御信号ＢＲ０、第２制御信号ＢＲ１を反転させた信号で、図３に示す出力信号Ｏｕｔを出力することができる。
【００５０】
（３）上記したスイッチ回路１４は、第１トランスファーゲート２０をトランジスタＮのゲート、及び、第２トランスファーゲート２２をトランジスタＰゲートのみで構成し、第２制御信号をそれぞれ直接印加してよい。この場合は、図３に示す第１制御信号ＢＲ０、第２制御信号ＢＲ１で、図３に示す出力信号Ｏｕｔを出力することができる。要は、図３に示す出力信号Ｏｕｔが出力されるように、第１制御信号及び第２制御信号の波形、第１制御信号及び第２制御信号を直接印加する場所を適宜変形してもよい。スイッチ回路１４を、図６〜図８の構成とすることで、さらに、スイッチ回路１４の面積を小さくすることができる。
【００５１】
（４）また、制御信号生成回路１６は、第１制御信号ＢＲ０を、第２制御信号ＢＲ１から生成するようにしてもよい。図６は、制御信号生成回路１６を示す回路図である。制御信号生成回路１６は、第２制御信号生成回路３０及び遅延回路３２を有する。第２制御信号生成回路３０は、第２制御信号ＢＲ１を生成する。第２制御信号生成回路３０が生成した第２制御信号ＢＲ１は、遅延回路３２に入力される。遅延回路３２は、入力された第２制御信号ＢＲ１を所定時間遅延させる。この遅延された信号が第１制御信号ＢＲ０となる。制御信号生成回路１６は、第２制御信号生成回路３０が生成した第２制御信号ＢＲ１と、遅延回路３２から出力された信号、つまり、第１制御信号ＢＲ０とを出力する。これにより、シーケンサで２つの制御信号を生成する必要はなくなり、シーケンサの回路を小さくさせることができる。
【００５２】
図７は、図６の制御信号生成回路１６から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。図を見るとわかるように、第１制御信号ＢＲ０の波形は、第２制御信号ＢＲ１の波形を、所定時間だけ遅延させた波形であることがわかる。また、上述したように、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は状態ａとなる。また、第１制御信号ＢＲ０がＬｏｗ、及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｂとなる。そして、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｃとなる。
【００５３】
図８は、遅延回路３２の一例を示す図である。遅延回路３２は、複数の遅延バッファ（例えば、ノット回路）４０を直列接続させた回路である。遅延バッファ４０がノット回路の場合は、複数の遅延バッファ４０の数は偶数となる。この遅延バッファ４０の数によって、遅延させる時間を調整することができる。
【００５４】
図９は、遅延回路３２の他の例を示す図である。遅延回路３２は、フリップフロップ回路（例えば、ポジティブエッジ型）４２であってもよい。フリップフロップ回路４２の入力端子Ｄに第２制御信号ＢＲ１が入力され、フリップフロップ回路４２のクロック端子にクロック信号が入力される。出力端子Ｑは、第１制御信号ＢＲ０を出力する。図１０に示すようなクロック信号及び第２制御信号ＢＲ１が入力されると、フリップフロップ回路４２は、図１０に示すような、第２制御信号ＢＲ１を遅延させた第１制御信号ＢＲ０を出力端子Ｑから出力する。つまり、フリップフロップ回路４２は、入力されたクロック信号の立ち上がり時に、入力された第２制御信号ＢＲ１がＬｏｗの場合はＬｏｗ信号を出力し、入力されたクロック信号の立ち上がり時に、入力された第２制御信号ＢＲ１がＨｉｇｈの場合はＨｉｇｈ信号を出力することで、第２制御信号ＢＲ１を遅延させた第１制御信号ＢＲ０を出力する。クロック信号は、基準クロック信号であってもよく、基準クロックから生成されたクロック信号であってもよい。また、第２制御信号ＢＲ１は、基準クロックに基づいて生成された信号である。入力させるクロック信号に応じて遅延させる時間を調整することができる。また、複数のフリップフロップ回路４２を直列接続させ、接続させるフリップフロップ回路４２の数によっても遅延させる時間を調整することができる。複数段のフリップフロップ回路４２を接続させる場合は、初段のフリップフロップ回路４２の入力端子Ｄには、第２制御信号ＢＲ１が入力され、２段目以降のフリップフロップ回路４２の入力端子Ｄには、前段の出力端子Ｑからの信号が入力される。クロック信号は、全てのフリップフロップ回路４２のクロック端子に入力される。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５６】
１０…カウンタ回路 １２、４２…フリップフロップ回路
１４…スイッチ回路 １６…制御信号生成回路
１８…パルス生成回路 ２０…トランスファーゲート
２２…トランスファーゲート ３０…第２制御信号生成回路
３２…遅延回路 ４０…遅延バッファ
【特許請求の範囲】
【請求項１】
第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、
前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、
前記入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、
前記第１のパルス列をカウントする第１期間から、前記第２のパルス列をカウントする第２期間に切り替わる場合に、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、
を備え、
前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
前記制御信号生成回路は、
前記第１期間及び前記第２期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記パルス列のパルス数をアップカウントさせ、
前記第１期間から前記第２期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換し、
前記パルス生成回路は、
前記第２の期間に切り替わった後、前記第２のパルス列が入力される前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させることを特徴とするカウンタ回路。
【請求項２】
請求項１に記載のカウンタ回路であって、
前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能することを特徴とするカウンタ回路。
【請求項３】
請求項１または２に記載のカウンタ回路であって、
前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有し、
前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウント値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、
前記第２トランスファーゲートには、前記入力信号が入力されることを特徴とするカウンタ回路。
【請求項４】
請求項３に記載のカウンタ回路であって、
前記制御信号生成回路は、前記第２制御信号を所定時間遅延させて前記第１制御信号を生成することを特徴とするカウンタ回路。
【請求項５】
請求項３または４に記載のカウンタ回路であって、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
前記第２制御信号が印加されることで、オンオフが互いに逆になることを特徴とするカウンタ回路。
【請求項６】
請求項５に記載のカウンタ回路であって、
前記スイッチ回路から前記入力信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオフ、前記第２トランスファーゲートをオンにさせ、
前記スイッチ回路から前記ロー信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をロー信号にし、
前記スイッチ回路から前記ハイ信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をハイ信号にすることを特徴とするカウンタ回路。
【請求項７】
請求項５または６に記載のカウンタ回路であって、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであり、
前記第１トランスファーゲート及び第２トランスファーゲートは、
互いに異なるチャネル型のトランジスタであり、前記第２制御信号がそれぞれ直接印加されることを特徴とするカウンタ回路。
【請求項８】
請求項５または６に記載のカウンタ回路であって、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであり、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
同一チャネル型のトランジスタであり、前記第２制御信号と前記第２制御信号を反転させた信号とがそれぞれ直接印加されることを特徴とするカウンタ回路。
【請求項９】
入力データに応じて生成された第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、
前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、
を備えたカウンタ回路がパルス列のパルス数をカウントする方法であって、
前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
前記第１のパルス列のパルス数をカウントする期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、
前記第１期間から前記第２のパルス列のパルス数をカウントする期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換する工程と、
前記第２の期間に切り替わった後、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、
前記第２のパルス列が入力される前に、１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させるステップと、
を備えることを特徴とする方法。
【請求項１】
第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、
前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、
前記入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、
前記第１のパルス列をカウントする第１期間から、前記第２のパルス列をカウントする第２期間に切り替わる場合に、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、
を備え、
前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
前記制御信号生成回路は、
前記第１期間及び前記第２期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記パルス列のパルス数をアップカウントさせ、
前記第１期間から前記第２期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換し、
前記パルス生成回路は、
前記第２の期間に切り替わった後、前記第２のパルス列が入力される前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させることを特徴とするカウンタ回路。
【請求項２】
請求項１に記載のカウンタ回路であって、
前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能することを特徴とするカウンタ回路。
【請求項３】
請求項１または２に記載のカウンタ回路であって、
前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有し、
前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウント値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、
前記第２トランスファーゲートには、前記入力信号が入力されることを特徴とするカウンタ回路。
【請求項４】
請求項３に記載のカウンタ回路であって、
前記制御信号生成回路は、前記第２制御信号を所定時間遅延させて前記第１制御信号を生成することを特徴とするカウンタ回路。
【請求項５】
請求項３または４に記載のカウンタ回路であって、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
前記第２制御信号が印加されることで、オンオフが互いに逆になることを特徴とするカウンタ回路。
【請求項６】
請求項５に記載のカウンタ回路であって、
前記スイッチ回路から前記入力信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオフ、前記第２トランスファーゲートをオンにさせ、
前記スイッチ回路から前記ロー信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をロー信号にし、
前記スイッチ回路から前記ハイ信号を前記出力信号として出力させる場合は、前記第２制御信号により前記第１トランスファーゲートをオン、前記第２トランスファーゲートをオフさせ、前記第１制御信号をハイ信号にすることを特徴とするカウンタ回路。
【請求項７】
請求項５または６に記載のカウンタ回路であって、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであり、
前記第１トランスファーゲート及び第２トランスファーゲートは、
互いに異なるチャネル型のトランジスタであり、前記第２制御信号がそれぞれ直接印加されることを特徴とするカウンタ回路。
【請求項８】
請求項５または６に記載のカウンタ回路であって、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
Ｎチャネル型のトランジスタあるいはＰチャネル型のトランジスタを有するスイッチであり、
前記第１トランスファーゲート及び前記第２トランスファーゲートは、
同一チャネル型のトランジスタであり、前記第２制御信号と前記第２制御信号を反転させた信号とがそれぞれ直接印加されることを特徴とするカウンタ回路。
【請求項９】
入力データに応じて生成された第１のパルス列と第２のパルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、
前記複数のフリップフロップ回路の前段に接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、
を備えたカウンタ回路がパルス列のパルス数をカウントする方法であって、
前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
前記第１のパルス列のパルス数をカウントする期間は、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、
前記第１期間から前記第２のパルス列のパルス数をカウントする期間に切り替わる期間は、該期間中に出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１期間にカウントされたカウント値を１の補数に変換する工程と、
前記第２の期間に切り替わった後、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１のパルス列のパルス数をアップカウントさせる工程と、
前記第２のパルス列が入力される前に、１パルスを前記初段のスイッチ回路に入力させることで、前記第１期間にカウントされたカウンタ値を前記２の補数に変換させるステップと、
を備えることを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−６６６１８（Ｐ２０１１−６６６１８Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１４５７８（Ｐ２００９−２１４５７８）
【出願日】平成２１年９月１６日（２００９．９．１６）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１６日（２００９．９．１６）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
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