シフトレジスタとこれを有するスキャン駆動回路及び表示装置
【課題】シフトレジスタとこれを有するスキャン駆動回路及び表示装置が開示されている。
【解決手段】複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、駆動部、充電部、放電部、及びホールディング部を含む。前記駆動部は、第１クロック信号又は前記第１クロック信号と位相が異なる第２クロック信号に応答して現在ステージの出力信号を出力する。前記充電部は、スキャン開示信号又は前段ステージのうち、一つのステージの出力信号により電荷が充電される。前記放電部は、次段ステージのうち、一つのステージの出力信号に応答して前記充電部に充電された電荷を放電する。前記ホールディング部は、前記現在ステージの出力信号を第１電圧以内にホールドする。従って、スキャン信号を出力する前記駆動部のプル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスにより前記プル−アップトランジスタのゲートがフローティングされることを防止することができる。
【解決手段】複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、駆動部、充電部、放電部、及びホールディング部を含む。前記駆動部は、第１クロック信号又は前記第１クロック信号と位相が異なる第２クロック信号に応答して現在ステージの出力信号を出力する。前記充電部は、スキャン開示信号又は前段ステージのうち、一つのステージの出力信号により電荷が充電される。前記放電部は、次段ステージのうち、一つのステージの出力信号に応答して前記充電部に充電された電荷を放電する。前記ホールディング部は、前記現在ステージの出力信号を第１電圧以内にホールドする。従って、スキャン信号を出力する前記駆動部のプル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスにより前記プル−アップトランジスタのゲートがフローティングされることを防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタとこれを有するスキャン駆動回路及び表示装置に関するものである。
【背景技術】
【０００２】
一般に、製造コストを低減させ、サイズを縮小させるために、データドライバーＩＣやゲートドライバーＩＣを液晶パネルに集積化しようとする努力が行われている。前記した集積化を具現するためには、液晶パネルのスキャン駆動回路は、単純な構造を有する。
【０００３】
液晶パネルのゲートラインを活性化するためのゲートパルスを発生させるスキャン駆動回路は、一つのシフトレジスタを含む。前記シフトレジスタの単位ステージは、一つのＳ−Ｒラッチと一つのアンドゲートを含む。
【０００４】
前記Ｓ−Ｒラッチは、前段ステージの出力信号である第１入力信号によって活性化され、次段ステージの出力信号である第２入力信号によって非活性化される（Ｄｅａｃｔｉｖａｔｅｄ）。アンドゲートは、前記Ｓ−Ｒラッチが活性化状態であり、第１クロックがハイレベルである時、ゲートパルス（又は、スキャン信号）を発生させる。
【０００５】
シフトレジスタの単位ステージに印加される第１クロックと第２クロックとは、互いに反対位相のクロックである。
【０００６】
一般的なシフトレジスタの単位ステージは、バッファー部、充電部、駆動部、及び放電部を含み、スキャン開始信号又は前段ステージの出力信号に基づいてゲート信号（又は、スキャン信号）を出力する。
【０００７】
具体的に、バッファー部は、ドレーンとゲートが連結され、前記ドレーンに第１入力信号ＩＮ１が印加され、ソースが充電部の第１端に連結された第１トランジスタで構成される。充電部は、第１端が前記第１トランジスタのソースと放電部に連結され、第２端が駆動部に連結されたキャパシタで構成される。
【０００８】
駆動部は、ドレーンがクロック端子に連結され、ゲートが第１ノードを経由してキャパシタの第１端に連結され、ソースがキャパシタの第２端及び出力端子に連結された第２トランジスタと、ドレーンが第２トランジスタのソース及びキャパシタの第２端に連結され、ソースが第１電圧に連結された第３トランジスタで構成される。前記クロック端子には、第１クロック又は前記第１クロックと位相が反対である第２クロックが印加される。
【０００９】
放電部は、ドレーンがキャパシタの一端に連結され、ゲートが第３トランジスタのゲートと共通されて第２入力信号に連結され、ソースが前記第１電圧に連結された第４トランジスタで構成される。
【００１０】
第１入力信号がハイレベルであると、キャパシタに電荷が充電される。前記第２入力信号がハイレベルであると、充電された電荷が放電されてＳ−Ｒラッチ動作を行う。
【００１１】
キャパシタに電荷が充電されている時、前記クロック端子に印加される第１クロック又は第２クロックは、ターンオンされた第２トランジスタを通じて出力されるので、出力端子と連結された液晶パネルのゲートラインに連結された全てのスイッチング素子であるａ−Ｓｉ ＴＦＴをターンオンさせることができる。又、前記第２入力信号により第２トランジスタがターンオンされて第１電圧レベルにプル−ダウンされるので、アンドゲート動作を行う。
【００１２】
従って、第１クロック又は第２クロックは、前記ゲートラインに連結されたスイッチング素子として動作するａ−Ｓｉ ＴＦＴを十分にターンオンさせることができる１５Ｖ以上のハイレベルを有することが好ましい。前記第１電圧は、前記スイッチング素子として動作するａ−Ｓｉ ＴＦＴを十分にターンオフさせることができる−７Ｖ以下のレベルを有することが好ましい。
【００１３】
前記ａ−Ｓｉ ＴＦＴの電流駆動能力は、前記等価回路の出力と連結されるトランジスタのチャンネル幅Ｗに比例する。
【００１４】
例えば、出力端子と連結されるゲートラインの容量が２５０ｐＦとする時、第２トランジスタのチャンネル幅は７０００ｕｍ、チャンネル長は４.５ｕｍである。従って、第２トランジスタのゲート−ドレーン間の寄生キャパシタンス（Ｃｇｄ）が増加する。
【００１５】
動作時間の中、第１入力信号と第２入力信号が全てローレベルである時間が、第１入力信号又は第２入力信号がハイレベルである時間より非常に長い。従って、第３トランジスタと第４トランジスタが全てハイインピーダンスである場合、常にハイレベルとローレベルが反復される第１クロック又は第２クロックが入力される第２トランジスタのドレーン電極と第２トランジスタのゲートとの間に寄生キャパシタンスが発生して、第２トランジスタのゲートには第１クロックＣＫＶ又は第２クロックＣＫＶＢと同期される電圧が誘導される。
【００１６】
従って、スキャン駆動回路がａ−Ｓｉ ＴＦＴを有する場合、第２トランジスタのゲート−ドレーン間に寄生キャパシタンスが発生して、前記第１ノードがフローティングされて正常なスキャン駆動回路の動作が劣化される。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
従って、本発明の目的は、スキャン信号を出力するプル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスにより前記プル−アップトランジスタがフローティングされることを防止するためのシフトレジスタを提供することにある。
【００１８】
本発明の他の目的は、前記シフトレジスタを有するスキャン駆動回路を提供することにある。
【００１９】
本発明の他の目的は、前記したシフトレジスタを有する表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
第１に、
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記第１出力信号が非アクティブ状態である場合、前記第１クロックまたは前記第２クロックのそれぞれに応答して充電ノードがフローティング状態にされることを防止するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記第１クロックに応答して前記充電ノードがフローティング状態にされることを防止する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極に前記第２出力信号が印加され、第２電極が前記第１ホールドトランジスタの第１電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタを提供する。
【００２１】
第２に、
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含むことを特徴とするシフトレジスタを提供する。
【００２２】
第３に、
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極及び第２電極がそれぞれ前記第１ホールドトランジスタの第１電極及び第２電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタを提供する。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図２ａ】図１に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図である。
【図２ｂ】図１に図示された単位ステージを採用したスキャン駆動回路に入力される信号のタイミング図である。
【図３】本発明の第２実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図４ａ】図３に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図である。
【図４ｂ】図３に図示された単位ステージを採用したスキャン駆動回路に入力される信号のタイミング図である。
【図５】本発明の第３実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図６】本発明の第４実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図７】本発明の第５実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図８】図７に図示された単位ステージを採用したスキャン駆動回路を有する液晶パネルを説明するための概念図である。
【図９】本発明の実施例による液晶表示装置を説明するための概念図である。
【発明を実施するための形態】
【００２４】
以下では、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。
【００２５】
図１は、本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図である。特に、ａ−Ｓｉ ＴＦＴでスキャン駆動回路を構成した時、第２トランジスタＱ２のゲートがフローティングされることを防止するための単位ステージを図示する。
【００２６】
図１を参照すると、本発明の第１実施例によるシフトレジスタの単位ステージ１００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、及びホールディング部１５０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてゲート信号（又は、走査信号、スキャン信号）を出力する。
【００２７】
バッファー部１１０は、ドレーンとゲート（又は、制御電極）が共通され、第１入力信号ＩＮ１の供給を受け、ソースが充電部１２０の第１端に連結された第１トランジスタＱ１で構成され、前段ステージの出力端子ＯＵＴから提供される第１入力信号ＩＮ１に応答して第１トランジスタＱ１のソースに連結された充電部１２０、駆動部１３０、放電部１４０、及びホールディング部１５０にゲートオン電圧ＶＯＮを供給する。仮に、前記単位ステージが一番目ステージであると、前記第１入力信号ＩＮ１はスキャン開始信号ＳＴＶである。
【００２８】
充電部１２０は、第１端が前記第１トランジスタＱ１のソースと放電部１４０に連結され、第２端が駆動部１３０の出力端子ＯＵＴに連結されたキャパシタＣで構成される。
【００２９】
駆動部１３０は、ドレーンがクロック端子ＣＫに連結され、ゲートが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ソースがキャパシタＣの第２端及び出力端子ＯＵＴに連結された第２トランジスタＱ２と、ドレーンが第２トランジスタＱ２のソース及びキャパシタＣの第２端に連結され、ソースが第１電圧ＶＯＦＦに連結された第３トランジスタＱ３で構成される。この際、第２トランジスタＱ２のドレーンには、単位ステージが奇数番目ステージである場合には、クロック端子ＣＫに第１クロックＣＫＶが印加され、偶数番目ステージである場合には、クロック端子ＣＫに第１クロックＣＫＶと位相が反対である第２クロックＣＫＶＢが入力される。前記第２トランジスタＱ２は、プル−アップ機能を行い、第３トランジスタＱ３は、プル−ダウン機能を行う。
【００３０】
放電部１４０は、ドレーンがキャパシタＣの第１端に連結され、ゲートが第３トランジスタＱ３のゲートと共通され第２入力信号ＩＮ２が印加され、ソースが前記第１電圧ＶＯＦＦに連結された第４トランジスタＱ４で構成され、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に放電する。
【００３１】
ホールディング部１５０は、ドレーンが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ゲートが第１クロックＣＫＶ又は第２クロックＣＫＶＢが印加されるクロック端子ＣＫに連結され、ソースがキャパシタＣの第２端に連結された第５トランジスタＱ５で構成され、第１ノードＮ１、即ち、キャパシタＣや第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００３２】
具体的に、クロック端子ＣＫに印加される第１クロックＣＫＶ又は第２クロックＣＫＶＢにより制御される第５トランジスタＱ５のソースが出力端子ＯＵＴと連結され、第５トランジスタＱ５のドレーンが第１トランジスタＱ１を介して第１入力信号ＩＮ１と連結される。
【００３３】
第１クロックＣＫＶと第２クロックＣＫＶＢが常に反対位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫに入力されるクロックがハイレベルである時には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。これにより、第２トランジスタＱ２のゲートがフローティングされることを防止することができる。
【００３４】
図２ａは、図１に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図であって、特に、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、以下ＬＣＤ）に採用されるスキャン駆動回路のシフトレジスタのブロック図である。
【００３５】
図２ａを参照すると、本発明によるスキャン駆動回路は、一つのシフトレジスタで構成され、前記したシフトレジスタは、複数のステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ及びＳＲＣ１Ｄ）を含む。各ステージの出力端子ＯＵＴが次段ステージの第１入力端子ＩＮ１に連結される。ステージは、ゲートラインに対応するＮ個のステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ）と、一つのダミーステージＳＲＣ１Ｄを含む。各ステージは、第１入力端子ＩＮ１及び第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、及び第１電圧端子ＶＯＦＦを有する。
【００３６】
一番目ステージＳＲＣ１１の第１入力端子ＩＮ１には、スキャン開始信号ＳＴＶが入力される。外部のグラフィックコントローラのようなホストから開始信号が出力され、前記開始信号は前記ＬＣＤに印加される垂直同期信号Ｖｓｙｎｃにより同期されスキャン開始信号ＳＴＶを形成する。
【００３７】
前記ゲートラインに対応する各ステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ）の出力信号は、前記ＬＣＤの液晶パネルに連結される。好ましくは、各ステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ）の出力信号は、多数のＴＦＴが配列されたアレー基板の各ゲートラインに印加される。奇数番目ステージ（ＳＲＣ１１、ＳＲＣ１３、．．．、ＳＲＣＮ−１）の前記クロック端子ＣＫには、第１クロックＣＫＶが印加され、偶数番目ステージ（ＳＲＣ１２、ＳＲＣ１４、．．．、ＳＲＣ１Ｎ）の前記クロック端子ＣＫには、第２クロックＣＫＶＢが印加される。例えば、前記第１クロックＣＫＶと第２クロックＣＫＶＢは互いに逆の位相を有する。例えば、前記第１クロックＣＫＶと第２クロックＣＫＶＢのデューティ期間は約１６.６／Ｎ[ｍｓ]である。
【００３８】
各ステージ（ＳＲＣ１１、ＳＲＣ１２、ＳＲＣ１３、．．．、ＳＲＣ１Ｎ）の第２入力端子ＩＮ２には、次段ステージ（ＳＲＣ１２、ＳＲＣ１３、ＳＲＣ１４、．．．、ＳＲＣ１Ｄ）の出力信号が制御信号として入力される。即ち、第２入力端子ＩＮ２に入力される制御信号は、現在ステージの出力信号のデューティ期間だけ遅延された信号である。より具体的には、現在のステージには、図２ｂに示すような信号が入力される。例えば、現在のステージがＳＲＣ１７であるとすると、現在のステージのＩＮ１には、前段ステージＳＲＣ１６の出力信号が入力される。また、現在のステージのＩＮ２には、後段のステージＳＲＣ１８の出力信号が入力される。そして、現在ステージＳＲＣ１７の出力としてＯＵＴが出力される。なお、現在のステージＳＲＣ１７のクロック端子ＣＫには、第１クロックＣＫＶが入力され、前段ステージＳＲＣ１６及び後段のステージＳＲＣ１８のクロック端子ＣＫには、第２クロックＣＫＶＢが入力されているものとする。
【００３９】
より具体的には、現在のステージＳＲＣ１７においては、第１入力信号ＩＮ１がハイレベルであると、キャパシタＣに電荷が充電される。一方、第２入力信号ＩＮ２がハイレベルであると、充電された電荷が放電される。
【００４０】
そして、第２入力端子ＩＮ２に入力される制御信号は、現在ステージの出力信号のデューティ期間だけ遅延されるため、図２ｂに示すように各ステージの出力信号が順次アクティブ区間（ハイ状態）を有する。ここで、ホールディング部１５０を構成する第５トランジスタＱ５は、前述のように、ゲートがクロック端子ＣＫに接続されており、第１クロックＣＫＶ又は第２クロックＣＫＶＢに接続されており、ソースが出力端子ＯＵＴに接続され、ドレーンが第１トランジスタＱ１を介して第１入力信号ＩＮ１と連結されている。ここで、第１クロックＣＫＶと第２クロックＣＫＶＢが常に反対位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫＶがハイレベルである時には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。例えば、図２ｂに示すように第１クロックＣＫＶ及び第２入力信号ＩＮ２がハイレベルで有る場合には、第１ノードＮ１は、第１電圧ＶＯＦＦに維持される。これにより、第２トランジスタＱ２のゲートがフローティングされることを防止することができる。
【００４１】
一方、前記ダミーステージＳＲＣ１Ｄは、ダミー信号ＧＤを最後ステージＳＲＣ１Ｎの第２入力端子ＩＮ２に印加する。前記ダミー信号ＧＤは、最後ステージＳＲＣ１Ｎの第２入力端子ＩＮ２に入力される制御信号である。
【００４２】
本実施例では、一つのダミーステージに１８０°のように互いに逆の位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが提供され、前記第１クロックＣＫＶ及び前記第２クロックＣＫＶＢがそれぞれ印加される二つのステージが一つのユニットを形成する。
この際、互いに異なる位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが提供されることもできる。又、３つ以上のクロックがそれぞれ印加される３つ以上のステージが一つのユニットを形成することもできる。又、一つの単位ステージに一つのクロックが提供されることを説明したが、一つの単位ステージに２つ以上のクロックが提供されることもできる。
【００４３】
図３は、本発明の第２実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記単位ステージはａ−Ｓｉ ＴＦＴを含み、第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００４４】
図３を参照すると、本発明の第２実施例によるシフトレジスタの単位ステージ２００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、及びホールディング部２５０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号を出力する。前記した図１と比較して、同じ構成要素には同じ図面番号を付与して、その説明は省略する。
【００４５】
ホールディング部２５０は、第５トランジスタＱ５と第６トランジスタＱ６で構成され、キャパシタＣの第１端及び第２トランジスタＱ２のゲートが連結された第１ノードＮ１がフローティングされることを防止する。
【００４６】
具体的に、第５トランジスタＱ５は、ドレーンが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ゲートが第１クロック端子ＣＫ１に連結され、ソースがキャパシタＣの第２端に連結される。第６トランジスタＱ６は、ドレーンが入力端である第１入力信号ＩＮ１と連結され、ゲートが第２クロック端子ＣＫ２に連結され、ソースが第５トランジスタＱ５のドレーンに連結される。仮に、第１クロック端子ＣＫ１に第１クロックＣＫＶが印加されると、第２クロック端子ＣＫ２には、第１クロックＣＫＶと逆相の第２クロックＣＫＶＢが印加されることが好ましく、第１クロック端子ＣＫ１に第２クロックＣＫＶＢが印加されると、第２クロック端子ＣＫ２には第１クロックＣＫＶが印加されることが好ましい。
【００４７】
第５トランジスタＱ５の制御（ゲート）電極にハイレベルの第１クロックＣＫ１が印加されると、ソース電極とドレーン電極との間に導電パスが形成される。第６トランジスタＱ６の制御（ゲート）電極にハイレベルの第２クロックＣＫ２が印加されると、ソース電極とドレーン電極との間に導電パスが形成される。第１クロックＣＫ１により制御される第５トランジスタＱ５のソースは、出力端子ＯＵＴと連結され、第２クロックＣＫ２により制御される第６トランジスタＱ６のドレーンに第１入力信号ＩＮ１が印加される。
【００４８】
第１クロックＣＫ１と第２クロックＣＫ２が常に逆の位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持され、第２クロックＣＫ２がハイレベルである時、第１ノードＮ１は、第６トランジスタＱ６により第１電圧ＶＯＦＦに維持される。従って、第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００４９】
図４は、図３に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図であって、特に、ＬＣＤに採用されるスキャン駆動回路のシフトレジスタのブロック図である。
【００５０】
図４を参照すると、本発明によるスキャン駆動回路は、一つのシフトレジスタを含む。前記シフトレジスタは、互いに連結された複数のステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ、ＳＲＣ２Ｄ）を含む。各ステージの出力端子ＯＵＴは、次段ステージの第１入力端子ＩＮ１に連結される。シフトレジスタは、ゲートラインに対応するＮ個のステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ）と一つのダミーステージＳＲＣ２Ｄで構成される。各ステージは、第１入力端子ＩＮ１及び第２入力端子ＩＮ２、出力端子ＯＵＴ、第１クロック入力端子ＣＫ１及び第２クロック入力端子ＣＫ２及び第１電圧端子ＶＯＦＦを有する。
【００５１】
一番目ステージＳＲＣ２１の第１入力端子ＩＮ１には、スキャン開始信号ＳＴＶが入力される。ここで、スキャン開始信号ＳＴＶは、外部のグラフィックコントローラのようなホストから出力され前記ＬＣＤに印加される垂直同期信号Ｖｓｙｎｃにより同期されたパルスである。
【００５２】
各ステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ）の出力信号は、前記ＬＣＤの液晶パネルに連結される。好ましくは、各ステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ）の出力信号は、多数のＴＦＴが配列されたアレー基板の各ゲートラインに印加される。
【００５３】
奇数番目ステージ（ＳＲＣ２１、ＳＲＣ２３、．．．、ＳＲＣ２Ｎ−１）の第１クロック端子ＣＫ１には第１クロックＣＫＶが印加され、第２クロック端子ＣＫ２には第２クロックＣＫＶＢが印加される。偶数番目ステージ（ＳＲＣ２２、ＳＲＣ２４、．．．、ＳＲＣ２Ｎ）の第１クロック端子ＣＫ１には第２クロックＣＫＶＢが印加され、第２クロック端子ＣＫ２には第１クロックＣＫＶが印加される。ここで、第１クロックＣＫＶと第２クロックＣＫＶＢは、互いに逆の位相を有する。又、第１クロックＣＫＶと第２クロックＣＫＶＢのデューティ期間は１６.６／Ｎ[ｍｓ]である。
【００５４】
各ステージ（ＳＲＣ２１、ＳＲＣ２２、ＳＲＣ２３、．．．、ＳＲＣ２Ｎ）の第２入力端子ＩＮ２には、次段ステージ（ＳＲＣ２２、ＳＲＣ２３、ＳＲＣ２４、．．．、ＳＲＣ２Ｄ）の出力信号（Ｇ２、Ｇ３、．．．、ＧＮ及びＧＤ）が制御信号として入力される。即ち、第２入力端子ＩＮ２に入力される制御信号は、現在ステージの出力信号のデューティ期間だけ遅延された信号である。より具体的には、現在のステージには、図４ｂに示すような信号が入力される。例えば、現在のステージがＳＲＣ２７であるとすると、現在のステージのＩＮ１には、前段ステージＳＲＣ２６の出力信号が入力される。また、現在のステージのＩＮ２には、後段のステージＳＲＣ２８の出力信号が入力される。そして、現在ステージＳＲＣ２７の出力としてＯＵＴが出力される。なお、前段ステージＳＲＣ２６及び後段のステージＳＲＣ２８のそれぞれの出力信号である第１入力信号ＩＮ１及び第２入力信号ＩＮ２は、第１クロックＣＫ１がハイレベルで第２クロックＣＫ２がローレベルの時にハイレベルで出力される。一方、現在ステージＳＲＣ２７の出力ＯＵＴは、第１クロックＣＫ１がローレベルで第２クロックＣＫ２がハイレベルの時にハイレベルで出力される。そして、現在のステージＳＲＣ２７においては、第１入力信号ＩＮ１がハイレベルであると、キャパシタＣに電荷が充電される。一方、第２入力信号ＩＮ２がハイレベルであると、充電された電荷が放電される。
【００５５】
従って、図４ｂに示すように各ステージの出力信号が順次アクティブ区間（ハイ状態）を有する。ここで、第１クロックＣＫ１と第２クロックＣＫ２が常に逆の位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。例えば、図４ｂに示すように第１クロックＣＫ１及び第２入力信号ＩＮ２がハイレベル有る場合には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。
【００５６】
同様に、別のステージにおいては、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第２クロックＣＫ２がハイレベルである時には、第１ノードＮ１は、第６トランジスタＱ６により第１電圧ＶＯＦＦに維持される。従って、第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００５７】
一方、前記タミーステージＳＲＣ２Ｄは、ダミー信号ＧＤを最後ステージＳＲＣ２Ｎの第２入力端子ＩＮ２に印加する。
【００５８】
本発明の実施例において、一つの単位ステージに１８０°のように互いに反対位相を有する第１クロックＣＫＶは、第２クロックＣＫＶＢと反対位相を有し、前記第１クロックＣＫＶ及び前記第２クロックＣＫＶＢがそれぞれ印加される二つのステージが一つのユニットを形成する。この際、第１クロックＣＫＶは、第２クロックＣＫＶＢと９０°や２７０°のように互いに異なる位相を有することができる。又、３つ以上のクロックがそれぞれ印加される３つ以上のステージが一つのユニットを形成することもできる。
【００５９】
図５は、本発明の第３実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記シフトレジスタはａ−Ｓｉ ＴＦＴを含み、スキャン信号を出力する出力端子ＯＵＴ、第２トランジスタＱ２のソースがフローティングされることを防止する。
【００６０】
図５を参照すると、本発明の第３実施例によるシフトレジスタの単位ステージ３００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部３６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１と比較して、同じ構成要素には、同じ図面番号を付与し、その説明は省略する。
【００６１】
ホールディング制御部３５０は、第１ホールドトランジスタＱ３１、第２ホールドトランジスタＱ３２、第３ホールドトランジスタＱ３３、及び第４ホールドトランジスタＱ３４を含み、ホールディング部３６０の動作をオン／オフ制御する。
【００６２】
具体的に、第１ホールドトランジスタＱ３１は、ドレーンとゲートがクロック端子ＣＫに連結される。第２ホールドトランジスタＱ３２は、ドレーンがクロック端子ＣＫに連結され、ゲートが第１ホールドトランジスタＱ３１のソースに連結され、ソースがホールディング部３６０に連結される。第３ホールドトランジスタＱ３３は、ドレーンが第１ホールドトランジスタＱ３１のソース及び第２ホールドトランジスタＱ３２のゲートに連結され、ゲートが出力端子ＯＵＴに連結され、ソースに第１電圧ＶＯＦＦが印加される。第４ホールドトランジスタＱ３４は、ドレーンが第２ホールドトランジスタＱ３２のソース及びホールディング部３６０に連結され、ゲートが出力端子ＯＵＴに連結され、ソースに第１電圧ＶＯＦＦが印加される。
【００６３】
ホールディング部３６０は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加された第５ホールドトランジスタＱ３５で構成され、ホールディング制御部３５０の制御によって出力端子ＯＵＴがフローティングされることを防止する。ここで、シフトレジスタの単位ステージに印加される信号は、図２ｂと同様である。即ち、ホールディング部３６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。第５ホールドトランジスタＱ３５に連結されたクロック端子ＣＫには、互いに反対位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが印加される。
【００６４】
第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴを通じて出力される出力信号がハイレベルである時、ターンオンされ第５ホールドトランジスタＱ３５のゲートを第１電圧ＶＯＦＦにプル−ダウンする。
【００６５】
一方、現在ステージの出力端子ＯＵＴを通じて出力される出力信号がローレベルである時、クロック端子ＣＫに印加されるクロックと同期されるコントロール信号が、第２ホールドトランジスタＱ３２を経由して第５ホールドトランジスタＱ３５のゲートに伝達される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。この際、出力端子ＯＵＴを通じて出力される出力信号がハイレベルではなく、クロック端子ＣＫがハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、ハイレベルのクロックから第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。
【００６６】
即ち、第２ホールドトランジスタＱ３２は、前記出力信号ＯＵＴがハイレベルではない場合、クロックと同期されるコントロール信号を第５ホールドトランジスタＱ３５のゲートに伝達する。
【００６７】
以上で説明した本発明の第３実施例によると、クロック端子ＣＫを通じてハイレベルとローレベルを反復するクロックが印加されるので、出力端子ＯＵＴがハイレベルではなく、クロックがハイレベルである場合、第５ホールドトランジスタＱ３５により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。これにより、出力端子ＯＵＴ、第２ホールドトランジスタＱ２のソースやキャパシタＣの第１端がフローティングされることを防止することができる。
【００６８】
図６は、本発明の第４実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記ステージは、ａ−Ｓｉ ＴＦＴを含み、スキャン信号を出力する出力端子ＯＵＴ、第２トランジスタＱ２のソースがフローティングされることを防止する。
【００６９】
図６を参照すると、本発明の第４実施例によるシフトレジスタの単位ステージ４００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部４６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１及び図５と比較して、同じ構成要素には同じ図面番号を付与し、その説明は省略する。
【００７０】
ホールディング部４６０は、第５ホールドトランジスタＱ４５と第６ホールドトランジスタＱ４６を含み、出力端子ＯＵＴがフローティングされることを防止する。ホールディング部４６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。第５ホールドトランジスタＱ４５は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加される。第６ホールドトランジスタＱ４６は、ドレーンが出力端子ＯＵＴに連結され、ゲートに第２クロック端子ＣＫ２が印加され、ソースに第１電圧ＶＯＦＦが印加される。第５ホールドトランジスタＱ４５に連結された第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第６ホールドトランジスタＱ４６に連結された第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有する。ここで、シフトレジスタの単位ステージに印加される信号は、図４ｂと同様である。
【００７１】
第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴがハイレベルである時、第５ホールドトランジスタＱ４５のゲートを第１電圧ＶＯＦＦにプル−ダウンする。
【００７２】
現在ステージの出力信号ＯＵＴがローである時、第１クロックＣＫＶと同期されるコントロール電圧が第２ホールドトランジスタＱ３２を通じて第５ホールドトランジスタＱ４５のゲートに伝達される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫ１がハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、第１クロックＣＫＶのハイレベル電圧から第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。
【００７３】
第２ホールドトランジスタＱ３２は、出力端子ＯＵＴがハイレベルではない場合、第１クロックＣＫＶと同期されるコントロール電圧を第５ホールドトランジスタＱ４５のゲートに印加する。
【００７４】
一方、第２クロックＣＫＶＢがハイレベルであり、前記レジスタ出力端子ＯＵＴがローレベルである場合、第６ホールドトランジスタＱ４６は、第２クロックＣＫＶＢに応答して出力端子ＯＵＴを第１電圧ＶＯＦＦにホールディングする。
【００７５】
以上で説明したように、第４実施例によると、第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、常に反対位相である。出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時、第５ホールドトランジスタＱ４５により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。出力端子ＯＵＴがハイレベルではなく、第２クロックＣＫＶＢがハイレベルである時、第６ホールドトランジスタＱ４６により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。これにより、出力端子ＯＵＴ、第２トランジスタＱ２のソースやキャパシタＣの第１端がフローティングされることを防止することができる。
【００７６】
図７は、本発明の第５実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記シフトレジスタはａ−Ｓｉ ＴＦＴを含み、出力端子ＯＵＴ及び第２トランジスタＱ２のソースがフローティングされることを防止する。
【００７７】
図７を参照すると、本発明の第５実施例によるシフトレジスタの単位ステージ５００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部５４０、ホールディング制御部３５０、及びホールディング部５６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１及び図５と比較して、同じ構成要素には、同じ図面符号を付与し、その説明は省略する。また、シフトレジスタの単位ステージに印加される信号は、図４ｂと同様である。
【００７８】
放電部５４０は、第１放電トランジスタＱ５１と第２放電トランジスタＱ５２を含む。第１放電トランジスタＱ５１は、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に第１放電し、第２放電トランジスタＱ５２は、最後スキャン信号ＧＯＵＴ_ＬＡＳＴに応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に第２放電する。
【００７９】
第１放電トランジスタＱ５１は、ドレーンがキャパシタＣの第１端に連結され、ゲートに第２入力信号ＩＮ２が印加され、ソースに前記第１電圧ＶＯＦＦが印加される。第２放電トランジスタＱ５２は、ドレーンがキャパシタＣの第１端に連結され、ゲートに最後スキャン信号ＧＯＵＴ_ＬＡＳＴが印加され、ソースに前記第１電圧ＶＯＦＦが印加される。
【００８０】
ホールディング部５６０は、第５ホールドトランジスタＱ５３、第６ホールドトランジスタＱ５４、第７ホールドトランジスタＱ５５、及び第８ホールドトランジスタＱ５６を含み、出力端子ＯＵＴがフローティングされることを防止する。ホールディング部５６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。
【００８１】
第５ホールドトランジスタＱ５３は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加される。
【００８２】
第６ホールドトランジスタＱ５４は、ドレーンに第１入力信号ＩＮ１が印加され、ゲートが第２クロック端子ＣＫ２に連結され、ソースがキャパシタＣの第１端に連結される。
【００８３】
第７ホールドトランジスタＱ５５は、ドレーンが第６ホールドトランジスタＱ５４のソース及びキャパシタＣの第１端に連結され、ゲートが第１クロック端子ＣＫ１に連結され、ソースが出力端子ＯＵＴに連結される。
【００８４】
第８ホールドトランジスタＱ５６は、ドレーンが出力端子ＯＵＴに連結され、ゲートが第６ホールドトランジスタＱ５４のゲート及び第２クロック端子ＣＫ２に連結され、ソースに第１電圧ＶＯＦＦが印加される。第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有する。
【００８５】
出力端子ＯＵＴに印加される現在ステージの出力信号がハイレベルである場合、第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、第５ホールドトランジスタＱ５３のゲートを第１電圧ＶＯＦＦにプル−ダウンする動作を行う。
【００８６】
現在ステージの出力信号がローである時、第１クロックＣＫＶと同期されるコントロール電圧が、第２ホールドトランジスタＱ３２を通じて、第５ホールドトランジスタＱ５３のゲートに印加される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫ１がハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、ハイレベルである第１クロックＣＫＶから第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。
【００８７】
第２ホールドトランジスタＱ３２は、出力端子ＯＵＴがハイレベルではない場合、第１クロックＣＫＶと同期されるコントロール電圧を第５ホールドトランジスタＱ５５のゲートに印加する。
【００８８】
一方、第２クロックＣＫＶＢがハイレベルであり、前記レジスタ出力端子ＯＵＴはローレベルである場合、第６ホールドトランジスタＱ５６は、第２クロックＣＫ２により出力端子ＯＵＴを第１電圧ＶＯＦＦにホールディングする。
【００８９】
図８は、図７に図示されたスキャン駆動回路を有する液晶パネルを説明するための図面である。
【００９０】
図８に示したように、データラインとスキャンラインにより定義されるセルアレー回路６００に隣接する領域には、シフトレジスタを有する第１スキャン駆動回路６１０が配置され、第２スキャン駆動回路６２０は、前記第１スキャン駆動回路６１０に対応して配置される。前記第１スキャン駆動回路６１０及び第２スキャン駆動回路６２０、及びセルアレー回路６００は、同じ基板上に形成される。
【００９１】
第１スキャン駆動回路６１０は、第１クロックＣＫＶと第２クロックＣＫＶＢが印加される多数のステージを含む。一番目ステージの入力端子には、スキャン開始信号が印加される。各ステージは、セルアレー回路６００に形成されたスキャンラインの第１端に連結され出力信号（Ｇ１、Ｇ２、．．．、ＧＮ、ＧＤ）を出力する。
【００９２】
第２スキャン駆動回路６２０は、セルアレー回路６００に形成されたスキャンラインの第２端にそれぞれ連結された多数の放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）を含み、前記スキャンラインを通じてスキャン信号により形成された電荷を放電する。
【００９３】
第１放電トランジスタＱＥ１は、ソースが一番目スキャンラインの第２端に連結され、ドレーンが第３電圧ＶＯＦＦ２に連結され、ゲートが二番目スキャンラインの第２端に連結される。前記二番目スキャンラインを通じてスキャン信号Ｇ２が第１放電トランジスタＱＥ１のゲート電極に印加されると、第１放電トランジスタＱＥ１はターンオンされる。そして、一番目スキャンラインを通じて伝達される一番目スキャン信号Ｇ１を第３電圧ＶＯＦＦ２が印加されるラインに連結させる。前記第３電圧ＶＯＦＦ２は、前記第１電圧ＶＯＦＦ１より大きいことが好ましい。この際、前記第３電圧ＶＯＦＦ２は、前記第１電圧ＶＯＦＦ１より小さいか、同じである場合もある。
【００９４】
このように、スキャンラインの第２端に前記放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）が配置され別の放電経路を形成して、スキャンラインを通じて伝達されるスキャン信号の遅延により形成される撹乱（Ｉｎｔｅｒｆｅｒｅｎｃｅ）を防止する。
【００９５】
又、前記放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）は、駆動部１３０に配置されてプル−ダウン機能を行う第３トランジスタＱ３の容量を補償することができる。前記それぞれの放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）は、前記第３トランジスタＱ３より大きい。好ましくは、前記それぞれの放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）は、前記第３トランジスタＱ３より５倍大きく、前記第３トランジスタＱ３の容量を補償する。
【００９６】
以上で説明した本発明の多様な実施例によると、一種の交流波形である第１クロックＣＫＶ又は第２クロックＣＫＶＢを用いてａ−Ｓｉ ＴＦＴ ＬＣＤのスキャン駆動回路の内部ノードと出力ノードのフローティング状態を防止することができる。これにより、高電圧が印加されるトランジスタの寿命を増加させて信頼性を高めることができ、ａ−Ｓｉ ＴＦＴを有するスキャン駆動回路を含む液晶パネルや前記液晶パネルを有するＬＣＤの表示品質を高めることができる。
【００９７】
図９は、本発明の実施例による液晶表示装置を説明するための平面図であり、前記液晶表示装置はａ−Ｓｉ ＴＦＴアレー基板を含む。
【００９８】
図９を参照すると、本発明による液晶パネルのアレー基板７００上には、表示セルアレー回路７１０、データ駆動回路７２０、第１データ端子部７２２、第２データ端子部７２４、スキャン駆動回路７３０、スキャン端子部７３２が形成される。この際、前記表示セルアレー回路７１０、データ駆動回路７２０、第１データ端子部７２２、第２データ端子部７２４、スキャン駆動回路７３０、スキャン端子部７３２は、同じ基板上に形成されることができる。ここで、図１乃至図７で説明したスキャン駆動回路及びシフトレジスタに対して重複された説明は省略する。
【００９９】
フレキシブル印刷回路基板８１６に設置された通合制御駆動回路８１８とＴＦＴ基板７００の回路は、フレキシブル印刷回路基板８１６により電気的に連結される。フレキシブル印刷回路基板８１６は、データ信号、データタイミング信号、ゲートタイミング信号、及びゲート駆動電圧をアレー基板７００のデータ駆動回路７２０及びスキャン駆動回路７３０に提供する。
【０１００】
表示セルアレー回路７１０は、垂直方向であるカラム方向に延長されたｍ個のデータライン（ＤＬ１〜ＤＬｍ）と、水平方向であるロー方向に延長されたｎ個のゲートライン（ＧＬ１〜ＧＬｎ）を含む。
【０１０１】
データラインとゲートラインの各交差点には、画素トランジスタＳＴが形成される。画素トランジスタＳＴｉのドレーンはデータラインＤＬｉに連結され、ゲートはゲートラインＧＬｉに連結される。画素トランジスタＳＴｉのソースは、画素電極ＰＥに連結される。画素電極ＰＥとカラーフィルター基板の共通電極ＣＥとの間に液晶ＬＣが位置する。
【０１０２】
これにより、画素電極ＰＥと共通電極ＣＥとの間に印加された電圧により液晶配列が制御され、通過される光量を制御して映像を表示する。
【０１０３】
データ駆動回路７２０は、シフトレジスタ７２６とＮ個のスイッチングトランジスタＳＷＴを含む。Ｎ個のスイッチングトランジスタＳＷＴは、Ｎ／８個のグループにし（Ｇｒｏｕｐｅｄ）、８個のデータラインブロック（ＢＬ１、ＢＬ２、．．．、ＢＬｉ、．．．、ＢＬ８）を形成する。
【０１０４】
各データラインブロックは、Ｎ／８個の入力端子及びＮ／８個の出力端子を含む。前記データラインブロックの入力端子は、Ｎ／８個のデータ端子を含む第２データ端子部７２４に連結される。前記データラインブロックの出力端子は、Ｎ／８個のデータラインに連結される。又、シフトレジスタ７２６の８個のエンド端子（Ｅｎｄ Ｔｅｒｍｉｎａｌ）のうち、一つのエンド端子にブロック選択端子が連結される。
【０１０５】
それぞれのスイッチングトランジスタＳＷＴのソースにデータラインうちの一つが連結され、ドレーンにＮ／８個のデータ端子うちの一つが連結され、ゲートにブロック選択端子が連結される。前記スイッチングトランジスタＳＷＴは、ａ−Ｓｉ ＴＦＴ ＭＯＳトランジスタで構成される。
【０１０６】
従って、Ｎ個のデータラインは、Ｎ／８個ずつ８個のブロックにグループされ、８個のブロック選択信号により順次各ブロックが選択される。
【０１０７】
シフトレジスタ７２６には、３端子の第１データ端子部７２２を通じて第１クロックＣＫＶ、第２クロックＣＫＶＢ、ブロック選択開始信号ＳＴＨが印加される。シフトレジスタ７２６のエンド端子は、データラインブロックのブロック選択端子にそれぞれ連結される。
【０１０８】
前記スキャン駆動回路は、セルアレー回路の一側に配置される。この際、セルアレー回路の一側領域には第１スキャン駆動回路を配置し、他側領域には第２スキャン駆動回路を配置することもできる。
【０１０９】
本実施例では、前記液晶表示装置が前記スキャン駆動回路を有する。この際、有機電界発光素子を用いた有機電界発光表示装置が前記シフトレジスタを含むこともできる。
【０１１０】
以上で説明したように、本発明によると、スキャン信号を出力するプル−アップトランジスタのゲートにホールディングトランジスタを連結することにより、前記プル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスを減少させて、プル−アップトランジスタのゲート又は前記スキャン信号を出力する出力端子がフローティングされることを防止することができる。
【０１１１】
又、ａ−Ｓｉ ＴＦＴ ＬＣＤのスキャン駆動回路に互いに位相が反対である第１クロック及び第２クロックを印加して、内部ノードと出力端子のフローティング状態を防止することができる。従って、高電圧が印加されるａ−Ｓｉトランジスタの寿命を延長させ、信頼性を高めることができ、ＬＣＤの表示品質を向上させることができる。
【産業上の利用可能性】
【０１１２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【０１１３】
１００，２００，３００，４００，５００ 単位ステージ
１１０ バッファー部
１２０ 充電部
１３０ 駆動部
１４０，５４０ 放電部
１５０，２５０，３６０，４６０，５６０ ホールディング部
３５０ ホールディング制御部
６００ セルアレー回路
６１０ 第１スキャン駆動回路
６２０ 第２スキャン駆動回路
７００ アレー基板
７１０ 表示セルアレー回路
７２０ データ駆動回路
７２２ 第１データ端子部
７２４ 第２データ端子部
７２６ シフトレジスタ
７３０ スキャン駆動回路
７３２ スキャン端子部
８１６ フレキシブル印刷回路基板
８１８ 通合制御駆動回路
【技術分野】
【０００１】
本発明は、シフトレジスタとこれを有するスキャン駆動回路及び表示装置に関するものである。
【背景技術】
【０００２】
一般に、製造コストを低減させ、サイズを縮小させるために、データドライバーＩＣやゲートドライバーＩＣを液晶パネルに集積化しようとする努力が行われている。前記した集積化を具現するためには、液晶パネルのスキャン駆動回路は、単純な構造を有する。
【０００３】
液晶パネルのゲートラインを活性化するためのゲートパルスを発生させるスキャン駆動回路は、一つのシフトレジスタを含む。前記シフトレジスタの単位ステージは、一つのＳ−Ｒラッチと一つのアンドゲートを含む。
【０００４】
前記Ｓ−Ｒラッチは、前段ステージの出力信号である第１入力信号によって活性化され、次段ステージの出力信号である第２入力信号によって非活性化される（Ｄｅａｃｔｉｖａｔｅｄ）。アンドゲートは、前記Ｓ−Ｒラッチが活性化状態であり、第１クロックがハイレベルである時、ゲートパルス（又は、スキャン信号）を発生させる。
【０００５】
シフトレジスタの単位ステージに印加される第１クロックと第２クロックとは、互いに反対位相のクロックである。
【０００６】
一般的なシフトレジスタの単位ステージは、バッファー部、充電部、駆動部、及び放電部を含み、スキャン開始信号又は前段ステージの出力信号に基づいてゲート信号（又は、スキャン信号）を出力する。
【０００７】
具体的に、バッファー部は、ドレーンとゲートが連結され、前記ドレーンに第１入力信号ＩＮ１が印加され、ソースが充電部の第１端に連結された第１トランジスタで構成される。充電部は、第１端が前記第１トランジスタのソースと放電部に連結され、第２端が駆動部に連結されたキャパシタで構成される。
【０００８】
駆動部は、ドレーンがクロック端子に連結され、ゲートが第１ノードを経由してキャパシタの第１端に連結され、ソースがキャパシタの第２端及び出力端子に連結された第２トランジスタと、ドレーンが第２トランジスタのソース及びキャパシタの第２端に連結され、ソースが第１電圧に連結された第３トランジスタで構成される。前記クロック端子には、第１クロック又は前記第１クロックと位相が反対である第２クロックが印加される。
【０００９】
放電部は、ドレーンがキャパシタの一端に連結され、ゲートが第３トランジスタのゲートと共通されて第２入力信号に連結され、ソースが前記第１電圧に連結された第４トランジスタで構成される。
【００１０】
第１入力信号がハイレベルであると、キャパシタに電荷が充電される。前記第２入力信号がハイレベルであると、充電された電荷が放電されてＳ−Ｒラッチ動作を行う。
【００１１】
キャパシタに電荷が充電されている時、前記クロック端子に印加される第１クロック又は第２クロックは、ターンオンされた第２トランジスタを通じて出力されるので、出力端子と連結された液晶パネルのゲートラインに連結された全てのスイッチング素子であるａ−Ｓｉ ＴＦＴをターンオンさせることができる。又、前記第２入力信号により第２トランジスタがターンオンされて第１電圧レベルにプル−ダウンされるので、アンドゲート動作を行う。
【００１２】
従って、第１クロック又は第２クロックは、前記ゲートラインに連結されたスイッチング素子として動作するａ−Ｓｉ ＴＦＴを十分にターンオンさせることができる１５Ｖ以上のハイレベルを有することが好ましい。前記第１電圧は、前記スイッチング素子として動作するａ−Ｓｉ ＴＦＴを十分にターンオフさせることができる−７Ｖ以下のレベルを有することが好ましい。
【００１３】
前記ａ−Ｓｉ ＴＦＴの電流駆動能力は、前記等価回路の出力と連結されるトランジスタのチャンネル幅Ｗに比例する。
【００１４】
例えば、出力端子と連結されるゲートラインの容量が２５０ｐＦとする時、第２トランジスタのチャンネル幅は７０００ｕｍ、チャンネル長は４.５ｕｍである。従って、第２トランジスタのゲート−ドレーン間の寄生キャパシタンス（Ｃｇｄ）が増加する。
【００１５】
動作時間の中、第１入力信号と第２入力信号が全てローレベルである時間が、第１入力信号又は第２入力信号がハイレベルである時間より非常に長い。従って、第３トランジスタと第４トランジスタが全てハイインピーダンスである場合、常にハイレベルとローレベルが反復される第１クロック又は第２クロックが入力される第２トランジスタのドレーン電極と第２トランジスタのゲートとの間に寄生キャパシタンスが発生して、第２トランジスタのゲートには第１クロックＣＫＶ又は第２クロックＣＫＶＢと同期される電圧が誘導される。
【００１６】
従って、スキャン駆動回路がａ−Ｓｉ ＴＦＴを有する場合、第２トランジスタのゲート−ドレーン間に寄生キャパシタンスが発生して、前記第１ノードがフローティングされて正常なスキャン駆動回路の動作が劣化される。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
従って、本発明の目的は、スキャン信号を出力するプル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスにより前記プル−アップトランジスタがフローティングされることを防止するためのシフトレジスタを提供することにある。
【００１８】
本発明の他の目的は、前記シフトレジスタを有するスキャン駆動回路を提供することにある。
【００１９】
本発明の他の目的は、前記したシフトレジスタを有する表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
第１に、
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記第１出力信号が非アクティブ状態である場合、前記第１クロックまたは前記第２クロックのそれぞれに応答して充電ノードがフローティング状態にされることを防止するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記第１クロックに応答して前記充電ノードがフローティング状態にされることを防止する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極に前記第２出力信号が印加され、第２電極が前記第１ホールドトランジスタの第１電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタを提供する。
【００２１】
第２に、
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含むことを特徴とするシフトレジスタを提供する。
【００２２】
第３に、
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極及び第２電極がそれぞれ前記第１ホールドトランジスタの第１電極及び第２電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタを提供する。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図２ａ】図１に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図である。
【図２ｂ】図１に図示された単位ステージを採用したスキャン駆動回路に入力される信号のタイミング図である。
【図３】本発明の第２実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図４ａ】図３に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図である。
【図４ｂ】図３に図示された単位ステージを採用したスキャン駆動回路に入力される信号のタイミング図である。
【図５】本発明の第３実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図６】本発明の第４実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図７】本発明の第５実施例によるシフトレジスタの単位ステージを説明するための回路図である。
【図８】図７に図示された単位ステージを採用したスキャン駆動回路を有する液晶パネルを説明するための概念図である。
【図９】本発明の実施例による液晶表示装置を説明するための概念図である。
【発明を実施するための形態】
【００２４】
以下では、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。
【００２５】
図１は、本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図である。特に、ａ−Ｓｉ ＴＦＴでスキャン駆動回路を構成した時、第２トランジスタＱ２のゲートがフローティングされることを防止するための単位ステージを図示する。
【００２６】
図１を参照すると、本発明の第１実施例によるシフトレジスタの単位ステージ１００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、及びホールディング部１５０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてゲート信号（又は、走査信号、スキャン信号）を出力する。
【００２７】
バッファー部１１０は、ドレーンとゲート（又は、制御電極）が共通され、第１入力信号ＩＮ１の供給を受け、ソースが充電部１２０の第１端に連結された第１トランジスタＱ１で構成され、前段ステージの出力端子ＯＵＴから提供される第１入力信号ＩＮ１に応答して第１トランジスタＱ１のソースに連結された充電部１２０、駆動部１３０、放電部１４０、及びホールディング部１５０にゲートオン電圧ＶＯＮを供給する。仮に、前記単位ステージが一番目ステージであると、前記第１入力信号ＩＮ１はスキャン開始信号ＳＴＶである。
【００２８】
充電部１２０は、第１端が前記第１トランジスタＱ１のソースと放電部１４０に連結され、第２端が駆動部１３０の出力端子ＯＵＴに連結されたキャパシタＣで構成される。
【００２９】
駆動部１３０は、ドレーンがクロック端子ＣＫに連結され、ゲートが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ソースがキャパシタＣの第２端及び出力端子ＯＵＴに連結された第２トランジスタＱ２と、ドレーンが第２トランジスタＱ２のソース及びキャパシタＣの第２端に連結され、ソースが第１電圧ＶＯＦＦに連結された第３トランジスタＱ３で構成される。この際、第２トランジスタＱ２のドレーンには、単位ステージが奇数番目ステージである場合には、クロック端子ＣＫに第１クロックＣＫＶが印加され、偶数番目ステージである場合には、クロック端子ＣＫに第１クロックＣＫＶと位相が反対である第２クロックＣＫＶＢが入力される。前記第２トランジスタＱ２は、プル−アップ機能を行い、第３トランジスタＱ３は、プル−ダウン機能を行う。
【００３０】
放電部１４０は、ドレーンがキャパシタＣの第１端に連結され、ゲートが第３トランジスタＱ３のゲートと共通され第２入力信号ＩＮ２が印加され、ソースが前記第１電圧ＶＯＦＦに連結された第４トランジスタＱ４で構成され、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に放電する。
【００３１】
ホールディング部１５０は、ドレーンが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ゲートが第１クロックＣＫＶ又は第２クロックＣＫＶＢが印加されるクロック端子ＣＫに連結され、ソースがキャパシタＣの第２端に連結された第５トランジスタＱ５で構成され、第１ノードＮ１、即ち、キャパシタＣや第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００３２】
具体的に、クロック端子ＣＫに印加される第１クロックＣＫＶ又は第２クロックＣＫＶＢにより制御される第５トランジスタＱ５のソースが出力端子ＯＵＴと連結され、第５トランジスタＱ５のドレーンが第１トランジスタＱ１を介して第１入力信号ＩＮ１と連結される。
【００３３】
第１クロックＣＫＶと第２クロックＣＫＶＢが常に反対位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫに入力されるクロックがハイレベルである時には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。これにより、第２トランジスタＱ２のゲートがフローティングされることを防止することができる。
【００３４】
図２ａは、図１に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図であって、特に、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、以下ＬＣＤ）に採用されるスキャン駆動回路のシフトレジスタのブロック図である。
【００３５】
図２ａを参照すると、本発明によるスキャン駆動回路は、一つのシフトレジスタで構成され、前記したシフトレジスタは、複数のステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ及びＳＲＣ１Ｄ）を含む。各ステージの出力端子ＯＵＴが次段ステージの第１入力端子ＩＮ１に連結される。ステージは、ゲートラインに対応するＮ個のステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ）と、一つのダミーステージＳＲＣ１Ｄを含む。各ステージは、第１入力端子ＩＮ１及び第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、及び第１電圧端子ＶＯＦＦを有する。
【００３６】
一番目ステージＳＲＣ１１の第１入力端子ＩＮ１には、スキャン開始信号ＳＴＶが入力される。外部のグラフィックコントローラのようなホストから開始信号が出力され、前記開始信号は前記ＬＣＤに印加される垂直同期信号Ｖｓｙｎｃにより同期されスキャン開始信号ＳＴＶを形成する。
【００３７】
前記ゲートラインに対応する各ステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ）の出力信号は、前記ＬＣＤの液晶パネルに連結される。好ましくは、各ステージ（ＳＲＣ１１、ＳＲＣ１２、．．．、ＳＲＣ１Ｎ）の出力信号は、多数のＴＦＴが配列されたアレー基板の各ゲートラインに印加される。奇数番目ステージ（ＳＲＣ１１、ＳＲＣ１３、．．．、ＳＲＣＮ−１）の前記クロック端子ＣＫには、第１クロックＣＫＶが印加され、偶数番目ステージ（ＳＲＣ１２、ＳＲＣ１４、．．．、ＳＲＣ１Ｎ）の前記クロック端子ＣＫには、第２クロックＣＫＶＢが印加される。例えば、前記第１クロックＣＫＶと第２クロックＣＫＶＢは互いに逆の位相を有する。例えば、前記第１クロックＣＫＶと第２クロックＣＫＶＢのデューティ期間は約１６.６／Ｎ[ｍｓ]である。
【００３８】
各ステージ（ＳＲＣ１１、ＳＲＣ１２、ＳＲＣ１３、．．．、ＳＲＣ１Ｎ）の第２入力端子ＩＮ２には、次段ステージ（ＳＲＣ１２、ＳＲＣ１３、ＳＲＣ１４、．．．、ＳＲＣ１Ｄ）の出力信号が制御信号として入力される。即ち、第２入力端子ＩＮ２に入力される制御信号は、現在ステージの出力信号のデューティ期間だけ遅延された信号である。より具体的には、現在のステージには、図２ｂに示すような信号が入力される。例えば、現在のステージがＳＲＣ１７であるとすると、現在のステージのＩＮ１には、前段ステージＳＲＣ１６の出力信号が入力される。また、現在のステージのＩＮ２には、後段のステージＳＲＣ１８の出力信号が入力される。そして、現在ステージＳＲＣ１７の出力としてＯＵＴが出力される。なお、現在のステージＳＲＣ１７のクロック端子ＣＫには、第１クロックＣＫＶが入力され、前段ステージＳＲＣ１６及び後段のステージＳＲＣ１８のクロック端子ＣＫには、第２クロックＣＫＶＢが入力されているものとする。
【００３９】
より具体的には、現在のステージＳＲＣ１７においては、第１入力信号ＩＮ１がハイレベルであると、キャパシタＣに電荷が充電される。一方、第２入力信号ＩＮ２がハイレベルであると、充電された電荷が放電される。
【００４０】
そして、第２入力端子ＩＮ２に入力される制御信号は、現在ステージの出力信号のデューティ期間だけ遅延されるため、図２ｂに示すように各ステージの出力信号が順次アクティブ区間（ハイ状態）を有する。ここで、ホールディング部１５０を構成する第５トランジスタＱ５は、前述のように、ゲートがクロック端子ＣＫに接続されており、第１クロックＣＫＶ又は第２クロックＣＫＶＢに接続されており、ソースが出力端子ＯＵＴに接続され、ドレーンが第１トランジスタＱ１を介して第１入力信号ＩＮ１と連結されている。ここで、第１クロックＣＫＶと第２クロックＣＫＶＢが常に反対位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫＶがハイレベルである時には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。例えば、図２ｂに示すように第１クロックＣＫＶ及び第２入力信号ＩＮ２がハイレベルで有る場合には、第１ノードＮ１は、第１電圧ＶＯＦＦに維持される。これにより、第２トランジスタＱ２のゲートがフローティングされることを防止することができる。
【００４１】
一方、前記ダミーステージＳＲＣ１Ｄは、ダミー信号ＧＤを最後ステージＳＲＣ１Ｎの第２入力端子ＩＮ２に印加する。前記ダミー信号ＧＤは、最後ステージＳＲＣ１Ｎの第２入力端子ＩＮ２に入力される制御信号である。
【００４２】
本実施例では、一つのダミーステージに１８０°のように互いに逆の位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが提供され、前記第１クロックＣＫＶ及び前記第２クロックＣＫＶＢがそれぞれ印加される二つのステージが一つのユニットを形成する。
この際、互いに異なる位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが提供されることもできる。又、３つ以上のクロックがそれぞれ印加される３つ以上のステージが一つのユニットを形成することもできる。又、一つの単位ステージに一つのクロックが提供されることを説明したが、一つの単位ステージに２つ以上のクロックが提供されることもできる。
【００４３】
図３は、本発明の第２実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記単位ステージはａ−Ｓｉ ＴＦＴを含み、第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００４４】
図３を参照すると、本発明の第２実施例によるシフトレジスタの単位ステージ２００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、及びホールディング部２５０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号を出力する。前記した図１と比較して、同じ構成要素には同じ図面番号を付与して、その説明は省略する。
【００４５】
ホールディング部２５０は、第５トランジスタＱ５と第６トランジスタＱ６で構成され、キャパシタＣの第１端及び第２トランジスタＱ２のゲートが連結された第１ノードＮ１がフローティングされることを防止する。
【００４６】
具体的に、第５トランジスタＱ５は、ドレーンが第１ノードＮ１を経由してキャパシタＣの第１端に連結され、ゲートが第１クロック端子ＣＫ１に連結され、ソースがキャパシタＣの第２端に連結される。第６トランジスタＱ６は、ドレーンが入力端である第１入力信号ＩＮ１と連結され、ゲートが第２クロック端子ＣＫ２に連結され、ソースが第５トランジスタＱ５のドレーンに連結される。仮に、第１クロック端子ＣＫ１に第１クロックＣＫＶが印加されると、第２クロック端子ＣＫ２には、第１クロックＣＫＶと逆相の第２クロックＣＫＶＢが印加されることが好ましく、第１クロック端子ＣＫ１に第２クロックＣＫＶＢが印加されると、第２クロック端子ＣＫ２には第１クロックＣＫＶが印加されることが好ましい。
【００４７】
第５トランジスタＱ５の制御（ゲート）電極にハイレベルの第１クロックＣＫ１が印加されると、ソース電極とドレーン電極との間に導電パスが形成される。第６トランジスタＱ６の制御（ゲート）電極にハイレベルの第２クロックＣＫ２が印加されると、ソース電極とドレーン電極との間に導電パスが形成される。第１クロックＣＫ１により制御される第５トランジスタＱ５のソースは、出力端子ＯＵＴと連結され、第２クロックＣＫ２により制御される第６トランジスタＱ６のドレーンに第１入力信号ＩＮ１が印加される。
【００４８】
第１クロックＣＫ１と第２クロックＣＫ２が常に逆の位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持され、第２クロックＣＫ２がハイレベルである時、第１ノードＮ１は、第６トランジスタＱ６により第１電圧ＶＯＦＦに維持される。従って、第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００４９】
図４は、図３に図示された単位ステージを採用したスキャン駆動回路を説明するためのブロック図であって、特に、ＬＣＤに採用されるスキャン駆動回路のシフトレジスタのブロック図である。
【００５０】
図４を参照すると、本発明によるスキャン駆動回路は、一つのシフトレジスタを含む。前記シフトレジスタは、互いに連結された複数のステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ、ＳＲＣ２Ｄ）を含む。各ステージの出力端子ＯＵＴは、次段ステージの第１入力端子ＩＮ１に連結される。シフトレジスタは、ゲートラインに対応するＮ個のステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ）と一つのダミーステージＳＲＣ２Ｄで構成される。各ステージは、第１入力端子ＩＮ１及び第２入力端子ＩＮ２、出力端子ＯＵＴ、第１クロック入力端子ＣＫ１及び第２クロック入力端子ＣＫ２及び第１電圧端子ＶＯＦＦを有する。
【００５１】
一番目ステージＳＲＣ２１の第１入力端子ＩＮ１には、スキャン開始信号ＳＴＶが入力される。ここで、スキャン開始信号ＳＴＶは、外部のグラフィックコントローラのようなホストから出力され前記ＬＣＤに印加される垂直同期信号Ｖｓｙｎｃにより同期されたパルスである。
【００５２】
各ステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ）の出力信号は、前記ＬＣＤの液晶パネルに連結される。好ましくは、各ステージ（ＳＲＣ２１、ＳＲＣ２２、．．．、ＳＲＣ２Ｎ）の出力信号は、多数のＴＦＴが配列されたアレー基板の各ゲートラインに印加される。
【００５３】
奇数番目ステージ（ＳＲＣ２１、ＳＲＣ２３、．．．、ＳＲＣ２Ｎ−１）の第１クロック端子ＣＫ１には第１クロックＣＫＶが印加され、第２クロック端子ＣＫ２には第２クロックＣＫＶＢが印加される。偶数番目ステージ（ＳＲＣ２２、ＳＲＣ２４、．．．、ＳＲＣ２Ｎ）の第１クロック端子ＣＫ１には第２クロックＣＫＶＢが印加され、第２クロック端子ＣＫ２には第１クロックＣＫＶが印加される。ここで、第１クロックＣＫＶと第２クロックＣＫＶＢは、互いに逆の位相を有する。又、第１クロックＣＫＶと第２クロックＣＫＶＢのデューティ期間は１６.６／Ｎ[ｍｓ]である。
【００５４】
各ステージ（ＳＲＣ２１、ＳＲＣ２２、ＳＲＣ２３、．．．、ＳＲＣ２Ｎ）の第２入力端子ＩＮ２には、次段ステージ（ＳＲＣ２２、ＳＲＣ２３、ＳＲＣ２４、．．．、ＳＲＣ２Ｄ）の出力信号（Ｇ２、Ｇ３、．．．、ＧＮ及びＧＤ）が制御信号として入力される。即ち、第２入力端子ＩＮ２に入力される制御信号は、現在ステージの出力信号のデューティ期間だけ遅延された信号である。より具体的には、現在のステージには、図４ｂに示すような信号が入力される。例えば、現在のステージがＳＲＣ２７であるとすると、現在のステージのＩＮ１には、前段ステージＳＲＣ２６の出力信号が入力される。また、現在のステージのＩＮ２には、後段のステージＳＲＣ２８の出力信号が入力される。そして、現在ステージＳＲＣ２７の出力としてＯＵＴが出力される。なお、前段ステージＳＲＣ２６及び後段のステージＳＲＣ２８のそれぞれの出力信号である第１入力信号ＩＮ１及び第２入力信号ＩＮ２は、第１クロックＣＫ１がハイレベルで第２クロックＣＫ２がローレベルの時にハイレベルで出力される。一方、現在ステージＳＲＣ２７の出力ＯＵＴは、第１クロックＣＫ１がローレベルで第２クロックＣＫ２がハイレベルの時にハイレベルで出力される。そして、現在のステージＳＲＣ２７においては、第１入力信号ＩＮ１がハイレベルであると、キャパシタＣに電荷が充電される。一方、第２入力信号ＩＮ２がハイレベルであると、充電された電荷が放電される。
【００５５】
従って、図４ｂに示すように各ステージの出力信号が順次アクティブ区間（ハイ状態）を有する。ここで、第１クロックＣＫ１と第２クロックＣＫ２が常に逆の位相なので、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。例えば、図４ｂに示すように第１クロックＣＫ１及び第２入力信号ＩＮ２がハイレベル有る場合には、第１ノードＮ１は、第５トランジスタＱ５により第１電圧ＶＯＦＦに維持される。
【００５６】
同様に、別のステージにおいては、第１入力信号ＩＮ１又は出力端子ＯＵＴがハイレベルではなく、第２クロックＣＫ２がハイレベルである時には、第１ノードＮ１は、第６トランジスタＱ６により第１電圧ＶＯＦＦに維持される。従って、第２トランジスタＱ２のゲートがフローティングされることを防止する。
【００５７】
一方、前記タミーステージＳＲＣ２Ｄは、ダミー信号ＧＤを最後ステージＳＲＣ２Ｎの第２入力端子ＩＮ２に印加する。
【００５８】
本発明の実施例において、一つの単位ステージに１８０°のように互いに反対位相を有する第１クロックＣＫＶは、第２クロックＣＫＶＢと反対位相を有し、前記第１クロックＣＫＶ及び前記第２クロックＣＫＶＢがそれぞれ印加される二つのステージが一つのユニットを形成する。この際、第１クロックＣＫＶは、第２クロックＣＫＶＢと９０°や２７０°のように互いに異なる位相を有することができる。又、３つ以上のクロックがそれぞれ印加される３つ以上のステージが一つのユニットを形成することもできる。
【００５９】
図５は、本発明の第３実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記シフトレジスタはａ−Ｓｉ ＴＦＴを含み、スキャン信号を出力する出力端子ＯＵＴ、第２トランジスタＱ２のソースがフローティングされることを防止する。
【００６０】
図５を参照すると、本発明の第３実施例によるシフトレジスタの単位ステージ３００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部３６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１と比較して、同じ構成要素には、同じ図面番号を付与し、その説明は省略する。
【００６１】
ホールディング制御部３５０は、第１ホールドトランジスタＱ３１、第２ホールドトランジスタＱ３２、第３ホールドトランジスタＱ３３、及び第４ホールドトランジスタＱ３４を含み、ホールディング部３６０の動作をオン／オフ制御する。
【００６２】
具体的に、第１ホールドトランジスタＱ３１は、ドレーンとゲートがクロック端子ＣＫに連結される。第２ホールドトランジスタＱ３２は、ドレーンがクロック端子ＣＫに連結され、ゲートが第１ホールドトランジスタＱ３１のソースに連結され、ソースがホールディング部３６０に連結される。第３ホールドトランジスタＱ３３は、ドレーンが第１ホールドトランジスタＱ３１のソース及び第２ホールドトランジスタＱ３２のゲートに連結され、ゲートが出力端子ＯＵＴに連結され、ソースに第１電圧ＶＯＦＦが印加される。第４ホールドトランジスタＱ３４は、ドレーンが第２ホールドトランジスタＱ３２のソース及びホールディング部３６０に連結され、ゲートが出力端子ＯＵＴに連結され、ソースに第１電圧ＶＯＦＦが印加される。
【００６３】
ホールディング部３６０は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加された第５ホールドトランジスタＱ３５で構成され、ホールディング制御部３５０の制御によって出力端子ＯＵＴがフローティングされることを防止する。ここで、シフトレジスタの単位ステージに印加される信号は、図２ｂと同様である。即ち、ホールディング部３６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。第５ホールドトランジスタＱ３５に連結されたクロック端子ＣＫには、互いに反対位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが印加される。
【００６４】
第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴを通じて出力される出力信号がハイレベルである時、ターンオンされ第５ホールドトランジスタＱ３５のゲートを第１電圧ＶＯＦＦにプル−ダウンする。
【００６５】
一方、現在ステージの出力端子ＯＵＴを通じて出力される出力信号がローレベルである時、クロック端子ＣＫに印加されるクロックと同期されるコントロール信号が、第２ホールドトランジスタＱ３２を経由して第５ホールドトランジスタＱ３５のゲートに伝達される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。この際、出力端子ＯＵＴを通じて出力される出力信号がハイレベルではなく、クロック端子ＣＫがハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、ハイレベルのクロックから第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。
【００６６】
即ち、第２ホールドトランジスタＱ３２は、前記出力信号ＯＵＴがハイレベルではない場合、クロックと同期されるコントロール信号を第５ホールドトランジスタＱ３５のゲートに伝達する。
【００６７】
以上で説明した本発明の第３実施例によると、クロック端子ＣＫを通じてハイレベルとローレベルを反復するクロックが印加されるので、出力端子ＯＵＴがハイレベルではなく、クロックがハイレベルである場合、第５ホールドトランジスタＱ３５により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。これにより、出力端子ＯＵＴ、第２ホールドトランジスタＱ２のソースやキャパシタＣの第１端がフローティングされることを防止することができる。
【００６８】
図６は、本発明の第４実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記ステージは、ａ−Ｓｉ ＴＦＴを含み、スキャン信号を出力する出力端子ＯＵＴ、第２トランジスタＱ２のソースがフローティングされることを防止する。
【００６９】
図６を参照すると、本発明の第４実施例によるシフトレジスタの単位ステージ４００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、ホールディング制御部３５０、及びホールディング部４６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１及び図５と比較して、同じ構成要素には同じ図面番号を付与し、その説明は省略する。
【００７０】
ホールディング部４６０は、第５ホールドトランジスタＱ４５と第６ホールドトランジスタＱ４６を含み、出力端子ＯＵＴがフローティングされることを防止する。ホールディング部４６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。第５ホールドトランジスタＱ４５は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加される。第６ホールドトランジスタＱ４６は、ドレーンが出力端子ＯＵＴに連結され、ゲートに第２クロック端子ＣＫ２が印加され、ソースに第１電圧ＶＯＦＦが印加される。第５ホールドトランジスタＱ４５に連結された第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第６ホールドトランジスタＱ４６に連結された第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有する。ここで、シフトレジスタの単位ステージに印加される信号は、図４ｂと同様である。
【００７１】
第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、現在ステージの出力端子ＯＵＴがハイレベルである時、第５ホールドトランジスタＱ４５のゲートを第１電圧ＶＯＦＦにプル−ダウンする。
【００７２】
現在ステージの出力信号ＯＵＴがローである時、第１クロックＣＫＶと同期されるコントロール電圧が第２ホールドトランジスタＱ３２を通じて第５ホールドトランジスタＱ４５のゲートに伝達される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫ１がハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、第１クロックＣＫＶのハイレベル電圧から第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。
【００７３】
第２ホールドトランジスタＱ３２は、出力端子ＯＵＴがハイレベルではない場合、第１クロックＣＫＶと同期されるコントロール電圧を第５ホールドトランジスタＱ４５のゲートに印加する。
【００７４】
一方、第２クロックＣＫＶＢがハイレベルであり、前記レジスタ出力端子ＯＵＴがローレベルである場合、第６ホールドトランジスタＱ４６は、第２クロックＣＫＶＢに応答して出力端子ＯＵＴを第１電圧ＶＯＦＦにホールディングする。
【００７５】
以上で説明したように、第４実施例によると、第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、常に反対位相である。出力端子ＯＵＴがハイレベルではなく、第１クロックＣＫ１がハイレベルである時、第５ホールドトランジスタＱ４５により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。出力端子ＯＵＴがハイレベルではなく、第２クロックＣＫＶＢがハイレベルである時、第６ホールドトランジスタＱ４６により出力端子ＯＵＴに第１電圧ＶＯＦＦが印加される。これにより、出力端子ＯＵＴ、第２トランジスタＱ２のソースやキャパシタＣの第１端がフローティングされることを防止することができる。
【００７６】
図７は、本発明の第５実施例によるシフトレジスタの単位ステージを説明するための回路図である。前記シフトレジスタはａ−Ｓｉ ＴＦＴを含み、出力端子ＯＵＴ及び第２トランジスタＱ２のソースがフローティングされることを防止する。
【００７７】
図７を参照すると、本発明の第５実施例によるシフトレジスタの単位ステージ５００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部５４０、ホールディング制御部３５０、及びホールディング部５６０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号に基づいてスキャン信号（又は、走査信号）を出力する。前記した図１及び図５と比較して、同じ構成要素には、同じ図面符号を付与し、その説明は省略する。また、シフトレジスタの単位ステージに印加される信号は、図４ｂと同様である。
【００７８】
放電部５４０は、第１放電トランジスタＱ５１と第２放電トランジスタＱ５２を含む。第１放電トランジスタＱ５１は、第２入力信号ＩＮ２に応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に第１放電し、第２放電トランジスタＱ５２は、最後スキャン信号ＧＯＵＴ_ＬＡＳＴに応答してキャパシタＣに充電された電荷を、ソースを通じて第１電圧ＶＯＦＦ端に第２放電する。
【００７９】
第１放電トランジスタＱ５１は、ドレーンがキャパシタＣの第１端に連結され、ゲートに第２入力信号ＩＮ２が印加され、ソースに前記第１電圧ＶＯＦＦが印加される。第２放電トランジスタＱ５２は、ドレーンがキャパシタＣの第１端に連結され、ゲートに最後スキャン信号ＧＯＵＴ_ＬＡＳＴが印加され、ソースに前記第１電圧ＶＯＦＦが印加される。
【００８０】
ホールディング部５６０は、第５ホールドトランジスタＱ５３、第６ホールドトランジスタＱ５４、第７ホールドトランジスタＱ５５、及び第８ホールドトランジスタＱ５６を含み、出力端子ＯＵＴがフローティングされることを防止する。ホールディング部５６０は、出力端子ＯＵＴがハイレベルである時、オフ状態を維持する。
【００８１】
第５ホールドトランジスタＱ５３は、ドレーンが出力端子ＯＵＴに連結され、ゲートがホールディング制御部３５０に連結され、ソースに第１電圧ＶＯＦＦが印加される。
【００８２】
第６ホールドトランジスタＱ５４は、ドレーンに第１入力信号ＩＮ１が印加され、ゲートが第２クロック端子ＣＫ２に連結され、ソースがキャパシタＣの第１端に連結される。
【００８３】
第７ホールドトランジスタＱ５５は、ドレーンが第６ホールドトランジスタＱ５４のソース及びキャパシタＣの第１端に連結され、ゲートが第１クロック端子ＣＫ１に連結され、ソースが出力端子ＯＵＴに連結される。
【００８４】
第８ホールドトランジスタＱ５６は、ドレーンが出力端子ＯＵＴに連結され、ゲートが第６ホールドトランジスタＱ５４のゲート及び第２クロック端子ＣＫ２に連結され、ソースに第１電圧ＶＯＦＦが印加される。第１クロック端子ＣＫ１に印加される第１クロックＣＫＶと第２クロック端子ＣＫ２に印加される第２クロックＣＫＶＢは、互いに反対位相を有する。
【００８５】
出力端子ＯＵＴに印加される現在ステージの出力信号がハイレベルである場合、第２ホールドトランジスタＱ３２及び第４ホールドトランジスタＱ３４は、第５ホールドトランジスタＱ５３のゲートを第１電圧ＶＯＦＦにプル−ダウンする動作を行う。
【００８６】
現在ステージの出力信号がローである時、第１クロックＣＫＶと同期されるコントロール電圧が、第２ホールドトランジスタＱ３２を通じて、第５ホールドトランジスタＱ５３のゲートに印加される。なお、第３ホールドトランジスタＱ３３及び第４ホールドトランジスタＱ３４はターンオフしている。出力端子ＯＵＴがハイレベルではなく、クロック端子ＣＫ１がハイレベルである場合、第２ホールドトランジスタＱ３２のゲート電圧は、ハイレベルである第１クロックＣＫＶから第１ホールドトランジスタＱ３１のしきい電圧を引いた電圧と同じである。
【００８７】
第２ホールドトランジスタＱ３２は、出力端子ＯＵＴがハイレベルではない場合、第１クロックＣＫＶと同期されるコントロール電圧を第５ホールドトランジスタＱ５５のゲートに印加する。
【００８８】
一方、第２クロックＣＫＶＢがハイレベルであり、前記レジスタ出力端子ＯＵＴはローレベルである場合、第６ホールドトランジスタＱ５６は、第２クロックＣＫ２により出力端子ＯＵＴを第１電圧ＶＯＦＦにホールディングする。
【００８９】
図８は、図７に図示されたスキャン駆動回路を有する液晶パネルを説明するための図面である。
【００９０】
図８に示したように、データラインとスキャンラインにより定義されるセルアレー回路６００に隣接する領域には、シフトレジスタを有する第１スキャン駆動回路６１０が配置され、第２スキャン駆動回路６２０は、前記第１スキャン駆動回路６１０に対応して配置される。前記第１スキャン駆動回路６１０及び第２スキャン駆動回路６２０、及びセルアレー回路６００は、同じ基板上に形成される。
【００９１】
第１スキャン駆動回路６１０は、第１クロックＣＫＶと第２クロックＣＫＶＢが印加される多数のステージを含む。一番目ステージの入力端子には、スキャン開始信号が印加される。各ステージは、セルアレー回路６００に形成されたスキャンラインの第１端に連結され出力信号（Ｇ１、Ｇ２、．．．、ＧＮ、ＧＤ）を出力する。
【００９２】
第２スキャン駆動回路６２０は、セルアレー回路６００に形成されたスキャンラインの第２端にそれぞれ連結された多数の放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）を含み、前記スキャンラインを通じてスキャン信号により形成された電荷を放電する。
【００９３】
第１放電トランジスタＱＥ１は、ソースが一番目スキャンラインの第２端に連結され、ドレーンが第３電圧ＶＯＦＦ２に連結され、ゲートが二番目スキャンラインの第２端に連結される。前記二番目スキャンラインを通じてスキャン信号Ｇ２が第１放電トランジスタＱＥ１のゲート電極に印加されると、第１放電トランジスタＱＥ１はターンオンされる。そして、一番目スキャンラインを通じて伝達される一番目スキャン信号Ｇ１を第３電圧ＶＯＦＦ２が印加されるラインに連結させる。前記第３電圧ＶＯＦＦ２は、前記第１電圧ＶＯＦＦ１より大きいことが好ましい。この際、前記第３電圧ＶＯＦＦ２は、前記第１電圧ＶＯＦＦ１より小さいか、同じである場合もある。
【００９４】
このように、スキャンラインの第２端に前記放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）が配置され別の放電経路を形成して、スキャンラインを通じて伝達されるスキャン信号の遅延により形成される撹乱（Ｉｎｔｅｒｆｅｒｅｎｃｅ）を防止する。
【００９５】
又、前記放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）は、駆動部１３０に配置されてプル−ダウン機能を行う第３トランジスタＱ３の容量を補償することができる。前記それぞれの放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）は、前記第３トランジスタＱ３より大きい。好ましくは、前記それぞれの放電トランジスタ（ＱＥ１、ＱＥ２、．．．、ＱＥＮ）は、前記第３トランジスタＱ３より５倍大きく、前記第３トランジスタＱ３の容量を補償する。
【００９６】
以上で説明した本発明の多様な実施例によると、一種の交流波形である第１クロックＣＫＶ又は第２クロックＣＫＶＢを用いてａ−Ｓｉ ＴＦＴ ＬＣＤのスキャン駆動回路の内部ノードと出力ノードのフローティング状態を防止することができる。これにより、高電圧が印加されるトランジスタの寿命を増加させて信頼性を高めることができ、ａ−Ｓｉ ＴＦＴを有するスキャン駆動回路を含む液晶パネルや前記液晶パネルを有するＬＣＤの表示品質を高めることができる。
【００９７】
図９は、本発明の実施例による液晶表示装置を説明するための平面図であり、前記液晶表示装置はａ−Ｓｉ ＴＦＴアレー基板を含む。
【００９８】
図９を参照すると、本発明による液晶パネルのアレー基板７００上には、表示セルアレー回路７１０、データ駆動回路７２０、第１データ端子部７２２、第２データ端子部７２４、スキャン駆動回路７３０、スキャン端子部７３２が形成される。この際、前記表示セルアレー回路７１０、データ駆動回路７２０、第１データ端子部７２２、第２データ端子部７２４、スキャン駆動回路７３０、スキャン端子部７３２は、同じ基板上に形成されることができる。ここで、図１乃至図７で説明したスキャン駆動回路及びシフトレジスタに対して重複された説明は省略する。
【００９９】
フレキシブル印刷回路基板８１６に設置された通合制御駆動回路８１８とＴＦＴ基板７００の回路は、フレキシブル印刷回路基板８１６により電気的に連結される。フレキシブル印刷回路基板８１６は、データ信号、データタイミング信号、ゲートタイミング信号、及びゲート駆動電圧をアレー基板７００のデータ駆動回路７２０及びスキャン駆動回路７３０に提供する。
【０１００】
表示セルアレー回路７１０は、垂直方向であるカラム方向に延長されたｍ個のデータライン（ＤＬ１〜ＤＬｍ）と、水平方向であるロー方向に延長されたｎ個のゲートライン（ＧＬ１〜ＧＬｎ）を含む。
【０１０１】
データラインとゲートラインの各交差点には、画素トランジスタＳＴが形成される。画素トランジスタＳＴｉのドレーンはデータラインＤＬｉに連結され、ゲートはゲートラインＧＬｉに連結される。画素トランジスタＳＴｉのソースは、画素電極ＰＥに連結される。画素電極ＰＥとカラーフィルター基板の共通電極ＣＥとの間に液晶ＬＣが位置する。
【０１０２】
これにより、画素電極ＰＥと共通電極ＣＥとの間に印加された電圧により液晶配列が制御され、通過される光量を制御して映像を表示する。
【０１０３】
データ駆動回路７２０は、シフトレジスタ７２６とＮ個のスイッチングトランジスタＳＷＴを含む。Ｎ個のスイッチングトランジスタＳＷＴは、Ｎ／８個のグループにし（Ｇｒｏｕｐｅｄ）、８個のデータラインブロック（ＢＬ１、ＢＬ２、．．．、ＢＬｉ、．．．、ＢＬ８）を形成する。
【０１０４】
各データラインブロックは、Ｎ／８個の入力端子及びＮ／８個の出力端子を含む。前記データラインブロックの入力端子は、Ｎ／８個のデータ端子を含む第２データ端子部７２４に連結される。前記データラインブロックの出力端子は、Ｎ／８個のデータラインに連結される。又、シフトレジスタ７２６の８個のエンド端子（Ｅｎｄ Ｔｅｒｍｉｎａｌ）のうち、一つのエンド端子にブロック選択端子が連結される。
【０１０５】
それぞれのスイッチングトランジスタＳＷＴのソースにデータラインうちの一つが連結され、ドレーンにＮ／８個のデータ端子うちの一つが連結され、ゲートにブロック選択端子が連結される。前記スイッチングトランジスタＳＷＴは、ａ−Ｓｉ ＴＦＴ ＭＯＳトランジスタで構成される。
【０１０６】
従って、Ｎ個のデータラインは、Ｎ／８個ずつ８個のブロックにグループされ、８個のブロック選択信号により順次各ブロックが選択される。
【０１０７】
シフトレジスタ７２６には、３端子の第１データ端子部７２２を通じて第１クロックＣＫＶ、第２クロックＣＫＶＢ、ブロック選択開始信号ＳＴＨが印加される。シフトレジスタ７２６のエンド端子は、データラインブロックのブロック選択端子にそれぞれ連結される。
【０１０８】
前記スキャン駆動回路は、セルアレー回路の一側に配置される。この際、セルアレー回路の一側領域には第１スキャン駆動回路を配置し、他側領域には第２スキャン駆動回路を配置することもできる。
【０１０９】
本実施例では、前記液晶表示装置が前記スキャン駆動回路を有する。この際、有機電界発光素子を用いた有機電界発光表示装置が前記シフトレジスタを含むこともできる。
【０１１０】
以上で説明したように、本発明によると、スキャン信号を出力するプル−アップトランジスタのゲートにホールディングトランジスタを連結することにより、前記プル−アップトランジスタのゲート−ドレーン間の寄生キャパシタンスを減少させて、プル−アップトランジスタのゲート又は前記スキャン信号を出力する出力端子がフローティングされることを防止することができる。
【０１１１】
又、ａ−Ｓｉ ＴＦＴ ＬＣＤのスキャン駆動回路に互いに位相が反対である第１クロック及び第２クロックを印加して、内部ノードと出力端子のフローティング状態を防止することができる。従って、高電圧が印加されるａ−Ｓｉトランジスタの寿命を延長させ、信頼性を高めることができ、ＬＣＤの表示品質を向上させることができる。
【産業上の利用可能性】
【０１１２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【０１１３】
１００，２００，３００，４００，５００ 単位ステージ
１１０ バッファー部
１２０ 充電部
１３０ 駆動部
１４０，５４０ 放電部
１５０，２５０，３６０，４６０，５６０ ホールディング部
３５０ ホールディング制御部
６００ セルアレー回路
６１０ 第１スキャン駆動回路
６２０ 第２スキャン駆動回路
７００ アレー基板
７１０ 表示セルアレー回路
７２０ データ駆動回路
７２２ 第１データ端子部
７２４ 第２データ端子部
７２６ シフトレジスタ
７３０ スキャン駆動回路
７３２ スキャン端子部
８１６ フレキシブル印刷回路基板
８１８ 通合制御駆動回路
【特許請求の範囲】
【請求項１】
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記第１出力信号が非アクティブ状態である場合、前記第１クロックまたは前記第２クロックのそれぞれに応答して充電ノードがフローティング状態にされることを防止するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記第１クロックに応答して前記充電ノードがフローティング状態にされることを防止する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極に前記第２出力信号が印加され、第２電極が前記第１ホールドトランジスタの第１電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタ。
【請求項２】
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含むことを特徴とするシフトレジスタ。
【請求項３】
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極及び第２電極がそれぞれ前記第１ホールドトランジスタの第１電極及び第２電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタ。
【請求項４】
前記第１出力信号が非アクティブ状態である場合、前記駆動部に印加された前記第１クロック信号又は第２クロック信号に応答してホールド制御信号を出力するホールディング制御部と、前記ホールド制御信号に応答して前記第１出力信号を第１電圧以内に維持するホールディング部をさらに含むことを特徴とする、請求項１〜３のいずれか記載のシフトレジスタ。
【請求項５】
前記ホールディング制御部は、前記駆動部に印加された前記第１クロック信号又は第２クロック信号がアクティブである時、前記ホールド制御信号を出力することを特徴とする請求項４記載のシフトレジスタ。
【請求項１】
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記第１出力信号が非アクティブ状態である場合、前記第１クロックまたは前記第２クロックのそれぞれに応答して充電ノードがフローティング状態にされることを防止するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記第１クロックに応答して前記充電ノードがフローティング状態にされることを防止する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極に前記第２出力信号が印加され、第２電極が前記第１ホールドトランジスタの第１電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタ。
【請求項２】
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含むことを特徴とするシフトレジスタ。
【請求項３】
複数のステージを含んで複数の出力信号を順次出力するシフトレジスタにおいて、前記各ステージは、
第１クロック又は前記第１クロックと位相が異なる第２クロックに応答して現在ステージの第１出力信号を出力する駆動部と、
スキャン開始信号又は前段ステージのうち、一つのステージの第２出力信号により電荷が充電される充電部と、
次段ステージのうち、一つのステージの第３出力信号に応答して前記充電部に充電された電荷を放電する放電部と、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持するホールディング部と、を含み、
前記駆動部は、第１電極に前記駆動部に印加された前記第１クロック信号又は第２クロック信号が印加され、第２電極を通じて前記第１出力信号をプル−アップ出力する駆動トランジスタを含み、
前記ホールディング部は、
前記駆動部に印加された前記第１クロック又は第２クロックがアクティブ状態である時、前記第１出力信号を前記第１電圧以内に維持する第１ホールドトランジスタと、
制御電極に前記第２クロックが印加され、第１電極及び第２電極がそれぞれ前記第１ホールドトランジスタの第１電極及び第２電極に連結される第２ホールドトランジスタと、を含むことを特徴とするシフトレジスタ。
【請求項４】
前記第１出力信号が非アクティブ状態である場合、前記駆動部に印加された前記第１クロック信号又は第２クロック信号に応答してホールド制御信号を出力するホールディング制御部と、前記ホールド制御信号に応答して前記第１出力信号を第１電圧以内に維持するホールディング部をさらに含むことを特徴とする、請求項１〜３のいずれか記載のシフトレジスタ。
【請求項５】
前記ホールディング制御部は、前記駆動部に印加された前記第１クロック信号又は第２クロック信号がアクティブである時、前記ホールド制御信号を出力することを特徴とする請求項４記載のシフトレジスタ。
【図１】
【図２ａ】
【図２ｂ】
【図３】
【図４ａ】
【図４ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２ａ】
【図２ｂ】
【図３】
【図４ａ】
【図４ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１６０２５５（Ｐ２０１２−１６０２５５Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−８１３５２（Ｐ２０１２−８１３５２）
【出願日】平成２４年３月３０日（２０１２．３．３０）
【分割の表示】特願２００４−２０２１６６（Ｐ２００４−２０２１６６）の分割
【原出願日】平成１６年７月８日（２００４．７．８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年３月３０日（２０１２．３．３０）
【分割の表示】特願２００４−２０２１６６（Ｐ２００４−２０２１６６）の分割
【原出願日】平成１６年７月８日（２００４．７．８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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