シフトレジスター、及び電気光学装置
【課題】連続した複数段を同時選択可能な順次選択回路を提供する。
【解決手段】シフトレジスターは、Ｎ＋１個のＲＳ−ＦＦ３４と、ＲＳ−ＦＦ３４の出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチ３１と、セット優先回路３３と、を備え、２段目からＮ＋１段目までのＲＳ−ＦＦ３４のセット端子に１段前の制御パルスが入力され、２段目からＮ段目のセット優先回路３３に、１段前の制御パルスと、１段後の制御パルスが入力され、セット優先回路３３の出力はＲＳ−ＦＦ３４のリセット端子に入力され、１段目のＲＳ−ＦＦ３４のセット端子と１段目のセット優先回路３３及びＮ＋１段目のセット優先回路３３にそれぞれスタート信号が共通に入力され、セット優先回路３３は、１段前の制御パルスと１段後の制御パルスの状態に応じてＲＳ−ＦＦ３４のリセット入力を制御する。
【解決手段】シフトレジスターは、Ｎ＋１個のＲＳ−ＦＦ３４と、ＲＳ−ＦＦ３４の出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチ３１と、セット優先回路３３と、を備え、２段目からＮ＋１段目までのＲＳ−ＦＦ３４のセット端子に１段前の制御パルスが入力され、２段目からＮ段目のセット優先回路３３に、１段前の制御パルスと、１段後の制御パルスが入力され、セット優先回路３３の出力はＲＳ−ＦＦ３４のリセット端子に入力され、１段目のＲＳ−ＦＦ３４のセット端子と１段目のセット優先回路３３及びＮ＋１段目のセット優先回路３３にそれぞれスタート信号が共通に入力され、セット優先回路３３は、１段前の制御パルスと１段後の制御パルスの状態に応じてＲＳ−ＦＦ３４のリセット入力を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット・セット型のフリップフロップ（ＲＳ−ＦＦ）を備えるシフトレジスター、及びこのシフトレジスターを用いた電気光学装置に関する。
【背景技術】
【０００２】
従来、シフトレジスターを構成するフリップフロップとして、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）が広く用いられている（例えば、特許文献１参照）。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がＨレベルとなる。そして、セット信号が非アクティブになっても、リセット端子に入力されるリセット信号がアクティブになるまではその出力状態を保持し続ける。リセット信号がアクティブになることでリセットされて、出力信号がＬレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４９７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のシフトレジスターにあっては、各フリップフロップのセット信号として前段出力を、リセット信号として後段出力を接続していた。このような構成の場合、１段ずつの順次転送のみ可能であり、複数の走査線を同時に選択可能とすることができない、という問題があった。これは、例えば後段に選択状態をシフトした直後、これと連続する別の選択信号が前段に入力されたとすると、前段と後段が選択状態にあるので、セット信号とリセット信号が同時に入力されて、回路が誤動作してしまうためである。
一方で、アクティブマトリックス装置の駆動は年々複雑になっており、より複雑な選択信号、例えば連続した複数段を同時に選択することが可能な走査線駆動回路が求められている。
従って、本発明の目的は、上述した従来技術の課題を解決し、連続した複数段を同時選択可能な順次選択回路の提供をすることにある。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。即ち、本発明は、スタートパルスをトリガーとして、クロック信号によって１段ずつ選択状態をシフトするように構成された、フリップフロップを継続接続したシフトレジスターにおいて、各フリップフロップの前段出力と後段出力が同時に発生した際、前段出力を優先するセット優先回路を付加することによりスタートパルスの連続受付を可能とし、スタートパルスのパルス幅により連続する複数段の同時選択段数を制御することを可能としたことをその要旨とする。
【０００６】
〔適用例１〕
適用例１に係るシフトレジスターは、Ｎ＋１（Ｎは２以上の整数）個のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、前記フリップフロップの出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチと、前記フリップフロップ毎に設けられ、前記フリップフロップのセットを優先させるセット優先回路と、を備え、２段目からＮ＋１段目までの前記フリップフロップのセット端子に、自段の１段前の前記制御パルスが入力され、２段目からＮ段目の前記セット優先回路には、自段の１段前の前記制御パルスと、自段の１段後の前記制御パルスが入力され、前記セット優先回路の出力は前記フリップフロップのリセット端子に入力され、１段目の前記フリップフロップのセット端子と１段目の前記セット優先回路及びＮ＋１段目の前記セット優先回路にそれぞれスタート信号が共通に入力され、前記セット優先回路は、自段の１段前の前記制御パルスと１段後の前記制御パルスの状態に応じて、前記フリップフロップのリセット入力を制御するように構成されたことを特徴とする。
【０００７】
適用例１のシフトレジスターでは、セット優先回路が組み込まれており、前段の出力と後段の出力が同時に発生したときであっても、セット信号とリセット信号が同時にラッチ回路に作用してセット動作とリセット動作が競合することが避けられる構成となっている。したがって、スタートパルス入力部から連続したデータが入力された場合であっても、これらを順次伝送することができるようになる。
【０００８】
〔適用例２〕
適用例２に係るシフトレジスターは、上記適用例記載のシフトレジスターであって、前記セット優先回路は、自段の１段前の前記制御パルスがアクティブのとき出力を非アクティブにし、自段の１段前の前記制御パルスが非アクティブのとき後段の前記制御パルスと同じ波形を出力することを特徴とする。
【０００９】
適用例２のシフトレジスターでは、前段の出力と後段の出力が同時に発生したとき、後段の出力を無効化し前段出力を優先してフリップフロップに出力するセット優先回路が組み込まれている。これにより、セット信号とリセット信号が同時にラッチ回路に作用してセット動作とリセット動作が競合することが避けられるので、スタートパルス入力部から連続したデータが入力された場合であっても、これらを順次伝送することができるようになる。
【００１０】
〔適用例３〕
適用例３に係るシフトレジスターは、上記適用例記載のシフトレジスターであって、前記セット優先回路はＮＯＲ回路とインバーター回路によって構成され、前記ＮＯＲ回路の一方の入力端子には、自段の１段前の前記制御パルスが入力され、前記ＮＯＲ回路の他方の入力端子には、インバーター回路の出力端子が接続され、インバーター回路の入力端子には、自段の１段後の前記制御パルスが入力され、前記ＮＯＲ回路の出力端子は、当該段のフリップフロップのリセット端子に接続されていることを特徴とする。
【００１１】
セット優先回路は、上記のような単純な回路で実現することができる。従来回路に簡単なゲートを追加するだけで、従来の順次選択回路の機能を高め、連続した複数段の同時選択が可能となる。特に、電気光学装置の走査線駆動回路などに適用する際に、駆動回路をパネル基板上に実装する局面などで、新たな信号線を追加することなく機能を高められることは、非常に効果的である。
【００１２】
〔適用例４〕
適用例４に係る電気光学装置は、上記適用例に記載のシフトレジスターを用いたことを特徴とする。
【００１３】
なお、以上述べた各構成は、本発明の趣旨を逸脱しない限り、互いに組み合わせることが可能である。
【図面の簡単な説明】
【００１４】
【図１】実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】実施形態に係る画素の構成を示すブロック図である。
【図３】実施形態に係るシフトレジスターの構成を概略的に示すブロック図である。
【図４】実施形態に係るＲＳ−ＦＦの回路構成の一例を示す図である。
【図５】実施形態に係るシフトレジスターの動作を示すタイミングチャートである。
【図６】従来のシフトレジスターの構成を概略的に示すブロック図である。
【図７】従来のＲＳ−ＦＦの回路構成の一例を示す図である。
【図８】従来のシフトレジスターの動作を示すタイミングチャートである。
【図９】変形例に係る電気光学装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
Ａ．実施例の構成
以下、本発明の実施例として、一実施形態を図面に基づいて説明する。
【００１６】
図１は本実施形態における電気光学装置１０の構成を示すブロック図である。
電気光学装置１０は、例えば、アクティブマトリックス方式の薄膜トランジスター（ＴＦＴ）を用いた電気泳動パネルを備える電気泳動表示装置であって、図１に示すように、電気光学装置１０は表示領域１００を有しており、この表示領域１００の周囲に、制御回路２０、走査線駆動回路３０、データ線駆動回路４０が配置されている。
【００１７】
電気泳動パネルは、特に図示しないが、素子基板と対向基板が、電気泳動表示素子層を挟んで、互いに電極形成面が対向するように貼り合せられた構成となっている。電気泳動パネルの素子基板には、後述する画素のスイッチング素子とともに、走査線駆動回路３０とデータ線駆動回路４０とが、素子基板上にＳＯＧ（System On Glass）の技術により形成されている。そして、走査線駆動回路３０やデータ線駆動回路４０には、素子基板上にＣＯＧ（Chip On Glass）技術等により実装されている制御回路２０から、各種の制御信号が供給される。
【００１８】
電気泳動パネルが有する表示領域１００には、複数（Ｎ本）の走査線１１２が行（Ｘ）方向に延在するように設けられている。また複数（Ｍ本）のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
【００１９】
次に、画素１１０の詳細な構成について説明する。
図２は、本実施形態の画素１１０の構成を示す図である。ここでは、ｎ−１行及びこれに隣接するｎ行と、ｍ列との交差に対応する２画素分の構成を示している。
なお、ｎは、画素１１０が配列する行を一般的に示す場合の記号（２以上Ｎ以下の整数）であり、ｍは、画素１１０が配列する列を一般的に示す場合の記号（１以上Ｍ以下の整数）である。
【００２０】
この図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスター（以下、ＴＦＴと称す）１１６と、画素容量（電気泳動素子容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｎ行と、ｍ列との交差位置に対応する画素１１０で代表して説明すると、当該画素１１０において、ＴＦＴ１１６のゲート電極はｎ行の走査線１１２に接続され、ソース電極はｍ列のデータ線１１４に接続され、ドレイン電極は画素容量１２０の一端である画素電極と、蓄積容量１３０の一端に接続されている。
【００２１】
また、画素容量１２０の他端、及び蓄積容量１３０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、制御回路２０からコモン信号Ｖｃｏｍが供給される。
画素容量１２０は、画素電極とコモン電極１０８とで誘電体の一種である電気泳動素子を狭持する構成となっている。
【００２２】
説明を再び図１に戻す。制御回路２０は、走査線駆動回路３０を駆動させるための制御信号である垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ１，ＣＫＶ２を、走査線駆動回路３０に出力する。また、データ線駆動回路４０を駆動させるための制御信号である水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ１，ＣＫＨ２、映像信号Ｄａを、データ線駆動回路４０に出力する。
ここで、垂直クロック信号ＣＫＶ１，ＣＫＶ２は正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１，ＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。なお、水平クロック信号ＣＫＨ１，ＣＫＨ２についても同様である。
【００２３】
走査線駆動回路３０は、垂直シフトレジスター５１と、走査線１１２毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスターからの駆動信号に応じて駆動されることで、対応する走査線１１２に駆動電圧を印加するように構成されている。
【００２４】
また、データ線駆動回路４０は、水平シフトレジスター５２と、データ線１１４毎に設けられた複数のサンプルホールド回路５３とを備えて構成されている。データ線駆動回路４０は、制御回路２０から入力された映像信号Ｄａから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。
【００２５】
次に、走査線駆動回路３０の垂直シフトレジスター５１の構成について説明する。
図３は、本実施形態の垂直シフトレジスター５１の構成を概略的に示す回路図である。
垂直シフトレジスター５１は、Ｎ本の走査線１１２を走査するためのＮ＋１段の単位シフトレジスターからなり、互いに位相の異なる２種類の垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段の単位シフトレジスターに交互に入力される。ここでは、奇数段には垂直クロック信号ＣＫＶ１が入力され、偶数段には垂直クロック信号ＣＫＶ２が入力されるようになっている。
【００２６】
各段の単位シフトレジスターは、それぞれスイッチ３１と、ｎ型トランジスター３２と、セット優先回路３３と、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）３４と、インバーター３５，３６とから構成されている。
ｎ段目（ｎは２以上Ｎ以下の整数とする）の単位シフトレジスターに含まれるＲＳ−ＦＦ３４は、前段の単位シフトレジスターの制御パルスＰ（ｎ−１）がセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑ、および出力信号／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。なお、初段（１段目）の単位シフトレジスターに含まれるＲＳ−ＦＦ３４には、垂直スタート信号ＳＴＶが入力される。
これら出力信号Ｑおよび出力信号／Ｑは、各ＲＳ−ＦＦ３４に対応して設けられたスイッチ３１のゲート電極に入力される。また、出力信号／Ｑはｎ型トランジスター３２のゲート電極にも入力される。
【００２７】
ＲＳ−ＦＦ３４は、セット優先回路３３の出力パルスがリセット信号Ｒとして入力されることで、非アクティブとなる出力信号Ｑおよび出力信号／Ｑを出力する。
ｎ段目の単位シフトレジスターに含まれるセット優先回路３３には、前段の単位シフトレジスターから出力される制御パルスＰ（ｎ−１）と、次段の単位シフトレジスターから出力される出力制御パルスＰ（ｎ＋１）（最終段は垂直スタート信号ＳＴＶ）が入力される。なお、初段（１段目）の単位シフトレジスターに含まれるセット優先回路３３には、制御パルスＰ（ｎ−１）に代えて垂直スタート信号ＳＴＶが入力される。また、最終段（Ｎ＋１段目）の単位シフトレジスターに含まれるセット優先回路３３には、制御パルスＰ（ｎ＋１）に代えて垂直スタート信号ＳＴＶが入力される。
ｎ段目のＲＳ−ＦＦ３４の出力信号Ｑ（ｎ）と、ｎ＋１段目のＲＳ−ＦＦ３４の出力信号Ｑ（ｎ＋１）は、ｎ段目のＮＡＮＤ回路４３に入力される。ＮＡＮＤ回路４３の出力は、インバーター４４に入力され、順次選択信号Ｇａｔｅｎを出力する（本段落の説明におけるｎは、１を含むものとする）。
【００２８】
図４は、本実施形態のＲＳ−ＦＦ３４とセット優先回路３３の回路構成の一例を示す図である。
図４に示すように、ＲＳ−ＦＦ３４は、リセット・セット用のｎ型トランジスターであるトランジスターＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスターであるトランジスターＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスターであるトランジスターＴｒ９、及びインバーター３７，３８を備えた構成となっている。
また、セット優先回路３３は、ＮＯＲ回路３９，４０とインバーター４１，４２を備えた構成となっている。
【００２９】
インバーター３７の入力端子と、インバーター３８の出力端子と、トランジスターＴｒ１のドレイン端子と、トランジスターＴｒ３のドレイン端子と、トランジスターＴｒ９のドレイン端子は、出力信号Ｑが出力されるノードに接続されている。
インバーター３７の出力端子と、インバーター３８の入力端子と、トランジスターＴｒ２のドレイン端子と、トランジスターＴｒ４のドレイン端子は、出力信号／Ｑが出力されるノードに接続されている。
トランジスターＴｒ１のソース端子とトランジスターＴｒ７のドレイン端子、トランジスターＴｒ２のソース端子とトランジスターＴｒ６のドレイン端子、トランジスターＴｒ３のソース端子とトランジスターＴｒ５のドレイン端子、トランジスターＴｒ４のソース端子とトランジスターＴｒ８のドレイン端子がそれぞれ接続されている。
トランジスターＴｒ５〜Ｔｒ９のソース端子は、ＧＮＤに接続されている。
【００３０】
インバーター４１の出力端子は、ＮＯＲ回路３９の一方の入力端子に接続されている。
インバーター４２の出力端子は、ＮＯＲ回路４０の一方の入力端子に接続されている。
トランジスターＴｒ２のゲートと、ＮＯＲ回路３９のもう一方の入力端子と、インバーター４２の入力端子には、自段の一段前の制御パルスＰ（ｎ−１）が入力される。
トランジスターＴｒ４のゲートと、ＮＯＲ回路４０のもう一方の入力端子と、インバーター４１の入力端子には、自段の一段後の制御パルスＰ（ｎ＋１）が入力される。
トランジスターＴｒ１のゲートには、ＮＯＲ回路４０の出力端子が接続され、トランジスターＴｒ３のゲートには、ＮＯＲ回路３９の出力端子が接続される。
【００３１】
トランジスターＴｒ５，Ｔｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスターＴｒ７，Ｔｒ８のゲートにはスキャン方向切替信号ＸＵＤが印加される。また、トランジスターＴｒ９のゲートには初期化信号ＲＳＴ（パネル初期化信号）が印加される。
【００３２】
この図４に示すＲＳ−ＦＦ３４は、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとすることで、シフトパルスのスキャン方向を正スキャン（図３の左→右、すなわち初段から最終段へ向かう方向）、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとすることで、シフトパルスのスキャン方向を逆スキャン（図３の右→左、すなわち最終段から初段へ向かう方向）に切り替えることが可能な構成となっている。
【００３３】
シフトパルスのスキャン方向が正スキャンの場合は、トランジスターＴｒ２のゲートがＲＳ−ＦＦ３４のセット端子となり、セット信号Ｓが入力される。また、トランジスターＴｒ３のゲートがＲＳ−ＦＦ３４のリセット端子となり、リセット信号Ｒが入力される。
シフトパルスのスキャン方向が逆スキャンの場合は、トランジスターＴｒ４のゲートがＲＳ−ＦＦ３４のセット端子となり、セット信号Ｓが入力される。また、トランジスターＴｒ１のゲートがＲＳ−ＦＦ３４のリセット端子となり、リセット信号Ｒが入力される。
なお、図４中では、逆スキャン時のセット端子に入力されるセット信号Ｓ、リセット端子に入力されるリセット信号Ｒには括弧を付してそれぞれ（Ｓ）、（Ｒ）と表記している。
また、このＲＳ−ＦＦ３４は、例えば、電源投入直後にＲＳＴ＝ＨレベルとすることでトランジスターＴｒ９を導通状態とし、インバーター３７，３８により構成されるラッチ部の出力信号ＱをＬレベルに固定することが可能な構成となっている。電源投入直後のＲＳ−ＦＦ３４は、出力信号Ｑ及び出力信号／Ｑを出力するノードの出力状態が不定となる。出力端子が不定状態だと、回路が誤動作を引き起こす可能性がある。そこで、例えば、電源投入直後に初期化信号ＲＳＴ＝ＨレベルとすることでトランジスターＴｒ９を導通状態とし、出力信号ＱをＬレベルに、出力信号／ＱをＨレベルに固定することが可能な構成となっている。これにより、回路の誤動作を防ぐことができる。
【００３４】
このような構成により、ＲＳ−ＦＦ３４は、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。
【００３５】
なお、ここではＲＳ−ＦＦ３４を図４に示す回路構成とする場合について説明したが、上述した動作を行うリセット・セット型フリップフロップであればよく、これに限定されるものではない。
【００３６】
図３に示すスイッチ３１は、ＲＳ−ＦＦ３４からの出力信号Ｑ、及び出力信号／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１、もしくは垂直クロック信号ＣＫＶ２が、インバーター３５，３６を介して制御パルスＰとして出力される。
即ち、スイッチ３１のオン期間に、垂直クロック信号ＣＫＶ１、もしくは垂直クロック信号ＣＫＶ２と同期して、当該垂直クロック信号ＣＫＶ１、もしくは垂直クロック信号ＣＫＶ２と同じパルス幅の制御パルスＰが出力されることになる。
【００３７】
一方、出力信号Ｑ、及び出力信号／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となってスイッチ３１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスター３２が導通状態となるため、Ｌレベルとなる制御パルスＰが出力されることになる。
【００３８】
次に、図１におけるデータ線駆動回路４０の水平シフトレジスター５２の構成について説明する。
水平シフトレジスター５２は、図３に示す垂直シフトレジスター５１と同様の構成を有する。ただし、水平シフトレジスター５２では、垂直クロック信号ＣＫＶ１，ＣＫＶ２に代えて、互いに位相の異なる２種類の水平クロック信号ＣＫＨ１，ＣＫＨ２が各段に交互に入力されることになる。
また、水平シフトレジスター５２はＭ＋１段の単位シフトレジスターから構成される。また、１段目のＲＳ−ＦＦ３４のセット端子と、１段目のセット優先回路３３と、最終段のＲＳ−ＦＦ３４のリセット端子と、最終段のセット優先回路３３には、それぞれ垂直スタート信号ＳＴＶに代えて水平スタート信号ＳＴＨが入力される。
また、水平ブランキング期間には、水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定するものとする。
【００３９】
このような構成により、水平シフトレジスター５２は、水平スタート信号ＳＴＨが入力されることで、水平クロック信号ＣＫＨ１，ＣＫＨ２に同期して、サンプルホールド回路５３に対して順次制御パルスを出力することができる。
また、このとき、水平シフトレジスター５２の最終段のＲＳ−ＦＦ回路は、水平スタート信号ＳＴＨによって正常にリセット状態とすることができる。さらに、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定することで、最終段から不要なパルス出力がなされるのを防止することができる。
【００４０】
従来のシフトレジスターの構成を、図６、図７に示す。また、従来のシフトレジスターのタイミングチャートを図８に示す。
垂直スタート信号ＳＴＶ（或いは水平スタート信号ＳＴＨ）のＨレベルの期間は、垂直クロック信号ＣＫＶ１（或いは水平クロック信号ＣＫＨ１）の立ち上がりに重なり、垂直クロック信号ＣＫＶ２（或いは水平クロック信号ＣＫＨ２）の立ち上がりに重ならない長さとタイミングで入力しなければならない。なぜなら、これより長い垂直スタート信号ＳＴＶ（或いは水平スタート信号ＳＴＨ）を入力してしまうと、Ｑ（ｎ−１）とＱ（ｎ＋１）の制御パルスが同時にアクティブになり、ＲＳ−ＦＦにセットとリセットの信号が同時に作用し、回路が誤動作してしまうからである。
このため、従来の構造のシフトレジスターでは、パルスを１段ずつしか転送できない、例えば、隣り合う複数段のＲＳ−ＦＦを同時にアクティブにすることができなかった。
【００４１】
本実施例では、個々のＲＳ−ＦＦ３４にセット優先回路３３を設けることにより、前段の単位シフトレジスターから出力される制御パルスＰ（ｎ−１）と、後段の単位シフトレジスターから出力される制御パルスＰ（ｎ＋１）とが、同時にアクティブとなっても、セット動作を優先させるようにセット優先回路３３がリセット信号の出力を制御するので、隣り合う複数段のＲＳ−ＦＦ３４に連続したパルスであっても転送することが可能となる。
【００４２】
本実施例に拠れば、垂直スタート信号ＳＴＶ，またはＳＴＨのＨレベルの期間は、垂直クロック信号ＣＫＶ１、ＣＫＶ２（或いは水平クロック信号ＣＫＨ１、ＣＫＨ２）の、複数の立ち上がりタイミングに重なっていても良い。
【００４３】
例えば、これを走査線駆動回路３０に適用すれば、連続する複数段の走査線１１２を同時に選択することができる。垂直スタート信号ＳＴＶのパルス幅を設定することにより、従来できなかった複数段の同時選択が可能となり、かつパルス幅の設定のみで、１段選択か複数段選択かの切換えが可能である。
また、データ線駆動回路４０に適用する場合、例えばＳＴＨにシリアルで映像信号を入力すれば、ＲＳ−ＦＦそのものをサンプルホールド回路として使用することができるので、別途サンプルホールド回路を介することなく、データ線１１４に映像信号を供給することができる。
【００４４】
Ｂ．実施例の動作：
次に、本例に示す電気光学装置１０の基本動作について説明する。
【００４５】
図１に示す走査線駆動回路３０の垂直シフトレジスター５１は、制御回路２０から入力される垂直スタート信号ＳＴＶに応じて、表示領域１００における最上段の走査線１１２に駆動信号を出力する。
また垂直シフトレジスター５１は、同じく制御回路２０から入力される垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線１１２に駆動電圧を印加する。
【００４６】
これに対して、データ線駆動回路４０の水平シフトレジスター５２は、制御回路２０から入力される水平スタート信号ＳＴＨに応じ、表示領域１００における最左列のデータ線１１４に対応するサンプルホールド回路５３に駆動信号を出力する。
また、水平シフトレジスター５２は、制御回路２０から入力される水平クロック信号ＣＫＨ１，ＣＫＨ２の立ち上げ／立ち下げに同期して、表示領域１００の最左列のデータ線１１４から最右列のデータ線１１４に向けて、駆動信号を出力するサンプルホールド回路５３を順次移行する。水平シフトレジスター５２から駆動信号の入力されたサンプルホールド回路５３は、映像信号から画素に表示する画像データをサンプリングするとともに、適宣な期間、その画像データを保持する。このサンプルホールド回路５３に保持された画像データは、適宣なタイミングで対応するデータ線１１４に供給される。
【００４７】
次に、走査線駆動回路３０の垂直シフトレジスター５１の動作について説明する。
図５は、本実施形態の垂直シフトレジスター５１の動作を示すタイミングチャートである。
図５において、ＲＳ−ＦＦ３４には、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルが入力され、シフトパルスのスキャン方向は正スキャン（図３の左→右）になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを《》書きで説明する。
【００４８】
まず、走査線１１２を１段ずつ順次選択する場合の動作について説明する。
図５に示すように、時刻ｔ０で初期化信号ＲＳＴがＨレベルとなると、全てのＲＳ−ＦＦ３４の出力信号ＱはＬレベル、出力信号／ＱはＨレベルにセットされる。これにより、全てのＲＳ−ＦＦ３４のラッチがリセットされる。
【００４９】
次に、時刻ｔ１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１がオン状態となる。
【００５０】
したがって、時刻ｔ２で垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》がＨレベルとなると、この垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》に同期して制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが出力される。
【００５１】
制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、時刻ｔ２で２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》＝Ｈレベルが出力される。これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態となる。
【００５２】
その後、時刻ｔ３で垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》がＨレベルとなると、この垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》に同期して制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが出力される。制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力される。
【００５３】
セット優先回路３３のもう一端の入力である垂直スタート信号ＳＴＶにはＬレベルが入力されているので、セット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＨレベルを出力する。
【００５４】
これにより、時刻ｔ３で１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１《逆スキャンの場合、Ｑ（Ｎ＋１）》がＬレベルとなる。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１はオフ状態となる。
【００５５】
また、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット信号Ｓとして入力されることから、時刻ｔ３で３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》＝Ｈレベルが出力される。
【００５６】
同様に、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》＝Ｈレベルとなる時刻ｔ４でリセット状態となり、この時刻ｔ４で出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》＝Ｌレベルに変化する。
【００５７】
以上のような動作から、出力信号Ｑ１は時刻ｔ１から時刻ｔ３までの期間Ｈレベルとなり、出力信号Ｑ２は時刻ｔ２から時刻ｔ４までの期間Ｈレベルとなり、出力信号Ｑ３は時刻ｔ３からＨレベルとなる。よって、選択信号Ｇａｔｅ１は、出力信号Ｑ１，Ｑ２がいずれもＨレベルとなる時刻ｔ２から時刻ｔ３までの期間でＨレベルとなり、選択信号Ｇａｔｅ２は、出力信号Ｑ２，Ｑ３がいずれもＨレベルとなる時刻ｔ３から時刻ｔ４までの期間でＨレベルとなる。よって、走査線１１２は、１段ずつ順次選択される。
【００５８】
次に、連続する３段の走査線１１２を同時に選択する場合について説明する。
時刻ｔ５で垂直スタート信号ＳＴＶがＨレベルとなると、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１がオン状態となる。
【００５９】
時刻ｔ６で垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》がＨレベルとなると、この垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》に同期して制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが出力される。
制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》＝Ｈレベルが出力される。これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態となる。
【００６０】
時刻ｔ７で垂直クロック信号ＣＫＶ２《逆スキャンの場合、ＣＫＶ１》がＨレベルとなると、この垂直クロック信号ＣＫＶ２《逆スキャンの場合、ＣＫＶ１》に同期して制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが出力される。
制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット端子に入力されることから、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》＝Ｈレベルが出力される。これにより、３段目《逆スキャンの場合、Ｎ−１段目》のスイッチ３１がオン状態となる。
【００６１】
また、時刻ｔ７では、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３のもう一端の端子には、垂直スタート信号ＳＴＶ＝Ｈレベルが入力されているので、１段目《逆スキャンの場合、Ｎ＋１段目》のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＬレベルを出力する。１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット端子には、垂直スタート信号ＳＴＶ＝Ｈレベルが入力されているので、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４はセット状態を継続し、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１《逆スキャンの場合、Ｑ（Ｎ＋１）》もＨレベルを保持する。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１もオン状態を維持する。
【００６２】
時刻ｔ８で垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》がＨレベルとなると、この垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》に同期して制御パルスＰ１とＰ３《逆スキャンの場合、Ｐ（Ｎ＋１）とＰ（Ｎ−１）》＝Ｈレベルが出力される。
【００６３】
制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４がセット状態を保持する。また、このＲＳ−ＦＦ３４から出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》の出力もＨレベルが維持されるので、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態を維持する。
【００６４】
制御パルスＰ３《逆スキャンの場合、Ｐ（Ｎ−１）》は４段目《逆スキャンの場合、Ｎ−２段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、４段目《逆スキャンの場合、Ｎ−２段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ４《逆スキャンの場合、Ｑ（Ｎ−２）》＝Ｈレベルが出力される。これにより、４段目《逆スキャンの場合、Ｎ−２段目》のスイッチ３１がオン状態となる。
【００６５】
また、時刻ｔ８では、制御パルスＰ３《逆スキャンの場合、Ｐ（Ｎ−１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット優先回路３３のもう一端の端子には、制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが入力されているので、２段目《逆スキャンの場合、Ｎ段目》のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＬレベルを出力する。
２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子には、Ｐ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが入力されているので、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４はセット状態を続け、このＲＳ−ＦＦ３４から出力される出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》もＨレベルを保持する。
これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１もオン状態を維持する。
【００６６】
時刻ｔ９で垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》がＨレベルとなると、この垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》に同期して制御パルスＰ２とＰ４《逆スキャンの場合、Ｐ（Ｎ）とＰ（Ｎ−２）》＝Ｈレベルが出力される。
【００６７】
制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４がセット状態を保持する。また、このＲＳ−ＦＦ３４からの出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》の出力もＨレベルが維持されるので、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態を維持する。
【００６８】
制御パルスＰ４《逆スキャンの場合、Ｐ（Ｎ−２）》は５段目《逆スキャンの場合、Ｎ−３段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、５段目《逆スキャンの場合、Ｎ−３段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ５《逆スキャンの場合、Ｑ（Ｎ−３）》＝Ｈレベルが出力される。これにより、５段目《逆スキャンの場合、Ｎ−３段目》のスイッチ３１がオン状態となる。
【００６９】
また、時刻ｔ９では、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、セット優先回路３３のもう一端の入力である垂直スタート信号ＳＴＶにはＬレベルが入力されているので、１段目のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＨレベルを出力する。
これにより、時刻ｔ９で１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１《逆スキャンの場合、Ｑ（Ｎ＋１）》がＬレベルとなる。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１はオフ状態となる。
【００７０】
制御パルスＰ４《逆スキャンの場合、Ｐ（Ｎ−２）》は３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット優先回路３３のもう一端の端子には、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが入力されているので、３段目《逆スキャンの場合、Ｎ−１段目》のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＬレベルを出力する。
３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット端子には、Ｐ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが入力されているので、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４はセット状態を続け、このＲＳ−ＦＦ３４から出力される出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》もＨレベルを保持する。これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１もオン状態を維持する。
【００７１】
以上のような動作から、出力信号Ｑ１は時刻ｔ５から時刻ｔ９までの期間Ｈレベルとなる。また、出力信号Ｑ２は時刻ｔ６からＨレベルとなり、時刻ｔ９の後、垂直クロック信号ＣＫＶ１が立ち上がるタイミングまでＨレベルとなる。
以降、出力信号Ｑ３，Ｑ４…は、垂直クロック信号ＣＫＶ１、又は垂直クロック信号ＣＫＶ２が立ち上がるタイミングで順次Ｈレベルとなり、出力信号Ｑ２と同一の期間だけＨレベルを維持する。
よって、選択信号Ｇａｔｅ１は、出力信号Ｑ１，Ｑ２がいずれもＨレベルとなる時刻ｔ６から時刻ｔ９までの期間でＨレベルとなり、以降、選択信号Ｇａｔｅ２，Ｇａｔｅ３…は、垂直クロック信号ＣＫＶ１、又は垂直クロック信号ＣＫＶ２が立ち上がるタイミングで順次Ｈレベルとなり、選択信号Ｇａｔｅ１の選択期間と同一の長さを有する期間だけＨレベルを維持する。
【００７２】
このように、垂直スタート信号ＳＴＶのＨレベル期間を、垂直クロック信号ＣＫＶ１，ＣＫＶ２の連続する３つの立ち上がりタイミングに重なる期間とすることで、各走査線１１２の選択期間を、垂直クロック信号ＣＫＶ１，ＣＫＶ２の連続する３つの立ち上がりタイミングにわたって持続させることができる。この結果、連続する３段の走査線１１２を同時に選択することができる。
ｔ１０以降は、多くの連続する複数段を同時に選択する場合の動作を示しているが、動作の原理は上記説明と同様に説明することができる。
【００７３】
上記の実施例では、個々のＲＳ−ＦＦ３４にセット優先回路３３を設けることにより、前段の単位シフトレジスターから出力される制御パルスＰ（ｎ−１）と、後段の単位シフトレジスターから出力される制御パルスＰ（ｎ＋１）とが、同時にＨレベルとなっても、前段からの制御パルスＰ（ｎ−１）を優先させるよう、セット優先回路３３がリセット信号Ｒ《Ｒ》の出力レベルを制御するので、隣り合う複数段のＲＳ−ＦＦ３４に連続したパルスであっても転送することが可能となる。
【００７４】
本実施例に拠れば、垂直スタート信号ＳＴＶ、または水平スタート信号ＳＴＨのＨレベルの期間は、垂直クロック信号ＣＫＶ１，ＣＫＶ２（或いは水平クロック信号ＣＫＨ１，ＣＫＨ２）の、複数の立ち上がりタイミングに重なっていても良い。
【００７５】
例えば、これを走査線駆動回路３０に適用すれば、連続する複数段の走査線１１２を同時に選択することができる。
データ線駆動回路４０に適用する場合、通常は図１に示したように、水平シフトレジスター５２とサンプルホールド回路５３で構成されているが、例えば図９に示したように、水平スタート信号ＳＴＨにシリアルで映像信号を入力すれば、ＲＳ−ＦＦそのものをサンプルホールド回路として使用することもできる。この場合、別途サンプルホールド回路５３を介することなく、データ線１１４に映像信号を供給することができるため、回路規模の縮小が可能である。
【００７６】
Ｃ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲においての種々の様態にて実施することが可能である。
【００７７】
Ｃ−１．変形例１：
上述した実施例においては、電気光学装置の一例として、電気泳動表示装置について説明したが、電気泳動表示装置以外の電気光学物質を用いた電気光学装置、例えば液晶や有機ＥＬ、エレクトロウェッティング材料やエレクトロクロミック材料を用いた電気光学装置であってもよい。
【００７８】
また、電気光学装置の駆動回路を構成する薄膜トランジスター（ＴＦＴ）材料としては、アモルファスシリコンＴＦＴ、低温ポリシリコンＴＦＴ，有機ＴＦＴ、高温ポリシリコンＴＦＴ、酸化物ＴＦＴなど、各種ＴＦＴに適用することが可能である。
【符号の説明】
【００７９】
１０…電気光学装置、２０…制御回路、３０…走査線駆動回路、３１…スイッチ、３２…ｎ型トランジスター、３３…セット優先回路、３４…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、３５，３６，４４…インバーター、４３…ＮＡＮＤ回路。
【技術分野】
【０００１】
本発明は、リセット・セット型のフリップフロップ（ＲＳ−ＦＦ）を備えるシフトレジスター、及びこのシフトレジスターを用いた電気光学装置に関する。
【背景技術】
【０００２】
従来、シフトレジスターを構成するフリップフロップとして、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）が広く用いられている（例えば、特許文献１参照）。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がＨレベルとなる。そして、セット信号が非アクティブになっても、リセット端子に入力されるリセット信号がアクティブになるまではその出力状態を保持し続ける。リセット信号がアクティブになることでリセットされて、出力信号がＬレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４９７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のシフトレジスターにあっては、各フリップフロップのセット信号として前段出力を、リセット信号として後段出力を接続していた。このような構成の場合、１段ずつの順次転送のみ可能であり、複数の走査線を同時に選択可能とすることができない、という問題があった。これは、例えば後段に選択状態をシフトした直後、これと連続する別の選択信号が前段に入力されたとすると、前段と後段が選択状態にあるので、セット信号とリセット信号が同時に入力されて、回路が誤動作してしまうためである。
一方で、アクティブマトリックス装置の駆動は年々複雑になっており、より複雑な選択信号、例えば連続した複数段を同時に選択することが可能な走査線駆動回路が求められている。
従って、本発明の目的は、上述した従来技術の課題を解決し、連続した複数段を同時選択可能な順次選択回路の提供をすることにある。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。即ち、本発明は、スタートパルスをトリガーとして、クロック信号によって１段ずつ選択状態をシフトするように構成された、フリップフロップを継続接続したシフトレジスターにおいて、各フリップフロップの前段出力と後段出力が同時に発生した際、前段出力を優先するセット優先回路を付加することによりスタートパルスの連続受付を可能とし、スタートパルスのパルス幅により連続する複数段の同時選択段数を制御することを可能としたことをその要旨とする。
【０００６】
〔適用例１〕
適用例１に係るシフトレジスターは、Ｎ＋１（Ｎは２以上の整数）個のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、前記フリップフロップの出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチと、前記フリップフロップ毎に設けられ、前記フリップフロップのセットを優先させるセット優先回路と、を備え、２段目からＮ＋１段目までの前記フリップフロップのセット端子に、自段の１段前の前記制御パルスが入力され、２段目からＮ段目の前記セット優先回路には、自段の１段前の前記制御パルスと、自段の１段後の前記制御パルスが入力され、前記セット優先回路の出力は前記フリップフロップのリセット端子に入力され、１段目の前記フリップフロップのセット端子と１段目の前記セット優先回路及びＮ＋１段目の前記セット優先回路にそれぞれスタート信号が共通に入力され、前記セット優先回路は、自段の１段前の前記制御パルスと１段後の前記制御パルスの状態に応じて、前記フリップフロップのリセット入力を制御するように構成されたことを特徴とする。
【０００７】
適用例１のシフトレジスターでは、セット優先回路が組み込まれており、前段の出力と後段の出力が同時に発生したときであっても、セット信号とリセット信号が同時にラッチ回路に作用してセット動作とリセット動作が競合することが避けられる構成となっている。したがって、スタートパルス入力部から連続したデータが入力された場合であっても、これらを順次伝送することができるようになる。
【０００８】
〔適用例２〕
適用例２に係るシフトレジスターは、上記適用例記載のシフトレジスターであって、前記セット優先回路は、自段の１段前の前記制御パルスがアクティブのとき出力を非アクティブにし、自段の１段前の前記制御パルスが非アクティブのとき後段の前記制御パルスと同じ波形を出力することを特徴とする。
【０００９】
適用例２のシフトレジスターでは、前段の出力と後段の出力が同時に発生したとき、後段の出力を無効化し前段出力を優先してフリップフロップに出力するセット優先回路が組み込まれている。これにより、セット信号とリセット信号が同時にラッチ回路に作用してセット動作とリセット動作が競合することが避けられるので、スタートパルス入力部から連続したデータが入力された場合であっても、これらを順次伝送することができるようになる。
【００１０】
〔適用例３〕
適用例３に係るシフトレジスターは、上記適用例記載のシフトレジスターであって、前記セット優先回路はＮＯＲ回路とインバーター回路によって構成され、前記ＮＯＲ回路の一方の入力端子には、自段の１段前の前記制御パルスが入力され、前記ＮＯＲ回路の他方の入力端子には、インバーター回路の出力端子が接続され、インバーター回路の入力端子には、自段の１段後の前記制御パルスが入力され、前記ＮＯＲ回路の出力端子は、当該段のフリップフロップのリセット端子に接続されていることを特徴とする。
【００１１】
セット優先回路は、上記のような単純な回路で実現することができる。従来回路に簡単なゲートを追加するだけで、従来の順次選択回路の機能を高め、連続した複数段の同時選択が可能となる。特に、電気光学装置の走査線駆動回路などに適用する際に、駆動回路をパネル基板上に実装する局面などで、新たな信号線を追加することなく機能を高められることは、非常に効果的である。
【００１２】
〔適用例４〕
適用例４に係る電気光学装置は、上記適用例に記載のシフトレジスターを用いたことを特徴とする。
【００１３】
なお、以上述べた各構成は、本発明の趣旨を逸脱しない限り、互いに組み合わせることが可能である。
【図面の簡単な説明】
【００１４】
【図１】実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】実施形態に係る画素の構成を示すブロック図である。
【図３】実施形態に係るシフトレジスターの構成を概略的に示すブロック図である。
【図４】実施形態に係るＲＳ−ＦＦの回路構成の一例を示す図である。
【図５】実施形態に係るシフトレジスターの動作を示すタイミングチャートである。
【図６】従来のシフトレジスターの構成を概略的に示すブロック図である。
【図７】従来のＲＳ−ＦＦの回路構成の一例を示す図である。
【図８】従来のシフトレジスターの動作を示すタイミングチャートである。
【図９】変形例に係る電気光学装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
Ａ．実施例の構成
以下、本発明の実施例として、一実施形態を図面に基づいて説明する。
【００１６】
図１は本実施形態における電気光学装置１０の構成を示すブロック図である。
電気光学装置１０は、例えば、アクティブマトリックス方式の薄膜トランジスター（ＴＦＴ）を用いた電気泳動パネルを備える電気泳動表示装置であって、図１に示すように、電気光学装置１０は表示領域１００を有しており、この表示領域１００の周囲に、制御回路２０、走査線駆動回路３０、データ線駆動回路４０が配置されている。
【００１７】
電気泳動パネルは、特に図示しないが、素子基板と対向基板が、電気泳動表示素子層を挟んで、互いに電極形成面が対向するように貼り合せられた構成となっている。電気泳動パネルの素子基板には、後述する画素のスイッチング素子とともに、走査線駆動回路３０とデータ線駆動回路４０とが、素子基板上にＳＯＧ（System On Glass）の技術により形成されている。そして、走査線駆動回路３０やデータ線駆動回路４０には、素子基板上にＣＯＧ（Chip On Glass）技術等により実装されている制御回路２０から、各種の制御信号が供給される。
【００１８】
電気泳動パネルが有する表示領域１００には、複数（Ｎ本）の走査線１１２が行（Ｘ）方向に延在するように設けられている。また複数（Ｍ本）のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
【００１９】
次に、画素１１０の詳細な構成について説明する。
図２は、本実施形態の画素１１０の構成を示す図である。ここでは、ｎ−１行及びこれに隣接するｎ行と、ｍ列との交差に対応する２画素分の構成を示している。
なお、ｎは、画素１１０が配列する行を一般的に示す場合の記号（２以上Ｎ以下の整数）であり、ｍは、画素１１０が配列する列を一般的に示す場合の記号（１以上Ｍ以下の整数）である。
【００２０】
この図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスター（以下、ＴＦＴと称す）１１６と、画素容量（電気泳動素子容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｎ行と、ｍ列との交差位置に対応する画素１１０で代表して説明すると、当該画素１１０において、ＴＦＴ１１６のゲート電極はｎ行の走査線１１２に接続され、ソース電極はｍ列のデータ線１１４に接続され、ドレイン電極は画素容量１２０の一端である画素電極と、蓄積容量１３０の一端に接続されている。
【００２１】
また、画素容量１２０の他端、及び蓄積容量１３０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、制御回路２０からコモン信号Ｖｃｏｍが供給される。
画素容量１２０は、画素電極とコモン電極１０８とで誘電体の一種である電気泳動素子を狭持する構成となっている。
【００２２】
説明を再び図１に戻す。制御回路２０は、走査線駆動回路３０を駆動させるための制御信号である垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ１，ＣＫＶ２を、走査線駆動回路３０に出力する。また、データ線駆動回路４０を駆動させるための制御信号である水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ１，ＣＫＨ２、映像信号Ｄａを、データ線駆動回路４０に出力する。
ここで、垂直クロック信号ＣＫＶ１，ＣＫＶ２は正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１，ＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。なお、水平クロック信号ＣＫＨ１，ＣＫＨ２についても同様である。
【００２３】
走査線駆動回路３０は、垂直シフトレジスター５１と、走査線１１２毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスターからの駆動信号に応じて駆動されることで、対応する走査線１１２に駆動電圧を印加するように構成されている。
【００２４】
また、データ線駆動回路４０は、水平シフトレジスター５２と、データ線１１４毎に設けられた複数のサンプルホールド回路５３とを備えて構成されている。データ線駆動回路４０は、制御回路２０から入力された映像信号Ｄａから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。
【００２５】
次に、走査線駆動回路３０の垂直シフトレジスター５１の構成について説明する。
図３は、本実施形態の垂直シフトレジスター５１の構成を概略的に示す回路図である。
垂直シフトレジスター５１は、Ｎ本の走査線１１２を走査するためのＮ＋１段の単位シフトレジスターからなり、互いに位相の異なる２種類の垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段の単位シフトレジスターに交互に入力される。ここでは、奇数段には垂直クロック信号ＣＫＶ１が入力され、偶数段には垂直クロック信号ＣＫＶ２が入力されるようになっている。
【００２６】
各段の単位シフトレジスターは、それぞれスイッチ３１と、ｎ型トランジスター３２と、セット優先回路３３と、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）３４と、インバーター３５，３６とから構成されている。
ｎ段目（ｎは２以上Ｎ以下の整数とする）の単位シフトレジスターに含まれるＲＳ−ＦＦ３４は、前段の単位シフトレジスターの制御パルスＰ（ｎ−１）がセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑ、および出力信号／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。なお、初段（１段目）の単位シフトレジスターに含まれるＲＳ−ＦＦ３４には、垂直スタート信号ＳＴＶが入力される。
これら出力信号Ｑおよび出力信号／Ｑは、各ＲＳ−ＦＦ３４に対応して設けられたスイッチ３１のゲート電極に入力される。また、出力信号／Ｑはｎ型トランジスター３２のゲート電極にも入力される。
【００２７】
ＲＳ−ＦＦ３４は、セット優先回路３３の出力パルスがリセット信号Ｒとして入力されることで、非アクティブとなる出力信号Ｑおよび出力信号／Ｑを出力する。
ｎ段目の単位シフトレジスターに含まれるセット優先回路３３には、前段の単位シフトレジスターから出力される制御パルスＰ（ｎ−１）と、次段の単位シフトレジスターから出力される出力制御パルスＰ（ｎ＋１）（最終段は垂直スタート信号ＳＴＶ）が入力される。なお、初段（１段目）の単位シフトレジスターに含まれるセット優先回路３３には、制御パルスＰ（ｎ−１）に代えて垂直スタート信号ＳＴＶが入力される。また、最終段（Ｎ＋１段目）の単位シフトレジスターに含まれるセット優先回路３３には、制御パルスＰ（ｎ＋１）に代えて垂直スタート信号ＳＴＶが入力される。
ｎ段目のＲＳ−ＦＦ３４の出力信号Ｑ（ｎ）と、ｎ＋１段目のＲＳ−ＦＦ３４の出力信号Ｑ（ｎ＋１）は、ｎ段目のＮＡＮＤ回路４３に入力される。ＮＡＮＤ回路４３の出力は、インバーター４４に入力され、順次選択信号Ｇａｔｅｎを出力する（本段落の説明におけるｎは、１を含むものとする）。
【００２８】
図４は、本実施形態のＲＳ−ＦＦ３４とセット優先回路３３の回路構成の一例を示す図である。
図４に示すように、ＲＳ−ＦＦ３４は、リセット・セット用のｎ型トランジスターであるトランジスターＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスターであるトランジスターＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスターであるトランジスターＴｒ９、及びインバーター３７，３８を備えた構成となっている。
また、セット優先回路３３は、ＮＯＲ回路３９，４０とインバーター４１，４２を備えた構成となっている。
【００２９】
インバーター３７の入力端子と、インバーター３８の出力端子と、トランジスターＴｒ１のドレイン端子と、トランジスターＴｒ３のドレイン端子と、トランジスターＴｒ９のドレイン端子は、出力信号Ｑが出力されるノードに接続されている。
インバーター３７の出力端子と、インバーター３８の入力端子と、トランジスターＴｒ２のドレイン端子と、トランジスターＴｒ４のドレイン端子は、出力信号／Ｑが出力されるノードに接続されている。
トランジスターＴｒ１のソース端子とトランジスターＴｒ７のドレイン端子、トランジスターＴｒ２のソース端子とトランジスターＴｒ６のドレイン端子、トランジスターＴｒ３のソース端子とトランジスターＴｒ５のドレイン端子、トランジスターＴｒ４のソース端子とトランジスターＴｒ８のドレイン端子がそれぞれ接続されている。
トランジスターＴｒ５〜Ｔｒ９のソース端子は、ＧＮＤに接続されている。
【００３０】
インバーター４１の出力端子は、ＮＯＲ回路３９の一方の入力端子に接続されている。
インバーター４２の出力端子は、ＮＯＲ回路４０の一方の入力端子に接続されている。
トランジスターＴｒ２のゲートと、ＮＯＲ回路３９のもう一方の入力端子と、インバーター４２の入力端子には、自段の一段前の制御パルスＰ（ｎ−１）が入力される。
トランジスターＴｒ４のゲートと、ＮＯＲ回路４０のもう一方の入力端子と、インバーター４１の入力端子には、自段の一段後の制御パルスＰ（ｎ＋１）が入力される。
トランジスターＴｒ１のゲートには、ＮＯＲ回路４０の出力端子が接続され、トランジスターＴｒ３のゲートには、ＮＯＲ回路３９の出力端子が接続される。
【００３１】
トランジスターＴｒ５，Ｔｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスターＴｒ７，Ｔｒ８のゲートにはスキャン方向切替信号ＸＵＤが印加される。また、トランジスターＴｒ９のゲートには初期化信号ＲＳＴ（パネル初期化信号）が印加される。
【００３２】
この図４に示すＲＳ−ＦＦ３４は、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとすることで、シフトパルスのスキャン方向を正スキャン（図３の左→右、すなわち初段から最終段へ向かう方向）、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとすることで、シフトパルスのスキャン方向を逆スキャン（図３の右→左、すなわち最終段から初段へ向かう方向）に切り替えることが可能な構成となっている。
【００３３】
シフトパルスのスキャン方向が正スキャンの場合は、トランジスターＴｒ２のゲートがＲＳ−ＦＦ３４のセット端子となり、セット信号Ｓが入力される。また、トランジスターＴｒ３のゲートがＲＳ−ＦＦ３４のリセット端子となり、リセット信号Ｒが入力される。
シフトパルスのスキャン方向が逆スキャンの場合は、トランジスターＴｒ４のゲートがＲＳ−ＦＦ３４のセット端子となり、セット信号Ｓが入力される。また、トランジスターＴｒ１のゲートがＲＳ−ＦＦ３４のリセット端子となり、リセット信号Ｒが入力される。
なお、図４中では、逆スキャン時のセット端子に入力されるセット信号Ｓ、リセット端子に入力されるリセット信号Ｒには括弧を付してそれぞれ（Ｓ）、（Ｒ）と表記している。
また、このＲＳ−ＦＦ３４は、例えば、電源投入直後にＲＳＴ＝ＨレベルとすることでトランジスターＴｒ９を導通状態とし、インバーター３７，３８により構成されるラッチ部の出力信号ＱをＬレベルに固定することが可能な構成となっている。電源投入直後のＲＳ−ＦＦ３４は、出力信号Ｑ及び出力信号／Ｑを出力するノードの出力状態が不定となる。出力端子が不定状態だと、回路が誤動作を引き起こす可能性がある。そこで、例えば、電源投入直後に初期化信号ＲＳＴ＝ＨレベルとすることでトランジスターＴｒ９を導通状態とし、出力信号ＱをＬレベルに、出力信号／ＱをＨレベルに固定することが可能な構成となっている。これにより、回路の誤動作を防ぐことができる。
【００３４】
このような構成により、ＲＳ−ＦＦ３４は、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。
【００３５】
なお、ここではＲＳ−ＦＦ３４を図４に示す回路構成とする場合について説明したが、上述した動作を行うリセット・セット型フリップフロップであればよく、これに限定されるものではない。
【００３６】
図３に示すスイッチ３１は、ＲＳ−ＦＦ３４からの出力信号Ｑ、及び出力信号／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１、もしくは垂直クロック信号ＣＫＶ２が、インバーター３５，３６を介して制御パルスＰとして出力される。
即ち、スイッチ３１のオン期間に、垂直クロック信号ＣＫＶ１、もしくは垂直クロック信号ＣＫＶ２と同期して、当該垂直クロック信号ＣＫＶ１、もしくは垂直クロック信号ＣＫＶ２と同じパルス幅の制御パルスＰが出力されることになる。
【００３７】
一方、出力信号Ｑ、及び出力信号／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となってスイッチ３１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスター３２が導通状態となるため、Ｌレベルとなる制御パルスＰが出力されることになる。
【００３８】
次に、図１におけるデータ線駆動回路４０の水平シフトレジスター５２の構成について説明する。
水平シフトレジスター５２は、図３に示す垂直シフトレジスター５１と同様の構成を有する。ただし、水平シフトレジスター５２では、垂直クロック信号ＣＫＶ１，ＣＫＶ２に代えて、互いに位相の異なる２種類の水平クロック信号ＣＫＨ１，ＣＫＨ２が各段に交互に入力されることになる。
また、水平シフトレジスター５２はＭ＋１段の単位シフトレジスターから構成される。また、１段目のＲＳ−ＦＦ３４のセット端子と、１段目のセット優先回路３３と、最終段のＲＳ−ＦＦ３４のリセット端子と、最終段のセット優先回路３３には、それぞれ垂直スタート信号ＳＴＶに代えて水平スタート信号ＳＴＨが入力される。
また、水平ブランキング期間には、水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定するものとする。
【００３９】
このような構成により、水平シフトレジスター５２は、水平スタート信号ＳＴＨが入力されることで、水平クロック信号ＣＫＨ１，ＣＫＨ２に同期して、サンプルホールド回路５３に対して順次制御パルスを出力することができる。
また、このとき、水平シフトレジスター５２の最終段のＲＳ−ＦＦ回路は、水平スタート信号ＳＴＨによって正常にリセット状態とすることができる。さらに、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定することで、最終段から不要なパルス出力がなされるのを防止することができる。
【００４０】
従来のシフトレジスターの構成を、図６、図７に示す。また、従来のシフトレジスターのタイミングチャートを図８に示す。
垂直スタート信号ＳＴＶ（或いは水平スタート信号ＳＴＨ）のＨレベルの期間は、垂直クロック信号ＣＫＶ１（或いは水平クロック信号ＣＫＨ１）の立ち上がりに重なり、垂直クロック信号ＣＫＶ２（或いは水平クロック信号ＣＫＨ２）の立ち上がりに重ならない長さとタイミングで入力しなければならない。なぜなら、これより長い垂直スタート信号ＳＴＶ（或いは水平スタート信号ＳＴＨ）を入力してしまうと、Ｑ（ｎ−１）とＱ（ｎ＋１）の制御パルスが同時にアクティブになり、ＲＳ−ＦＦにセットとリセットの信号が同時に作用し、回路が誤動作してしまうからである。
このため、従来の構造のシフトレジスターでは、パルスを１段ずつしか転送できない、例えば、隣り合う複数段のＲＳ−ＦＦを同時にアクティブにすることができなかった。
【００４１】
本実施例では、個々のＲＳ−ＦＦ３４にセット優先回路３３を設けることにより、前段の単位シフトレジスターから出力される制御パルスＰ（ｎ−１）と、後段の単位シフトレジスターから出力される制御パルスＰ（ｎ＋１）とが、同時にアクティブとなっても、セット動作を優先させるようにセット優先回路３３がリセット信号の出力を制御するので、隣り合う複数段のＲＳ−ＦＦ３４に連続したパルスであっても転送することが可能となる。
【００４２】
本実施例に拠れば、垂直スタート信号ＳＴＶ，またはＳＴＨのＨレベルの期間は、垂直クロック信号ＣＫＶ１、ＣＫＶ２（或いは水平クロック信号ＣＫＨ１、ＣＫＨ２）の、複数の立ち上がりタイミングに重なっていても良い。
【００４３】
例えば、これを走査線駆動回路３０に適用すれば、連続する複数段の走査線１１２を同時に選択することができる。垂直スタート信号ＳＴＶのパルス幅を設定することにより、従来できなかった複数段の同時選択が可能となり、かつパルス幅の設定のみで、１段選択か複数段選択かの切換えが可能である。
また、データ線駆動回路４０に適用する場合、例えばＳＴＨにシリアルで映像信号を入力すれば、ＲＳ−ＦＦそのものをサンプルホールド回路として使用することができるので、別途サンプルホールド回路を介することなく、データ線１１４に映像信号を供給することができる。
【００４４】
Ｂ．実施例の動作：
次に、本例に示す電気光学装置１０の基本動作について説明する。
【００４５】
図１に示す走査線駆動回路３０の垂直シフトレジスター５１は、制御回路２０から入力される垂直スタート信号ＳＴＶに応じて、表示領域１００における最上段の走査線１１２に駆動信号を出力する。
また垂直シフトレジスター５１は、同じく制御回路２０から入力される垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線１１２に駆動電圧を印加する。
【００４６】
これに対して、データ線駆動回路４０の水平シフトレジスター５２は、制御回路２０から入力される水平スタート信号ＳＴＨに応じ、表示領域１００における最左列のデータ線１１４に対応するサンプルホールド回路５３に駆動信号を出力する。
また、水平シフトレジスター５２は、制御回路２０から入力される水平クロック信号ＣＫＨ１，ＣＫＨ２の立ち上げ／立ち下げに同期して、表示領域１００の最左列のデータ線１１４から最右列のデータ線１１４に向けて、駆動信号を出力するサンプルホールド回路５３を順次移行する。水平シフトレジスター５２から駆動信号の入力されたサンプルホールド回路５３は、映像信号から画素に表示する画像データをサンプリングするとともに、適宣な期間、その画像データを保持する。このサンプルホールド回路５３に保持された画像データは、適宣なタイミングで対応するデータ線１１４に供給される。
【００４７】
次に、走査線駆動回路３０の垂直シフトレジスター５１の動作について説明する。
図５は、本実施形態の垂直シフトレジスター５１の動作を示すタイミングチャートである。
図５において、ＲＳ−ＦＦ３４には、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルが入力され、シフトパルスのスキャン方向は正スキャン（図３の左→右）になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを《》書きで説明する。
【００４８】
まず、走査線１１２を１段ずつ順次選択する場合の動作について説明する。
図５に示すように、時刻ｔ０で初期化信号ＲＳＴがＨレベルとなると、全てのＲＳ−ＦＦ３４の出力信号ＱはＬレベル、出力信号／ＱはＨレベルにセットされる。これにより、全てのＲＳ−ＦＦ３４のラッチがリセットされる。
【００４９】
次に、時刻ｔ１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１がオン状態となる。
【００５０】
したがって、時刻ｔ２で垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》がＨレベルとなると、この垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》に同期して制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが出力される。
【００５１】
制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、時刻ｔ２で２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》＝Ｈレベルが出力される。これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態となる。
【００５２】
その後、時刻ｔ３で垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》がＨレベルとなると、この垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》に同期して制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが出力される。制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力される。
【００５３】
セット優先回路３３のもう一端の入力である垂直スタート信号ＳＴＶにはＬレベルが入力されているので、セット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＨレベルを出力する。
【００５４】
これにより、時刻ｔ３で１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１《逆スキャンの場合、Ｑ（Ｎ＋１）》がＬレベルとなる。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１はオフ状態となる。
【００５５】
また、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット信号Ｓとして入力されることから、時刻ｔ３で３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》＝Ｈレベルが出力される。
【００５６】
同様に、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》＝Ｈレベルとなる時刻ｔ４でリセット状態となり、この時刻ｔ４で出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》＝Ｌレベルに変化する。
【００５７】
以上のような動作から、出力信号Ｑ１は時刻ｔ１から時刻ｔ３までの期間Ｈレベルとなり、出力信号Ｑ２は時刻ｔ２から時刻ｔ４までの期間Ｈレベルとなり、出力信号Ｑ３は時刻ｔ３からＨレベルとなる。よって、選択信号Ｇａｔｅ１は、出力信号Ｑ１，Ｑ２がいずれもＨレベルとなる時刻ｔ２から時刻ｔ３までの期間でＨレベルとなり、選択信号Ｇａｔｅ２は、出力信号Ｑ２，Ｑ３がいずれもＨレベルとなる時刻ｔ３から時刻ｔ４までの期間でＨレベルとなる。よって、走査線１１２は、１段ずつ順次選択される。
【００５８】
次に、連続する３段の走査線１１２を同時に選択する場合について説明する。
時刻ｔ５で垂直スタート信号ＳＴＶがＨレベルとなると、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１がオン状態となる。
【００５９】
時刻ｔ６で垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》がＨレベルとなると、この垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》に同期して制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが出力される。
制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》＝Ｈレベルが出力される。これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態となる。
【００６０】
時刻ｔ７で垂直クロック信号ＣＫＶ２《逆スキャンの場合、ＣＫＶ１》がＨレベルとなると、この垂直クロック信号ＣＫＶ２《逆スキャンの場合、ＣＫＶ１》に同期して制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが出力される。
制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット端子に入力されることから、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》＝Ｈレベルが出力される。これにより、３段目《逆スキャンの場合、Ｎ−１段目》のスイッチ３１がオン状態となる。
【００６１】
また、時刻ｔ７では、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３のもう一端の端子には、垂直スタート信号ＳＴＶ＝Ｈレベルが入力されているので、１段目《逆スキャンの場合、Ｎ＋１段目》のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＬレベルを出力する。１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット端子には、垂直スタート信号ＳＴＶ＝Ｈレベルが入力されているので、１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４はセット状態を継続し、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１《逆スキャンの場合、Ｑ（Ｎ＋１）》もＨレベルを保持する。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１もオン状態を維持する。
【００６２】
時刻ｔ８で垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》がＨレベルとなると、この垂直クロック信号ＣＫＶ１《逆スキャンの場合、垂直クロック信号ＣＫＶ２》に同期して制御パルスＰ１とＰ３《逆スキャンの場合、Ｐ（Ｎ＋１）とＰ（Ｎ−１）》＝Ｈレベルが出力される。
【００６３】
制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４がセット状態を保持する。また、このＲＳ−ＦＦ３４から出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》の出力もＨレベルが維持されるので、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態を維持する。
【００６４】
制御パルスＰ３《逆スキャンの場合、Ｐ（Ｎ−１）》は４段目《逆スキャンの場合、Ｎ−２段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、４段目《逆スキャンの場合、Ｎ−２段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ４《逆スキャンの場合、Ｑ（Ｎ−２）》＝Ｈレベルが出力される。これにより、４段目《逆スキャンの場合、Ｎ−２段目》のスイッチ３１がオン状態となる。
【００６５】
また、時刻ｔ８では、制御パルスＰ３《逆スキャンの場合、Ｐ（Ｎ−１）》は２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット優先回路３３のもう一端の端子には、制御パルスＰ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが入力されているので、２段目《逆スキャンの場合、Ｎ段目》のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＬレベルを出力する。
２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４のセット端子には、Ｐ１《逆スキャンの場合、Ｐ（Ｎ＋１）》＝Ｈレベルが入力されているので、２段目《逆スキャンの場合、Ｎ段目》のＲＳ−ＦＦ３４はセット状態を続け、このＲＳ−ＦＦ３４から出力される出力信号Ｑ２《逆スキャンの場合、Ｑ（Ｎ）》もＨレベルを保持する。
これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１もオン状態を維持する。
【００６６】
時刻ｔ９で垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》がＨレベルとなると、この垂直クロック信号ＣＫＶ２《逆スキャンの場合、垂直クロック信号ＣＫＶ１》に同期して制御パルスＰ２とＰ４《逆スキャンの場合、Ｐ（Ｎ）とＰ（Ｎ−２）》＝Ｈレベルが出力される。
【００６７】
制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４がセット状態を保持する。また、このＲＳ−ＦＦ３４からの出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》の出力もＨレベルが維持されるので、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１がオン状態を維持する。
【００６８】
制御パルスＰ４《逆スキャンの場合、Ｐ（Ｎ−２）》は５段目《逆スキャンの場合、Ｎ−３段目》のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、５段目《逆スキャンの場合、Ｎ−３段目》のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ５《逆スキャンの場合、Ｑ（Ｎ−３）》＝Ｈレベルが出力される。これにより、５段目《逆スキャンの場合、Ｎ−３段目》のスイッチ３１がオン状態となる。
【００６９】
また、時刻ｔ９では、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》は１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、セット優先回路３３のもう一端の入力である垂直スタート信号ＳＴＶにはＬレベルが入力されているので、１段目のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＨレベルを出力する。
これにより、時刻ｔ９で１段目《逆スキャンの場合、Ｎ＋１段目》のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１《逆スキャンの場合、Ｑ（Ｎ＋１）》がＬレベルとなる。これにより、１段目《逆スキャンの場合、Ｎ＋１段目》のスイッチ３１はオフ状態となる。
【００７０】
制御パルスＰ４《逆スキャンの場合、Ｐ（Ｎ−２）》は３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット優先回路３３に入力され、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット優先回路３３のもう一端の端子には、制御パルスＰ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが入力されているので、３段目《逆スキャンの場合、Ｎ−１段目》のセット優先回路３３はＲＳ−ＦＦ３４のリセット端子にＬレベルを出力する。
３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４のセット端子には、Ｐ２《逆スキャンの場合、Ｐ（Ｎ）》＝Ｈレベルが入力されているので、３段目《逆スキャンの場合、Ｎ−１段目》のＲＳ−ＦＦ３４はセット状態を続け、このＲＳ−ＦＦ３４から出力される出力信号Ｑ３《逆スキャンの場合、Ｑ（Ｎ−１）》もＨレベルを保持する。これにより、２段目《逆スキャンの場合、Ｎ段目》のスイッチ３１もオン状態を維持する。
【００７１】
以上のような動作から、出力信号Ｑ１は時刻ｔ５から時刻ｔ９までの期間Ｈレベルとなる。また、出力信号Ｑ２は時刻ｔ６からＨレベルとなり、時刻ｔ９の後、垂直クロック信号ＣＫＶ１が立ち上がるタイミングまでＨレベルとなる。
以降、出力信号Ｑ３，Ｑ４…は、垂直クロック信号ＣＫＶ１、又は垂直クロック信号ＣＫＶ２が立ち上がるタイミングで順次Ｈレベルとなり、出力信号Ｑ２と同一の期間だけＨレベルを維持する。
よって、選択信号Ｇａｔｅ１は、出力信号Ｑ１，Ｑ２がいずれもＨレベルとなる時刻ｔ６から時刻ｔ９までの期間でＨレベルとなり、以降、選択信号Ｇａｔｅ２，Ｇａｔｅ３…は、垂直クロック信号ＣＫＶ１、又は垂直クロック信号ＣＫＶ２が立ち上がるタイミングで順次Ｈレベルとなり、選択信号Ｇａｔｅ１の選択期間と同一の長さを有する期間だけＨレベルを維持する。
【００７２】
このように、垂直スタート信号ＳＴＶのＨレベル期間を、垂直クロック信号ＣＫＶ１，ＣＫＶ２の連続する３つの立ち上がりタイミングに重なる期間とすることで、各走査線１１２の選択期間を、垂直クロック信号ＣＫＶ１，ＣＫＶ２の連続する３つの立ち上がりタイミングにわたって持続させることができる。この結果、連続する３段の走査線１１２を同時に選択することができる。
ｔ１０以降は、多くの連続する複数段を同時に選択する場合の動作を示しているが、動作の原理は上記説明と同様に説明することができる。
【００７３】
上記の実施例では、個々のＲＳ−ＦＦ３４にセット優先回路３３を設けることにより、前段の単位シフトレジスターから出力される制御パルスＰ（ｎ−１）と、後段の単位シフトレジスターから出力される制御パルスＰ（ｎ＋１）とが、同時にＨレベルとなっても、前段からの制御パルスＰ（ｎ−１）を優先させるよう、セット優先回路３３がリセット信号Ｒ《Ｒ》の出力レベルを制御するので、隣り合う複数段のＲＳ−ＦＦ３４に連続したパルスであっても転送することが可能となる。
【００７４】
本実施例に拠れば、垂直スタート信号ＳＴＶ、または水平スタート信号ＳＴＨのＨレベルの期間は、垂直クロック信号ＣＫＶ１，ＣＫＶ２（或いは水平クロック信号ＣＫＨ１，ＣＫＨ２）の、複数の立ち上がりタイミングに重なっていても良い。
【００７５】
例えば、これを走査線駆動回路３０に適用すれば、連続する複数段の走査線１１２を同時に選択することができる。
データ線駆動回路４０に適用する場合、通常は図１に示したように、水平シフトレジスター５２とサンプルホールド回路５３で構成されているが、例えば図９に示したように、水平スタート信号ＳＴＨにシリアルで映像信号を入力すれば、ＲＳ−ＦＦそのものをサンプルホールド回路として使用することもできる。この場合、別途サンプルホールド回路５３を介することなく、データ線１１４に映像信号を供給することができるため、回路規模の縮小が可能である。
【００７６】
Ｃ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲においての種々の様態にて実施することが可能である。
【００７７】
Ｃ−１．変形例１：
上述した実施例においては、電気光学装置の一例として、電気泳動表示装置について説明したが、電気泳動表示装置以外の電気光学物質を用いた電気光学装置、例えば液晶や有機ＥＬ、エレクトロウェッティング材料やエレクトロクロミック材料を用いた電気光学装置であってもよい。
【００７８】
また、電気光学装置の駆動回路を構成する薄膜トランジスター（ＴＦＴ）材料としては、アモルファスシリコンＴＦＴ、低温ポリシリコンＴＦＴ，有機ＴＦＴ、高温ポリシリコンＴＦＴ、酸化物ＴＦＴなど、各種ＴＦＴに適用することが可能である。
【符号の説明】
【００７９】
１０…電気光学装置、２０…制御回路、３０…走査線駆動回路、３１…スイッチ、３２…ｎ型トランジスター、３３…セット優先回路、３４…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、３５，３６，４４…インバーター、４３…ＮＡＮＤ回路。
【特許請求の範囲】
【請求項１】
Ｎ＋１（Ｎは２以上の整数）個のリセット・セット型のフリップフロップと、
前記フリップフロップ毎に設けられ、前記フリップフロップの出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチと、
前記フリップフロップ毎に設けられ、前記フリップフロップのセットを優先させるセット優先回路と、を備え、
２段目からＮ＋１段目までの前記フリップフロップのセット端子に、自段の１段前の前記制御パルスが入力され、
２段目からＮ段目の前記セット優先回路には、自段の１段前の前記制御パルスと、自段の１段後の前記制御パルスが入力され、
前記セット優先回路の出力は前記フリップフロップのリセット端子に入力され、
１段目の前記フリップフロップのセット端子と１段目の前記セット優先回路及びＮ＋１段目の前記セット優先回路にそれぞれスタート信号が共通に入力され、
前記セット優先回路は、自段の１段前の前記制御パルスと１段後の前記制御パルスの状態に応じて、
前記フリップフロップのリセット入力を制御するように構成されたことを特徴とするシフトレジスター。
【請求項２】
請求項１に記載のシフトレジスターであって、
前記セット優先回路は、自段の１段前の前記制御パルスがアクティブのとき出力を非アクティブにし、
自段の１段前の前記制御パルスが非アクティブのとき後段の前記制御パルスと同じ波形を出力することを特徴とするシフトレジスター。
【請求項３】
請求項１又は２に記載のシフトレジスターであって、
前記セット優先回路はＮＯＲ回路とインバーター回路によって構成され、
前記ＮＯＲ回路の一方の入力端子には、自段の１段前の前記制御パルスが入力され、
前記ＮＯＲ回路の他方の入力端子には、前記インバーター回路の出力端子が接続され、
前記インバーター回路の入力端子には、自段の１段後の前記制御パルスが入力され、
前記ＮＯＲ回路の出力端子は、当該段の前記フリップフロップのリセット端子に接続されていることを特徴とするシフトレジスター。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載のシフトレジスターを用いた電気光学装置。
【請求項１】
Ｎ＋１（Ｎは２以上の整数）個のリセット・セット型のフリップフロップと、
前記フリップフロップ毎に設けられ、前記フリップフロップの出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチと、
前記フリップフロップ毎に設けられ、前記フリップフロップのセットを優先させるセット優先回路と、を備え、
２段目からＮ＋１段目までの前記フリップフロップのセット端子に、自段の１段前の前記制御パルスが入力され、
２段目からＮ段目の前記セット優先回路には、自段の１段前の前記制御パルスと、自段の１段後の前記制御パルスが入力され、
前記セット優先回路の出力は前記フリップフロップのリセット端子に入力され、
１段目の前記フリップフロップのセット端子と１段目の前記セット優先回路及びＮ＋１段目の前記セット優先回路にそれぞれスタート信号が共通に入力され、
前記セット優先回路は、自段の１段前の前記制御パルスと１段後の前記制御パルスの状態に応じて、
前記フリップフロップのリセット入力を制御するように構成されたことを特徴とするシフトレジスター。
【請求項２】
請求項１に記載のシフトレジスターであって、
前記セット優先回路は、自段の１段前の前記制御パルスがアクティブのとき出力を非アクティブにし、
自段の１段前の前記制御パルスが非アクティブのとき後段の前記制御パルスと同じ波形を出力することを特徴とするシフトレジスター。
【請求項３】
請求項１又は２に記載のシフトレジスターであって、
前記セット優先回路はＮＯＲ回路とインバーター回路によって構成され、
前記ＮＯＲ回路の一方の入力端子には、自段の１段前の前記制御パルスが入力され、
前記ＮＯＲ回路の他方の入力端子には、前記インバーター回路の出力端子が接続され、
前記インバーター回路の入力端子には、自段の１段後の前記制御パルスが入力され、
前記ＮＯＲ回路の出力端子は、当該段の前記フリップフロップのリセット端子に接続されていることを特徴とするシフトレジスター。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載のシフトレジスターを用いた電気光学装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２５２７４７（Ｐ２０１２−２５２７４７Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５１１３（Ｐ２０１１−１２５１１３）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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